KR20070069691A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 리세스 게이트 형성 이전에 마스크 공정을 추가하여 소자 분리 영역에 감광막을 형성하여 활성 영역 상부의 리세스 게이트 영역만 오픈되도록 한 후 게이트 형성 공정을 진행함으로써, 게이트 라인과 인접한 활성 영역이 오버랩되는 문제를 방지하며, 이중 노광 공정으로 게이트와 소자 분리 영역 간의 오버레이 마진을 확보할 수 있어 소자의 특성을 향상시키는 기술을 개시한다.
Description
도 1 내지 도 3은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도 및 평면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 리세스 게이트 형성 이전에 마스크 공정을 추가하여 소자 분리 영역에 감광막을 형성하여 활성 영역 상부의 리세스 게이트 영역만 오픈되도록 한 후 리세스 게이트 형성 공정을 진행함으로써, 활성 영역과 게이트 라인의 오버랩 문제를 방지하며, 노광 공정시 리세스 게이트와 소자 분리 영역의 오버레이 마진을 확보할 수 있어 소자의 특성을 향상시키는 기술을 개시한다.
최근 반도체 소자의 게이트 선폭이 좁아짐에 따라 나타나는 문제를 해결하기 위해 반도체 기판의 활성 영역을 소정 깊이 리세스 시킨 후 게이트를 형성하여 소스/드레인의 채널 길이를 증가시킬 수 있는 게이트가 제안되었다.
종래 기술에 따른 반도체 소자의 제조 방법은 소자 분리 영역 및 활성 영역이 구비된 반도체 기판 상부에 게이트 폴리실리콘층, 게이트 금속층, 게이트 하드 마스크층 및 감광막을 형성한 후 리세스 게이트용 마스크를 이용한 사진 식각 공정을 수행하여 감광막 패턴을 형성한다.
다음에, 상기 감광막 패턴을 마스크로 상기 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층을 식각하여 게이트를 형성한 후 상기 감광막 패턴을 제거한다.
이때, 상기 리세스 게이트용 마스크는 라인형 패턴으로 형성되어 게이트가 형성되지 않아야 하는 영역(즉, 소자 분리 영역)에도 상기 게이트가 형성되어 게이트 라인이 인접한 활성 영역과 오버랩되어 형성될 수 있게 된다.
여기서, 선폭이 넓은 게이트를 형성하는 경우는 문제가 되지 않지만, 선폭이 좁은 게이트를 형성하게 되는 경우 게이트 라인이 인접한 활성 영역과 오버랩(Overlap)되는 문제점이 발생한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 리세스 게이트용 마스크가 라인형으로 형성되면 리세스 게이트가 형성되지 않아야 하는 영역인 소자 분리 영역에도 형성될 수 있다. 이때, 게이트 선폭이 넓은 경우는 문제가 되지 않지만, 게이트 선폭이 좁은 경우 게이트 라인과 활성 영역이 오버랩(Overlap)되어 디램(DRAM) 소자의 특성을 저하시키는 문제점이 발생한다.
상기 문제점을 해결하기 위하여, 리세스 게이트 형성 이전에 마스크 공정을 추가하여 소자 분리 영역에 감광막을 형성하여 활성 영역 상부의 리세스 게이트 영역만 오픈되도록 한 후 리세스 게이트 형성 공정을 진행함으로써, 게이트 라인과 인접한 활성 영역이 오버랩되는 문제를 방지하며, 이중 노광 공정으로 게이트와 소자 분리 영역 간의 오버레이 마진을 확보할 수 있어 소자의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
(a) 소자 분리 영역 및 활성 영역이 구비된 반도체 기판 상부에 하부층 및 감광막을 형성하는 단계와,
(b) 타원형 패턴이 구비된 제 1 리세스 게이트 마스크를 이용한 사진 식각 공정으로 소정 깊이의 하부층을 식각하는 단계와,
(c) 라인형 패턴이 구비된 제 2 리세스 게이트 마스크를 이용한 사진 식각 공정으로 상기 하부층 및 소정 깊이의 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계
를 포함하는 것을 특징으로 하며,
상기 하부층은 비정질 탄소층, 실리콘 산화질화막 및 폴리실리콘층의 적층구조로 형성하는 것과,
상기 (b) 단계는 상기 실리콘 산화질화막이 노출될때까지 식각하는 것과,
상기 (b) 단계는 소자분리 영역에 형성되는 것과,
상기 (c) 단계 후 상기 리세스 게이트 영역을 매립하는 게이트 절연막, 게이트 금속층 및 게이트 하드마스크층을 패터닝하여 게이트 패턴을 형성하는 단계를 더 포함하는 것과,
상기 게이트 패턴은 활성 영역 상에 사다리꼴 형태의 평면구조로 형성되는 것
을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1 내지 도 3은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도이다.
도 1을 참조하면, 소자 분리 영역(110) 및 활성 영역(105)이 구비된 반도체 기판(100) 상부에 하부층을 형성한다.
여기서, 하부층은 비정질 탄소층(120), 실리콘 산화질화막(130) 및 폴리실리콘층(140)의 적층구조로 형성된다.
도 2a 내지 도 2c를 참조하면, 타원형 제 1 리세스 게이트용 마스크를 이용하여 제 1 감광막(150)을 노광 및 현상하여 제 1 감광막 패턴(155)을 형성한 후 제 1 감광막 패턴(155)을 마스크로 폴리실리콘층(140)을 식각하여 실리콘 산화질화막(130)을 노출시킨다. 다음에, 제 1 감광막 패턴(155)을 제거한다.
여기서, 제 1 리세스 게이트용 마스크('도 2b' 참조)는 도 2c와 같이 활성 영역(105)의 X축 및 Y축 사이의 소자 분리 영역에 오버랩 되도록 형성하는 것이 바람직하다.
도 3a 내지 도 3c를 참조하면, 반도체 기판(100) 전체 표면에 제 2 감광막(미도시)을 형성한 후 제 2 리세스 게이트용 마스크('도 3b' 참조)을 이용한 노광 및 현상 공정을 수행하여 제 2 감광막 패턴(180)을 형성한다.
다음에, 제 2 감광막 패턴(180)을 마스크로 실리콘 산화질화막(130), 비정질 탄소층(120) 및 소정 깊이의 반도체 기판(100)을 식각하여 리세스 게이트 영역(185)를 형성한다.
여기서, 도 3c는 활성 영역(105), 제 1 리세스 게이트용 마스크(160) 및 제 2 리세스 게이트용 마스크(170)가 오버랩된 모습을 나타낸 것으로, 활성 영역(105) 상에 형성되는 리세스 게이트 패턴은 'A'와 같이 사다리꼴 형태의 평면구조로 형성되는 것이 바람직하다.
다음에, 리세스 게이트 영역(185)를 매립하는 게이트 폴리실리콘층(미도시), 게이트 금속층(미도시) 및 게이트 하드마스크층(미도시)을 형성한 후 패터닝하여 게이트를 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 리세스 게이트 형성 이전에 마스크 공정을 추가하여 소자 분리 영역에 감광막을 형성하여 활성 영역 상부의 리세스 게이트 영역만 오픈시켜 주어 리세스 게이트 형성 공정을 진행함으로써, 게이트 라인과 인접한 활성 영역 간의 오버랩 문제를 방지하며, 이중 노광 공정으로 게이트와 소자 분리 영역 간의 오버레이 마진을 확보할 수 있어 소자의 특성을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (6)
- (a) 소자 분리 영역 및 활성 영역이 구비된 반도체 기판 상부에 하부층 및 감광막을 형성하는 단계;(b) 타원형 패턴이 구비된 제 1 리세스 게이트 마스크를 이용한 사진 식각 공정으로 소정 깊이의 하부층을 식각하는 단계; 및(c) 라인형 패턴이 구비된 제 2 리세스 게이트 마스크를 이용한 사진 식각 공정으로 상기 하부층 및 소정 깊이의 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 하부층은 비정질 탄소층, 실리콘 산화질화막 및 폴리실리콘층의 적층구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 (b) 단계는 상기 실리콘 산화질화막이 노출될때까지 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 (b) 단계는 소자분리 영역에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 (c) 단계 후 상기 리세스 게이트 영역을 매립하는 게이트 절연막, 게이트 금속층 및 게이트 하드마스크층을 패터닝하여 게이트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 게이트 패턴은 활성 영역 상에 사다리꼴 형태의 평면구조로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050132107A KR20070069691A (ko) | 2005-12-28 | 2005-12-28 | 반도체 소자의 제조 방법 |
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|---|---|---|---|
| KR1020050132107A KR20070069691A (ko) | 2005-12-28 | 2005-12-28 | 반도체 소자의 제조 방법 |
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| KR1020050132107A KR20070069691A (ko) | 2005-12-28 | 2005-12-28 | 반도체 소자의 제조 방법 |
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| KR (1) | KR20070069691A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101159691B1 (ko) * | 2009-12-02 | 2012-06-26 | 에스케이하이닉스 주식회사 | 반도체 소자의 제조 방법 |
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2005
- 2005-12-28 KR KR1020050132107A patent/KR20070069691A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101159691B1 (ko) * | 2009-12-02 | 2012-06-26 | 에스케이하이닉스 주식회사 | 반도체 소자의 제조 방법 |
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