KR101159691B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판에 정의된 활성 영역을 SPT(Spacer Patterning Technology) 공정을 이용하여 라인(Line) 타입으로 형성한 후, 게이트 패턴과 접속되는 상기 활성 영역의 단축 너비(Width)는 콘택과 접속되는 단축 너비보다 작게 형성하도록 상기 활성 영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 개선된 핀 트랜지스터를 구비한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 크기도 점점 작아지고 있다. 상기 반도체 소자의 크기가 점점 작아짐에 따라 단 채널 효과(short channel effect) 등의 부작용을 극복하기 위하여 핀 채널 어레이 트랜지스터가 도입되었다.
일반적으로, 핀 채널 어레이 트랜지스터(FCAT: Fin channel array transistor)에서 핀 채널 트랜지스터는 삼면 게이트(tri gate)가 채널을 감싼 형태의 핀 채널 구조이다. 핀 채널 구조는 기존의 제조기술에서 크게 벗어나지 않으면서 3차원 구조로 제작이 가능하고, 구조적인 특징 때문에 게이트 제어력이 좋아 단 채널 효과(Short channel effect)를 줄일 수 있어 드레인 영역과 소스 영역 사이의 영향을 최소화할 수 있다. 그리고 핀 채널 구조는 채널 도핑 농도를 낮출 수 있고, 이로 인해 접합 영역을 통한 누설전류가 개선될 수 있다.
하지만, 핀 채널 트랜지스터가 점점 축소됨에 따라 게이트 패턴의 길 이(Length) 또는 너비(Width)와 핀 채널 트랜지스터의 너비(Width)가 적합한 비율을 유지하기가 어려워지고 있다. 이러한 적합한 비율은 단 채널 효과를 감소시키는 중요한 특성 중 하나이므로, 적합한 비율을 유지하여 핀 채널 트랜지스터의 특성을 유지해야 한다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 평면도이다.
도 1을 참조하면, 반도체 기판(100) 상에 6F2 구조의 바(Bar) 형의 활성 영역(110)이 사선 방향의 아일랜드(Island) 타입으로 배열되어 정의되고, 활성 영역(110) 사이의 영역에는 소자분리막(120)이 형성된다.
다음에는, 활성 영역(110)의 길이 방향에 대하여 교차하는 게이트(130)가 형성된다. 여기서, 복수의 게이트(130)는 하나의 활성 영역(110)을 3등분 하되, 게이트(130) 사이에 노출되는 활성 영역(110)의 양 외곽 영역에는 각각 스토리지 노드 콘택(미도시)이 형성되고 중심부에는 비트라인 콘택(미도시)이 형성된다. 이후, 비트라인 콘택과 접속되는 비트라인(140)은 상기 게이트(130)와 수직한 방향으로 형성된다.
여기서, 현재 사용하는 바(Bar) 형의 활성 영역은 핀 채널 트랜지스터의 특성을 유지할 수 있지만, 반도체 소자의 고집적화에 따라 게이트 패턴의 단축 너비(width)가 감소하면 핀 채널 트랜지스터의 특성과 더불어 콘택과 연결하기 위한 활성 영역의 오픈 면적 확보가 어렵다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 반도체 기판에 정의된 활성 영역을 SPT(Spacer Patterning Technology) 공정을 이용하여 라인(Line) 타입으로 형성한 후, 게이트 패턴과 접속되는 상기 활성 영역의 단축 너비(Width)는 콘택과 접속되는 단축 너비보다 작게 형성하도록 상기 활성 영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 기판상에 라인 타입의 활성 영역을 정의하는 식각 마스크 및 슬릿 타입의 활성 영역을 정의하는 식각 마스크를 이용하여 상기 반도체 기판을 식각하여 S 타입의 활성 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 활성 영역의 단축 너비 중 게이트가 지나가는 영역의 상기 단축 너비는 상기 게이트가 지나가지 않는 상기 단축 너비보다 더 좁게 형성하는 것을 특징으로 한다.
바람직하게는, 상기 슬릿(Slit) 타입은 평행 사변형 형상인 것을 특징으로 한다.
바람직하게는, 상기 S 타입의 활성 영역을 형성하는 단계는 상기 반도체 기판상에 하부층을 형성하는 단계, 상기 하부층 상부에 제 1 패턴을 정의하는 식각 마스크로 상기 하부층을 식각하여 제 1 패턴을 형성하는 단계, 상기 제 1 패턴을 포함한 전면에 스페이서용 물질 및 폴리실리콘층을 형성하는 단계, 상기 제 1 패턴이 노출될 때까지 에치백 공정을 실시한 후, 상기 제 1 패턴을 포함한 전면에 다기능 하드마스크층을 증착하는 단계 및 상기 다기능 하드마스크층 상부에 상기 활성 영역을 분리하기 위한 커팅(Cutting) 마스크를 식각 마스크로 상기 다기능 하드마스크층 및 상기 제 1 패턴을 제거하여 슬릿(Slit) 형태의 홀을 형성하는 단계를 포함한다.
바람직하게는, 상기 하부층은 패드 절연막, 제 1 폴리실리콘층, 패드 질화막, 하드마스크층, 제 2 폴리실리콘층 및 비정질 탄소층 및 반사방지막을 순차적으로 적층하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 패턴은 라인(Line) 형상인 것을 특징으로 한다.
바람직하게는, 상기 슬릿(Slit) 형태의 홀을 형성하는 단계 후, 상기 폴리실리콘층 및 상기 제 1 패턴을 식각 마스크로 이용하여 상기 하부층을 식각하여 제 2 패턴을 형성하는 단계 및 상기 제 2 패턴을 마스크로 상기 패드 절연막 및 상기 반도체 기판을 식각하는 단계를 더 포함한다.
본 발명은 반도체 기판에 정의된 활성 영역을 SPT(Spacer Patterning Technology) 공정을 이용하여 라인(Line) 타입으로 형성한 후, 게이트 패턴과 접속되는 상기 활성 영역의 단축 너비(Width)는 콘택과 접속되는 단축 너비보다 작게 형성하도록 상기 활성 영역을 형성하는 것을 특징으로 하는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 도면들이다.
도 2a를 참조하면, 반도체 기판(200)에 정의된 활성 영역(210)을 SPT(Spacer Patterning Technology) 공정을 이용하여 라인(Line) 타입으로 도시한 평면도이다.
도 2b를 참조하면, 상기 활성 영역(210)을 라인(Line) 타입으로 형성한 후, 활성 영역(210) 간에 분리를 위한 커팅(cutting) 마스크(220)의 모습을 도시한 것이다. 이때, 커팅 마스크(220)는 종래의 홀(Hole) 타입이 아니라 게이트 패턴(미도시)과 연결되는 상기 활성 영역(210)의 단축 너비(Width, A)를 콘택(contact)과 연결되는 활성 영역(210)의 단축 너비(B)보다 더 좁게 형성한 슬릿(Slit) 타입의 노광 패턴으로 형성한다. 즉, 커팅 마스크(220)의 노광 패턴(225)은 평행 사변형의 모습이 바람직하다.
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(300) 상부에 패드 절연막(310), 제 1 폴리실리콘층(320), 패드 질화막(330), 하드마스크층(340), 제 2 폴리실리콘층(350), 비정질 탄소층(360) 및 반사방지막(370)을 순차적으로 적층한다.
도 3b를 참조하면, 상기 반사방지막(370) 상부에 감광막을 형성한 후, 미세 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감 광막 패턴을 마스크로 상기 반사방지막(370), 비정질 탄소층(360), 제 2 폴리실리콘층(350) 및 하드마스크층(340)을 식각하여 반사방지막 패턴(미도시), 비정질 탄소층 패턴(미도시), 제 2 폴리실리콘층 패턴(355) 및 하드마스크층 패턴(345)을 형성한다. 이후, 반사방지막 패턴 및 비정질 탄소층 패턴을 제거하고, 상기 제 2 폴리실리콘층 패턴(355) 및 하드마스크층 패턴(345)으로 구성된 제 1 패턴(380)을 형성한다.
도 3c를 참조하면, 제 1 패턴(380)을 포함한 전면에 스페이서용 물질(390)을 증착한다. 이때, 스페이서용 물질(390)은 산화막(Oxide) 또는 질화막(Nitride)이 바람직하다.
도 3d 및 도 3e를 참조하면, 상기 스페이서용 물질(390)을 포함한 전면에 제 3 폴리실리콘층(400)을 형성한 후, 제 1 패턴(380)이 노출될 때까지 에치백(Etchback) 공정을 이용하여 상기 제 3 폴리실리콘층(400) 및 상기 스페이서용 물질(390)을 식각한다.
도 3f를 참조하면, 제 1 패턴(380)을 포함한 전면에 다기능 하드마스크층(Multi-function hard mask, MFHM, 410)을 증착한다.
도 3g 및 도 3h를 참조하면, 다기능 하드마스크층(410) 상부에 감광막을 형성한 후, 활성 영역을 분리하기 위한 커팅 마스크(도 2b)를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
상기 감광막 패턴을 마스크로 상기 다기능 하드마스크층(410) 및 제 1 패턴(380)을 제거함으로써 슬릿(Slit) 형태의 홀을 형성한다. 이때, 슬릿 형태의 홀 은 종래의 원형의 홀 형상이 아니라 평행 사변형 형상이 바람직하다.
상기 패드 절연막(310)이 노출될 때까지 제 3 폴리실리콘층(400)을 식각 마스크로 이용하여 상기 스페이서용 물질(390), 하드마스크층(340), 패드 질화막(330) 및 제 1 폴리실리콘층(320)을 식각하여 제 2 패턴(420)을 형성한다.
도 3i를 참조하면, 상기 제 2 패턴(420)을 마스크로 하부의 패드 절연막(310) 및 반도체 기판(300)을 식각하여 활성 영역(430)을 형성한다.
본 발명은 반도체 기판에 정의된 활성 영역을 SPT(Spacer Patterning Technology) 공정을 이용하여 라인(Line) 타입으로 형성한 후, 게이트 패턴과 접속되는 상기 활성 영역의 단축 너비(Width)는 콘택과 접속되는 단축 너비보다 작게 형성하도록 상기 활성 영역을 형성하는 것을 특징으로 하는 장점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 평면도.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 제조 방법에 따라 형성된 마스크.
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.

Claims (7)

  1. 반도체 기판상에 하부층을 형성하는 단계;
    상기 하부층 상부에 제 1 패턴을 정의하는 식각 마스크로 상기 하부층을 식각하여 제 1 패턴을 형성하는 단계;
    상기 제 1 패턴을 포함한 전면에 스페이서용 물질 및 폴리실리콘층을 형성하는 단계;
    상기 제 1 패턴이 노출될 때까지 에치백 공정을 실시한 후, 상기 제 1 패턴을 포함한 전면에 다기능 하드마스크층을 증착하는 단계;
    상기 다기능 하드마스크층 상부에 슬릿(slit) 형상의 노광 패턴을 포함하는 커팅(Cutting) 마스크를 식각 마스크로 상기 다기능 하드마스크층 및 상기 제 1 패턴을 제거하는 단계;
    상기 폴리실리콘층 및 상기 제 1 패턴을 식각마스크로 이용하여 상기 하부층을 식각하여 제 2 패턴을 형성하는 단계; 및
    상기 제 2 패턴을 마스크로 상기 반도체 기판을 식각하여 S 타입의 활성 영역을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 S 타입의 활성 영역의 단축 너비 중 게이트가 지나가는 영역의 상기 단축 너비는 상기 게이트가 지나가지 않는 상기 단축 너비보다 더 좁게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 슬릿(Slit) 형상은 평행 사변형 형상인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 삭제
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 하부층은 패드 절연막, 제 1 폴리실리콘층, 패드 질화막, 하드마스크층, 제 2 폴리실리콘층 및 비정질 탄소층 및 반사방지막을 순차적으로 적층하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 패턴은 라인(Line) 형상인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 삭제
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