KR20150077022A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법에서, 기판 상에 소자 분리막 패턴을 형성하여, 소자 분리막 패턴에 의해 커버된 필드 영역 및 소자 분리막 패턴에 의해 커버되지 않으며 소자 분리막 패턴으로부터 상부로 돌출된 제1 및 제2 액티브 영역들을 정의한다. 소자 분리막 패턴 상에 제1 반사 방지막을 형성한다. 기판의 제1 및 제2 액티브 영역들 및 제1 반사 방지막 상에 제1 포토레지스트 막을 형성한다. 제1 포토레지스트 막을 부분적으로 식각하여, 제1 액티브 영역을 커버하는 제1 포토레지스트 패턴을 형성한다. 제2 액티브 영역에 이온을 주입하여 제1 불순물 영역을 형성한다.

Description

반도체 장치의 제조 방법{METHODS OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 불순물 영역을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
기판에 이온 주입을 통해 불순물 영역을 형성할 때, 이온 주입 마스크로서 포토레지스트 패턴을 형성하며, 이는 상기 기판 상에 포토레지스트 막을 형성하고 이를 식각하여 패터닝함으로써 형성될 수 있다. 그런데, 소자가 미세해짐에 따라 빛의 난반사에 의해 상기 포토레지스트 패턴에 언더 컷(undercut)이 발생할 수 있으며, 상기 언더 컷을 통해 이온이 주입됨으로써 원하지 않는 곳에 불순물 영역이 형성되어 소자 특성이 열화될 수 있다.
본 발명의 일 목적은 우수한 특성을 갖는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 목적을 달성하기 위한 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 소자 분리막 패턴을 형성하여, 상기 소자 분리막 패턴에 의해 커버된 필드 영역 및 상기 소자 분리막 패턴에 의해 커버되지 않으며 상기 소자 분리막 패턴으로부터 상부로 돌출된 제1 및 제2 액티브 영역들을 정의한다. 상기 소자 분리막 패턴 상에 제1 반사 방지막을 형성한다. 상기 기판의 제1 및 제2 액티브 영역들 및 상기 제1 반사 방지막 상에 제1 포토레지스트 막을 형성한다. 상기 제1 포토레지스트 막을 부분적으로 식각하여, 상기 제1 액티브 영역을 커버하는 제1 포토레지스트 패턴을 형성한다. 상기 제2 액티브 영역에 이온을 주입하여 제1 불순물 영역을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 포토레지스트 패턴은 상기 제1 액티브 영역에 인접하는 상기 반사 방지막 부분도 커버하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 불순물 영역을 형성한 이후에, 상기 제1 포토레지스트 패턴 및 상기 제1 반사 방지막을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 포토레지스트 패턴 및 상기 제1 반사 방지막을 제거한 단계 이후에, 상기 소자 분리막 패턴 상에 제2 반사 방지막을 형성하고, 상기 기판의 제1 및 제2 액티브 영역들 및 상기 제2 반사 방지막 상에 제2 포토레지스트 막을 형성하며, 상기 제2 포토레지스트 막을 부분적으로 식각하여, 상기 제2 액티브 영역을 커버하는 제2 포토레지스트 패턴을 형성하고, 상기 제1 액티브 영역에 이온을 주입하여 제2 불순물 영역을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 불순물 영역들은 서로 다른 도전형의 불순물들을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 포토레지스트 패턴 및 상기 제1 반사 방지막을 제거할 때, 애싱(ashing) 및/또는 스트립(stripping) 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반사 방지막을 형성하기 이전에, 상기 제1 및 제2 액티브 영역들 상에 제1 게이트 구조물을 형성할 수 있으며, 상기 제1 불순물 영역은 상기 제1 게이트 구조물에 인접하는 상기 제2 액티브 영역 상부에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 구조물을 형성할 때, 상기 제1 및 제2 액티브 영역들 상에 순차적으로 적층된 게이트 절연막 패턴 및 더미 게이트 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 불순물 영역을 형성한 이후에, 상기 제1 게이트 구조물 측벽에 스페이서를 형성하고, 상기 제1 게이트 구조물 및 상기 스페이서를 둘러싸는 층간 절연막을 형성하며, 상기 더미 게이트 전극을 제거하여 상기 게이트 절연막 패턴을 노출시키는 개구를 형성하고, 상기 노출된 게이트 절연막 패턴 및 상기 개구의 측벽에 고유전막 패턴을 형성하며, 상기 개구의 나머지 부분을 채우는 게이트 전극을 형성하여, 상기 게이트 절연막 패턴, 상기 고유전막 패턴 및 상기 게이트 전극을 구비하는 제2 게이트 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 불순물 영역을 형성한 이후에, 상기 제1 게이트 구조물 측벽에 스페이서를 형성하고, 상기 제1 게이트 구조물 및 상기 스페이서에 의해 커버되지 않은 상기 제2 액티브 영역들 상부를 제거하여 트렌치를 형성하며, 상기 트렌치 상에 소스/드레인 층을 형성하고, 상기 소스/드레인 층 상에 올려진 소스/드레인(ESD) 층을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 포토레지스트 막을 부분적으로 식각할 때, 상기 제1 포토레지스트 막에 대한 노광 공정 및 현상 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 노광 공정은 불화크롬(KrF), 불화아르곤(ArF), 극자외선(Extreme Ultra Violet: EUV), 진공 자외선(Vacuum Ultra Violet: VUV), 전자 빔(electron beam), X-선 또는 이온 빔을 사용하여 수행될 수 있다.
상기 본 발명의 일 목적을 달성하기 위한 다른 실시예들에 따른 반도체 장치의 제조 방법에서, 상부에 소자 분리막 패턴이 형성된 필드 영역 및 상기 소자 분리막 패턴으로부터 상부로 돌출된 복수 개의 액티브 영역들을 포함하는 기판과 상기 소자 분리막 패턴 상에 반사 방지막을 형성한다. 상기 반사 방지막 상에 포토레지스트 막을 형성한다. 상기 포토레지스트 막을 부분적으로 식각하여, 상기 액티브 영역들 중 일부를 커버하는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴에 의해 커버되지 않은 상기 액티브 영역들에 상기 반사 방지막을 통해 이온을 주입하여 불순물 영역을 형성한다.
예시적인 실시예들에 있어서, 상기 포토레지스트 패턴은 상기 액티브 영역들 중 일부에 인접하는 상기 반사 방지막 부분도 커버하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 반사 방지막을 형성하기 이전에, 상기 액티브 영역들 상에 순차적으로 적층된 게이트 절연막 패턴 및 더미 게이트 전극을 포함하는 더미 게이트 구조물을 형성할 수 있으며, 상기 불순물 영역은 상기 더미 게이트 구조물에 인접하는 상기 액티브 영역 상부에 형성될 수 있다.
예시적인 실시예들에 따르면, 액티브 핀(active fin)이 형성된 기판 또는 소자 분리막 패턴 상에 반사 방지막을 얇게 형성함으로써, 이온 주입 공정을 위해 상기 반사 방지막을 식각하지 않더라도 그 공정 조건이 변동되지 않도록 한다. 이에 따라, 이온 주입 공정 시 상기 반사 방지막을 식각할 필요가 없으므로, 하부의 액티브 fin이 손상되지 않을 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 48은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 49 내지 도 59는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 도 48은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 4, 8, 12, 16, 20, 24, 28, 33, 37, 41 및 44는 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 2-3, 5-7, 9-11, 13-15, 17-19, 21-23, 25-27, 29-32, 34-36, 38-40, 42-43 및 45-48은 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이때, 도 2, 5, 9, 13, 17, 21, 25, 29, 42 및 45는 대응하는 상기 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 6, 10, 14, 18, 22, 26, 30, 34, 38 및 46은 대응하는 상기 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 3, 7, 11, 15, 27, 31, 35, 39, 43 및 47은 대응하는 상기 각 평면도들의 C-C'선을 따라 절단한 단면도들이고, 도 19, 23, 32, 36, 40 및 48은 대응하는 상기 각 평면도들의 D-D' 선을 따라 절단한 단면도들이다.
도 1, 도 2a 및 도 3을 참조하면, 기판(100) 상부를 부분적으로 식각하여 트렌치(110)를 형성하고, 트렌치(110) 하부를 채우는 소자 분리막 패턴(120)을 형성한다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium-On-Insulator: GOI) 기판 등일 수 있다. 기판(100)은 제1 영역(I) 및 제2 영역(II)으로 구분될 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 엔모스(Negative channel Metal Oxide Semiconductor: NMOS) 트랜지스터가 형성되는 NMOS 영역일 수 있고, 제2 영역(II)은 피모스(Positive channel Metal Oxide Semiconductor: PMOS) 트랜지스터가 형성되는 PMOS 영역일 수 있다. 도 1에는 예시적으로, 기판(100) 상면에 평행한 제1 방향을 따라 제1 및 제2 영역들(I, II)이 교대로 반복적으로 배치된 것이 도시되어 있지만, 제1 및 제2 영역들(I, II)은 상기 배치에 한정되지 않으며, 이와 다른 다양한 배치를 가질 수 있다.
예시적인 실시예들에 있어서, 소자 분리막 패턴(120)은 트렌치(110)를 충분히 채우는 소자 분리막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 소자 분리막을 평탄화한 후, 트렌치(110) 상부가 노출되도록 상기 소자 분리막 상부를 제거함으로써 형성될 수 있다. 상기 소자 분리막은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
소자 분리막 패턴(120)이 형성됨에 따라, 기판(100)에는 상면이 소자 분리막 패턴(120)에 의해 커버된 필드 영역 및 상면이 소자 분리막 패턴(120)에 의해 커버되지 않으며 소자 분리막 패턴(120)으로부터 상부로 돌출된 액티브 영역이 정의될 수 있다. 이때, 상기 액티브 영역은 상부로 돌출된 핀(fin) 형상을 가지므로, 액티브 핀(active fin)으로 불릴 수도 있다.
한편, 도 2b를 참조하면, 트렌치(110) 상부가 노출되도록 상기 소자 분리막 상부를 제거하여 소자 분리막 패턴(120)을 형성할 때, 노출되는 기판(100) 상부도 함께 부분적으로 제거될 수 있다. 이에 따라, 상기 액티브 핀은 소자 분리막 패턴(120)에 의해 측벽이 둘러싸이는 하부보다 이에 의해 커버되지 않는 상부의 폭이 더 작도록 형성될 수도 있다.
또한, 소자 분리막 패턴(120)은 상대적으로 폭이 작은 제1 소자 분리막 패턴(122)과 상대적으로 폭이 큰 제2 소자 분리막 패턴(124)으로 구분될 수도 있으며, 이때 제2 소자 분리막 패턴(124)은 기판(100) 내부로의 깊이가 제1 소자 분리막 패턴(122)보다 더 클 수 있다.
다만 이하에서는 설명의 편의를 위해서, 도 2a에 도시된 형상을 갖는액티브 핀 및 소자 분리막 패턴(120)에 대해서만 기술하기로 한다.
예시적인 실시예들에 있어서, 상기 액티브 영역은 상기 제1 방향 및 이에 실질적으로 수직하며 기판(100) 상면에 평행한 제2 방향을 따라 각각 복수 개로 형성될 수 있다. 이에 따라, 제1 영역(I) 및 제2 영역(II) 각각에는 복수 개의 액티브 영역들이 형성될 수 있다. 이하에서는, 제1 영역(I)에 형성된 상기 액티브 영역들은 제1 액티브 영역들(102)로, 제2 영역(II)에 형성된 상기 액티브 영역들은 제2 액티브 영역들(104)로 부르기로 한다.
도 4 내지 도 7을 참조하면, 기판(100) 및 소자 분리막 패턴(120) 상에 제1 게이트 구조물을 형성한다.
상기 제1 게이트 구조물은 기판(100)의 제1 및 제2 액티브 영역들(102, 104) 및 소자 분리막 패턴(120) 상에 게이트 절연막, 더미 게이트 전극막 및 게이트 마스크막을 순차적으로 형성하고, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 상기 게이트 마스크막을 패터닝하여 게이트 마스크(150)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 게이트 절연막을 순차적으로 패터닝함으로써 형성될 수 있다. 이에 따라, 상기 제1 게이트 구조물은 기판(100) 및 소자 분리막 패턴(120) 상에 순차적으로 적층된 게이트 절연막 패턴(130), 더미 게이트 전극(140) 및 게이트 마스크(150)를 포함하도록 형성될 수 있으며, 이에 따라 상기 제1 게이트 구조물은 더미 게이트 구조물(dummy gate structure)로 불릴 수도 있다.
상기 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 게이트 마스크막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 게이트 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있으며, 이와는 달리, 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있다. 한편, 상기 더미 게이트 전극막 및 상기 게이트 마스크막 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 구조물은 기판(100)의 제1 및 제2 액티브 영역들(102, 104) 및 소자 분리막 패턴(120) 상에 상기 제1 방향으로 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이때, 각 제1 및 제2 액티브 영역들(102, 104)에는 하나의 상기 제1 게이트 구조물이 형성될 수 있다.
이와는 달리, 상기 제1 게이트 구조물은 소자 분리막 패턴(120) 상에는 형성되지 않고, 기판(100)의 제1 및 제2 액티브 영역들(102, 104)에만 형성될 수도 있다.
한편, 상기 제1 게이트 구조물은 상기 제2 방향으로의 폭이 각 제1 및 제2 액티브 영역들(102, 104)의 폭보다 작을 수 있다. 예시적인 실시예들에 있어서, 상기 제1 게이트 구조물은 상기 제2 방향으로 제1 및 제2 액티브 영역들(102, 104)의 중앙부를 커버하도록 형성될 수 있으며, 이에 따라 각 제1 및 제2 액티브 영역들(102, 104)의 가장자리는 상기 제1 게이트 구조물에 의해 커버되지 않을 수 있다.
도 8 내지 도 11을 참조하면, 소자 분리막 패턴(120)과, 상기 제1 게이트 구조물에 의해 커버되지 않은 상기 제1 및 제2 액티브 영역들(102, 104)의 가장자리 상에 제1 반사 방지막(160)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 반사 방지막(160)은 반사 방지용 조성물을 스핀 코팅하여 예비 제1 반사 방지막을 형성한 후, 상기 예비 제1 반사 방지막에 대해 베이킹(baking) 공정을 수행함으로써 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 스핀 코팅 공정은 갭필 특성이 우수한 공정 조건하에서 수행될 수 있으며, 이에 따라 제1 반사 방지막(160)은 소자 분리막 패턴(120) 및 제1 및 제2 액티브 영역들(102, 104) 상에만 형성되고, 이들에 비해 상대적으로 높이가 높은 상기 제1 게이트 구조물 상에는 형성되지 않을 수 있다. 일 실시예에 있어서, 상기 베이킹 공정은 대략 섭씨 150 내지 300도의 온도에서 수행될 수 있다.
상기 반사 방지용 조성물은 예를 들어, 이미드기를 갖는 고분자 및 용매를 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 반사 방지막(160)은 대략 150Å 이하의 얇은 두께를 갖도록 형성될 수 있다.
도 12 내지 도 15를 참조하면, 제1 반사 방지막(160) 및 상기 제1 게이트 구조물 상에 제1 포토레지스트 막(170)을 형성한다.
제1 포토레지스트 막(170)은 예를 들어, 아세탈(acetal)형, 아크릴레이트(acrylate)형, ESCAP형, 사이클로올레핀계 단량체들과 말레익안하이드라이드형 공중합체(Cyclo olefin-Maleic anhydride copolymer; COMA), COMA와 아크릴레이트형의 하이브리드(hybrid)형 등을 사용하여 형성될 수 있다.
제1 포토레지스트 막(170)을 형성한 후, 이에 대해 대략 섭씨 70 내지 200℃의 온도에서 베이킹 공정을 더 수행할 수도 있다.
도 16 내지 도 19를 참조하면, 제1 포토레지스트 막(170)을 부분적으로 식각하여, 기판(100)의 제1 영역(I)을 커버하고 제2 영역(II)을 노출시키는 제1 포토레지스트 패턴(175)을 형성한다. 즉, 제1 포토레지스트 패턴(175)은 제1 영역(I)의 제1 액티브 영역들(102) 및 이에 인접하는 소자 분리막 패턴(120) 부분을 커버하도록 제1 반사 방지막(160) 및 상기 제1 게이트 구조물 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 포토레지스트 패턴(175)은 제1 포토레지스트 막(170)에 대해 노광 공정 및 현상 공정을 수행함으로써 형성될 수 있다.
상기 노광 공정에서, 홀(hole)(도시되지 않음)을 갖는 노광 마스크(도시되지 않음)가 제1 포토레지스트 막(170) 상에 배치된 상태에서 상기 노광 마스크에 광이 조사되어, 상기 홀을 통과한 광이 제1 포토레지스트 막(170)의 일부 상에 조사됨으로써 이와 반응할 수 있다. 이때, 상기 광은 예를 들어, 불화크롬(KrF), 불화아르곤(ArF), 극자외선(Extreme Ultra Violet: EUV), 진공 자외선(Vacuum Ultra Violet: VUV), 전자 빔(electron beam), X-선 또는 이온 빔을 포함할 수 있다. 이후, 대략 섭씨 70 내지 200℃의 온도에서 상기 광이 조사된 제1 포토레지스트 막(170)에 대한 베이킹 공정을 더 수행할 수도 있다.
상기 노광 공정을 수행할 때, 제1 포토레지스트 막(170) 하부에는 제1 반사 방지막(160)이 형성되어 있으므로, 광의 난반사가 방지될 수 있다. 이에 따라, 상기 광은 제1 포토레지스트 막(170)의 원하는 부분에만 정확히 조사될 수 있다. 특히, 소자 분리막 패턴(120) 상부로 돌출된 핀 형상의 제1 및 제2 액티브 영역들(102, 104) 상에도 제1 반사 방지막(160)이 형성되어 있으므로, 광의 난반사가 더욱 효과적으로 방지될 수 있다.
이후 상기 현상 공정에서, 현상액을 사용하여 상기 광과 반응한 제1포토레지스트 막(170) 부분을 용해시켜 제거할 수 있다. 상기 현상액은 예를 들어, 대략 0.01 내지 5 중량%의 수산화테트라메틸암모늄(tetra-methyl ammonium hydroxide; TMAH) 수용액을 포함할 수 있다.
전술한 바와 같이, 상기 노광 공정에서 제1 반사 방지막(160)에 의해 광의 난반사가 방지되어 제1 포토레지스트 막(170)의 원하는 부분에만 광이 정확하게 조사될 수 있으므로, 상기 현상 공정에서 제1 포토레지스트 막(170)의 원하는 부분만 제거될 수 있으며, 이에 따라 제1 포토레지스트 패턴(175)은 하부가 라운드지거나 언더 컷(undercut) 발생 없이 수직한 프로파일을 갖도록 형성될 수 있다.
도 20 내지 도 23을 참조하면, 제1 포토레지스트 패턴(175) 및 상기 제1 게이트 구조물을 이온 주입 마스크로 사용하는 제1 이온 주입 공정을 수행하여, 상기 제1 게이트 구조물에 인접하는 기판(100)의 제2 액티브 영역들(104) 상부에 제1 불순물 영역(180)을 형성할 수 있다.
이때, 제2 액티브 영역들(104) 상에는 제1 반사 방지막(160)이 형성되어 있으나, 그 두께가 얇아서 상기 제1 이온 주입 공정의 조건에 큰 영향을 주지 않을 수 있다. 즉, 제2 액티브 영역들(104) 상에 두꺼운 두께의 반사 방지막이 형성되어 있는 경우에는, 상기 제1 이온 주입 공정을 수행하기 위해 상기 반사 방지막을 별도의 식각 공정을 통해 제거하여 원래의 이온 주입 공정 조건을 유지할 필요가 있다. 하지만, 상기 반사 방지막 식각 공정에서 하부의 제2 액티브 영역들(104)이 손상되어 후속하여 형성되는 소자의 특성을 열화시킬 수 있다.
이에 반해, 예시적인 실시예들에 따르면, 제1 반사 방지막(160)이 얇은 두께로 형성되어 이에 의해 원래의 이온 주입 공정 조건의 변동이 크지 않으므로, 상기 제1 이온 주입 공정을 위해 제1 반사 방지막(160)을 별도로 식각하여 제거할 필요가 없다. 이에 따라, 제1 반사 방지막(160) 하부에 형성된 제2 액티브 영역들(104)의 손상이 방지될 수 있다.
예시적인 실시예들에 있어서, 경사 이온 주입 공정을 수행함으로써, 제1 불순물 영역(180)은 상기 제1 게이트 구조물에 의해 커버되지 않은 제2 액티브 영역들(104) 부분뿐만 아니라, 상기 제1 게이트 구조물에 의해 커버된 제2 액티브 영역들(104) 일부에도 형성될 수 있다.
제1 불순물 영역(180)은 예를 들어, 붕소(B), 갈륨(Ga) 등과 같은 p형 불순물을 포함하도록 형성될 수 있다. 한편, 제1 불순물 영역(180)은 제1 헤일로(halo) 영역으로 불릴 수도 있다.
이후, 제1 포토레지스트 패턴(175)은 애싱(ashing) 및/또는 스트립(stripping) 공정에 의해 제거될 수 있으며, 이때 하부의 제1 반사 방지막(160)도 함께 제거될 수 있다.
도 24 내지 도 27을 참조하면, 도 8 내지 도 23을 참조로 설명한 공정들과 유사한 공정들을 수행한다. 다만, 제2 액티브 영역들(104)에 제1 불순물 영역(180)이 형성되는 것과는 달리, 제1 액티브 영역들(102)에 제2 불순물 영역(210)이 형성될 수 있다.
즉, 먼저 소자 분리막 패턴(120)과, 상기 제1 게이트 구조물에 의해 커버되지 않은 상기 제1 및 제2 액티브 영역들(102, 104)의 가장자리 상에 제2 반사 방지막(190)을 형성하고, 제2 반사 방지막(190) 및 상기 제1 게이트 구조물 상에 제2 포토레지스트 막(200)을 형성한다.
이후, 제2 포토레지스트 막(200)을 부분적으로 식각하여, 기판(100)의 제2 영역(II)을 커버하고 제1 영역(I)을 노출시키는 제2 포토레지스트 패턴(205)을 형성한다. 즉, 제2 포토레지스트 패턴(205)은 제2 영역(II)의 제2 액티브 영역들(104) 및 이에 인접하는 소자 분리막 패턴(120) 부분을 커버하도록 제2 반사 방지막(190) 및 상기 제1 게이트 구조물 상에 형성될 수 있다.
제2 포토레지스트 패턴(205)은 제2 포토레지스트 막(200)에 대해 노광 공정 및 현상 공정을 수행함으로써 형성될 수 있으며, 이때 제2 포토레지스트 막(200) 하부에는 제2 반사 방지막(190)이 형성되어 있으므로, 광의 난반사가 방지되어, 상기 광은 제2 포토레지스트 막(200)의 원하는 부분에만 정확히 조사될 수 있다. 특히, 소자 분리막 패턴(120) 상부로 돌출된 핀 형상의 제1 및 제2 액티브 영역들(102, 104) 상에도 제2 반사 방지막(190)이 형성되어 있으므로, 광의 난반사가 더욱 효과적으로 방지될 수 있다. 이에 따라, 제2 포토레지스트 패턴(205)은 하부가 라운드지거나 언더 컷(undercut) 발생 없이 수직한 프로파일을 갖도록 형성될 수 있다.
이후, 제2 포토레지스트 패턴(205) 및 상기 제1 게이트 구조물을 이온 주입 마스크로 사용하는 제2 이온 주입 공정을 수행하여, 상기 제1 게이트 구조물에 인접하는 기판(100)의 제1 액티브 영역들(102) 상부에 제2 불순물 영역(210)을 형성할 수 있다. 이때, 제1 액티브 영역들(102) 상에는 제2 반사 방지막(190)이 형성되어 있으나, 그 두께가 얇아서 상기 제2 이온 주입 공정의 조건에 큰 영향을 주지 않을 수 있으며, 이에 따라 상기 제2 이온 주입 공정을 위해 제2 반사 방지막(190)을 별도로 식각하여 제거할 필요가 없다. 이에 따라, 제2 반사 방지막(190) 하부에 형성된 제1 액티브 영역들(102)의 손상이 방지될 수 있다.
예시적인 실시예들에 있어서, 경사 이온 주입 공정을 수행함으로써, 제2 불순물 영역(210)은 상기 제1 게이트 구조물에 의해 커버되지 않은 제1 액티브 영역들(102) 부분뿐만 아니라, 상기 제1 게이트 구조물에 의해 커버된 제1 액티브 영역들(102) 일부에도 형성될 수 있다.
제2 불순물 영역(210)은 예를 들어, 인(P), 비소(As) 등과 같은 n형 불순물을 포함하도록 형성될 수 있다. 한편, 제2 불순물 영역(210)은 제2 헤일로(halo) 영역으로 불릴 수도 있다.
이후, 제2 포토레지스트 패턴(205)은 애싱(ashing) 및/또는 스트립(stripping) 공정에 의해 제거될 수 있으며, 이때 하부의 제2 반사 방지막(190)도 함께 제거될 수 있다.
도 28 내지 도 32를 참조하면, 상기 제1 게이트 구조물의 측벽에 스페이서(220)를 형성한다.
스페이서(220)는 상기 제1 게이트 구조물을 커버하는 스페이서막을 기판(100) 및 소자 분리막 패턴(120) 상에 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 이에 따라, 스페이서(220)는 제1 및 제2 액티브 영역들(102, 104)에 각각 형성된 제2 및 제1 불순물 영역들(210, 180) 상부를 부분적으로 커버할 수 있다.
상기 스페이서막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 스페이서막은 원자층 증착(ALD) 공정 혹은 화학 기상 증착(CVD) 공정을 통해 형성될 수 있다.
도 33 내지 도 36을 참조하면, 상기 제1 게이트 구조물에 인접하는 제2 액티브 영역들(104)의 각 상부에 제1 소스/드레인 층(230)을 형성하고, 제1 소스/드레인 층(230) 상에 제1 올려진 소스/드레인(Elevated Source Drain: ESD) 층(250)을 형성한다. 또한, 상기 제1 게이트 구조물에 인접하는 제1 액티브 영역들(102)의 각 상부에 제2 소스/드레인 층(240)을 형성하고, 제2 소스/드레인 층(240) 상에 제2 올려진 소스/드레인(ESD) 층(260)을 형성한다.
구체적으로, 먼저 기판(100)의 제1 영역(I)을 커버하는 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토레지스트 패턴, 상기 제1 게이트 구조물 및 스페이서(220)를 식각 마스크로 사용하여 기판(100)의 제2 액티브 영역(104) 상부를 제거함으로써 제1 리세스(도시되지 않음)를 형성한 후, 상기 제1 리세스를 채우는 제1 소스/드레인 층(230)을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 리세스에 의해 노출된 제2 액티브 영역(104) 상부를 시드(seed)로 사용하는 제1 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 제1 소스/드레인 층(230)을 형성할 수 있다. 상기 제1 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 다이실란(Si2H6) 가스 및 SiH3CH3 가스 등을 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수도 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, 불순물이 도핑된 단결정 실리콘 탄화물 층을 형성할 수 있다. 이에 따라, 엔모스(NMOS) 트랜지스터의 제1 소스/드레인 층(230)이 형성될 수 있다.
이후, 제2 선택적 에피택시얼 성장(SEG) 공정을 수행하여 제1 소스/드레인 층(230) 상에 제1 ESD 층(250)을 형성한다. 상기 제2 선택적 에피택시얼 성장(SEG) 공정은 제1 소스/드레인 층(230)을 시드(seed)로 사용하여 수행될 수 있다. 상기 제2 선택적 에피택시얼 성장(SEG) 공정은 디클로로실란(SiH2Cl2) 가스 및 포스핀(PH3) 가스와 같은 n형 불순물 소스 가스를 사용하여 수행할 수 있으며, 이에 따라 n형 불순물이 도핑된 단결정 실리콘 층이 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 소스/드레인 층(230)을 형성하는 상기 제1 선택적 에피택시얼 성장(SEG) 공정과 제1 ESD 층(250)을 형성하는 상기 제2 선택적 에피택시얼 성장(SEG) 공정은 인시튜(in-situ)로 수행될 수 있다. 즉, 제1 소스/드레인 층(230)을 형성할 때, 실리콘 소스 가스, 탄소 소스 가스 및 n형 불순물 소스 가스를 공급하여 선택적 에피택시얼 성장(SEG) 공정을 수행한 후, 상기 탄소 소스 가스 공급을 중단하여 제1 ESD 층(250)을 형성할 수 있다.
상기 제1 및 제2 선택적 에피택시얼 성장(SEG) 공정들을 수행한 후, 상기 포토레지스트 패턴은 제거될 수 있다.
이후, 기판(100)의 제2 영역(II)을 커버하는 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토레지스트 패턴, 상기 제1 게이트 구조물 및 스페이서(220)를 식각 마스크로 사용하여 기판(100)의 제1 액티브 영역(102) 상부를 제거함으로써 제2 리세스(도시되지 않음)를 형성한 후, 상기 제2 리세스를 채우는 제2 소스/드레인 층(240)을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 리세스에 의해 노출된 제1 액티브 영역(102) 상부를 시드(seed)로 사용하는 제3 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 제2 소스/드레인 층(240)을 형성할 수 있다. 상기 제3 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스, 사수소화 게르마늄(GeH4) 가스 등을 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다. 이에 따라, 피모스(PMOS) 트랜지스터의 제2 소스/드레인 층(240)이 형성될 수 있다.
이후, 제4 선택적 에피택시얼 성장(SEG) 공정을 수행하여 제2 소스/드레인 층(240) 상에 제2 ESD 층(260)을 형성한다. 상기 제4 선택적 에피택시얼 성장(SEG) 공정은 제2 소스/드레인 층(240)을 시드(seed)로 사용하여 수행될 수 있다. 상기 제4 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스 및 디보란(B2H6) 가스와 같은 p형 불순물 소스 가스를 사용하여 수행할 수 있으며, 이에 따라 p형 불순물이 도핑된 단결정 실리콘 층이 형성될 수 있다.
예시적인 실시예들에 따르면, 제2 소스/드레인 층(240)을 형성하는 상기 제3 선택적 에피택시얼 성장(SEG) 공정과 제2 ESD 층(260)을 형성하는 상기 제4 선택적 에피택시얼 성장(SEG) 공정은 인시튜(in-situ)로 수행될 수 있다. 즉, 제2 소스/드레인 층(240)을 형성할 때, 실리콘 소스 가스, 게르마늄 소스 가스 및 p형 불순물 소스 가스를 공급하여 선택적 에피택시얼 성장(SEG) 공정을 수행한 후, 상기 게르마늄 소스 가스 공급을 중단하여 제2 ESD 층(260)을 형성할 수 있다.
한편, 지금까지는 리세스 형성 공정 및 선택적 에피택시얼 성장(SEG) 공정에 의해 제1 및 제2 소스/드레인 층들(230, 240)을 형성하는 것을 설명하였으나, 경우에 따라서 제1 및 제2 소스/드레인 층들(230, 240)은 단순히 상기 제1 게이트 구조물에 인접하는 기판(100)의 제1 및 제2 액티브 영역들(102, 104)의 각 상부에 이온 주입 공정을 통해 원하는 도전형의 불순물들을 주입함으로써 형성될 수도 있다. 또한, 지금까지는 제1 및 제2 소스/드레인 층들(230, 240) 상에 각각 제1 및 제2 ESD 층들(250, 260)을 형성하는 것에 대해 설명하였으나, 경우에 따라서 제1 및 제2 ESD 층들(250, 260) 형성 공정은 생략될 수도 있다.
한편, 제1 및 제2 소스/드레인 층들(230, 240)을 형성하기 위해 형성되는 상기 제1 및 제2 리세스들에 의해서, 상기 제1 게이트 구조물 및 스페이서(220)에 의해 커버되지 않은 제1 및 제2 불순물 영역들(180, 210) 부분이 제거될 수 있으며, 이에 따라, 제1 및 제2 불순물 영역들(180, 210)의 측벽은 상기 제1 및 제2 리세스들 상에 형성되는 제1 및 제2 소스/드레인 층들(230, 240)에 각각 접촉할 수 있다. 일 실시예에 있어서, 제1 및 제2 소스/드레인 층들(230, 240)의 저면은 소자 분리막 패턴(120) 상면과 동일 평면에 위치할 수 있으나, 반드시 이에 한정되지 않으며, 소자 분리막 패턴(120) 상면보다 낮거나 혹은 높도록 형성될 수도 있다.
도 37 내지 도 40을 참조하면, 상기 제1 게이트 구조물, 스페이서(220) 및 제1 및 제2 ESD 층들(250, 260)을 덮는 층간 절연막(270)을 충분한 높이로 형성한 후, 상기 제1 게이트 구조물의 더미 게이트 전극(140) 상면이 노출될 때까지 층간 절연막(270)을 평탄화한다. 이때, 상기 제1 게이트 구조물의 게이트 마스크(150) 및 스페이서(220)의 상부도 함께 제거될 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다.
도 41 내지 도 43을 참조하면, 노출된 더미 게이트 전극(140)을 제거하여, 게이트 절연막 패턴(130) 상면을 노출시키는 개구(280)를 형성한다.
예시적인 실시예들에 있어서, 더미 게이트 전극(140)은 1차적으로 건식 식각 공정을 수행한 후, 2차적으로 습식 식각 공정을 수행함으로써 충분히 제거될 수 있다. 상기 습식 식각 공정은 HF를 식각액으로 사용하여 수행될 수 있다.
도 44 내지 도 48을 참조하면, 개구(280)를 채우는 고유전막 패턴(290) 및 게이트 전극(300)을 형성한다.
구체적으로, 먼저 노출된 게이트 절연막 패턴(130) 상면, 개구(280)의 측벽 및 층간 절연막(270)의 상면에 고유전막을 형성하고, 개구(280)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 고유전막 상에 형성한다.
상기 고유전막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 사용하여 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다. 이와는 달리, 상기 게이트 전극막은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수도 있다.
이후, 층간 절연막(270)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 고유전막을 평탄화하여, 게이트 절연막 패턴(130) 상면 및 개구(280)의 측벽 상에 고유전막 패턴(290)을 형성하고, 고유전막 패턴(290) 상에 개구(280)의 나머지 부분을 채우는 게이트 전극(300)을 형성할 수 있다. 이에 따라, 게이트 전극(300)의 저면 및 측벽은 고유전막 패턴(290)에 의해 커버될 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
게이트 절연막 패턴(130), 고유전막 패턴(290) 및 게이트 전극(300)은 제2 게이트 구조물을 형성할 수 있다.
전술한 공정들에 의해 형성되는 상기 제2 게이트 구조물과 이에 인접한 제1 불순물 영역(180), 제1 소스/드레인 층(230) 및 제1 ESD 층(250)은 함께 엔모스(NMOS) 트랜지스터를 형성할 수 있으며, 상기 제2 게이트 구조물과 이에 인접한 제2 불순물 영역(210), 제2 소스/드레인 층(240) 및 제2 ESD 층(260)은 함께 피모스(PMOS) 트랜지스터를 형성할 수 있다.
한편, 도시되지는 않았으나, 상기 트랜지스터들을 커버하는 층간 절연막을 형성하고, 이를 관통하면서 제1 및 제2 ESD 층들(250, 260) 또는 상기 제2 게이트 구조물에 전기적으로 연결되는 콘택 플러그 및 배선을 더 형성할 수도 있다.
전술한 바와 같이, 상기 반도체 장치 제조 방법에서, 제1 및 제2 불순물 영역들(180, 210)을 형성하기 위한 이온 주입 공정 시, 소자 분리막 패턴(120) 및 제1 및 제2 액티브 영역들(102, 104) 상에 반사 방지막들(160, 190)을 형성한 후 포토레지스트 막들(170, 200)을 형성하고 이를 패터닝하여 포토레지스트 패턴들(175, 205)을 형성한다. 이에 따라, 반사 방지막들(160, 190)에 의해 광의 난반사가 감소하여 포토레지스트 패턴들(175, 205)이 수직한 측벽 프로파일을 갖도록 형성될 수 있다. 또한, 반사 방지막들(160, 190)은 얇은 두께로 형성되어 이온 주입 공정 조건에 큰 영향을 주지 않으므로, 이를 식각하여 제거하지 않고도 상기 이온 주입 공정을 수행할 수 있다. 이에 따라, 반사 방지막들(160, 190)의 식각에 따른 제1 및 제2 액티브 영역들(102, 104)의 손상이 방지되어, 상기 반도체 장치는 우수한 특성을 가질 수 있다.
도 49 내지 도 59는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 49, 52, 54 및 57은 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 50-51, 53 및 55-56은 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이때, 도 50, 53, 55 및 58은 대응하는 상기 각 평면도들의 B-B'선을 따라 절단한 단면도들이고, 도 51 및 59는 대응하는 상기 각 평면도들의 C-C'선을 따라 절단한 단면도들이며, 도 56은 대응하는 상기 평면도의 D-D' 선을 따라 절단한 단면도들이다.
먼저, 도 1 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 49 내지 도 51을 참조하면, 도 8 내지 도 11을 참조로 설명한 공정들과 유사한 공정들을 수행한다. 다만, 이때 형성되는 제3 반사 방지막(165)은 소자 분리막 패턴(120) 상에만 형성되고, 제1 및 제2 액티브 영역들(102, 104) 상에는 형성되지 않을 수 있다.
즉, 제3 반사 방지막(165) 형성을 위한 스핀 코팅 공정을 수행할 때, 제1 반사 방지막(160)을 형성하기 위한 스핀 공정에 비해 보다 더 좋은 갭필 특성을 갖도록 공정 조건을 조절함으로써, 소자 분리막 패턴(120) 상에만 제3 반사 방지막(165)을 형성할 수 있다. 이에 따라, 상기 제1 게이트 구조물에 의해 커버되지 않은 제1 및 제2 액티브 영역들(102, 104) 부분은 제3 반사 방지막(165)에 의해 커버되지 않고 노출될 수 있다. 예시적인 실시예들에 있어서, 제3 반사 방지막(165)은 대략 150Å 이하의 얇은 두께를 갖도록 형성될 수 있다.
도 52 및 도 53을 참조하면, 12 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제3 반사 방지막(165), 상기 제1 게이트 구조물 및 상기 노출된 제1 및 제2 액티브 영역들(102, 104) 부분 상에 제1 포토레지스트 막을 형성하고, 이에 대해 노광 및 현상 공정을 수행함으로써, 제1 포토레지스트 패턴(175)을 형성할 수 있다. 이때, 제1 포토레지스트 패턴(175)은 제1 영역(I)의 제1 액티브 영역들(102), 이에 인접하는 소자 분리막 패턴(120) 부분 상에 형성된 제3 반사 방지막(165) 및 상기 제1 게이트 구조물 상에 형성될 수 있다.
상기 노광 공정에서 제3 반사 방지막(165)에 의해 광의 난반사가 방지되어 상기 제1 포토레지스트 막의 원하는 부분에만 광이 정확하게 조사될 수 있으므로, 상기 현상 공정에서 상기 제1 포토레지스트 막의 원하는 부분만 제거될 수 있으며, 이에 따라 제1 포토레지스트 패턴(175)은 하부가 라운드지거나 언더 컷(undercut) 발생 없이 수직한 프로파일을 갖도록 형성될 수 있다.
도 54 내지 도 56을 참조하면, 도 20 내지 도 23을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제1 포토레지스트 패턴(175) 및 상기 제1 게이트 구조물을 이온 주입 마스크로 사용하는 제1 이온 주입 공정을 수행하여, 상기 제1 게이트 구조물에 인접하는 기판(100)의 제2 액티브 영역들(104) 상부에 제1 불순물 영역(180)을 형성할 수 있다.
이때, 제2 액티브 영역들(104) 상에는 제3 반사 방지막(165)이 형성되어 있지 않으므로, 원래의 이온 주입 공정의 조건들을 변화시키지 않고도 곧바로 상기 제1 이온 주입 공정을 수행할 수 있다. 또한, 제2 액티브 영역들(104) 상에 제3 반사 방지막(165)이 형성되어 있지 않으므로, 상기 제1 이온 주입 공정을 위해 제3 반사 방지막(165)을 식각하여 제거할 필요가 없으며, 이에 따라 제2 액티브 영역들(104)이 손상되지 않을 수 있다.
도 57 내지 도 59를 참조하면, 도 24 내지 도 27을 참조로 설명한 공정들과 유사한 공정들을 수행한다. 이에 따라, 소자 분리막 패턴(120) 상에 제4 반사 방지막(195)을 형성하고, 제2 포토레지스트 패턴(205) 및 상기 제1 게이트 구조물을 이온 주입 마스크로 사용하는 제2 이온 주입 공정을 수행하여, 상기 제1 게이트 구조물에 인접하는 기판(100)의 제1 액티브 영역들(102) 상부에 제2 불순물 영역(210)을 형성할 수 있다.
이후 도 28 내지 도 48을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
전술한 바와 같이, 상기 반도체 장치 제조 방법에서, 제1 및 제2 불순물 영역들(180, 210)을 형성하기 위한 이온 주입 공정 시, 소자 분리막 패턴(120) 상에 반사 방지막들(165, 195)을 형성한 후, 상기 포토레지스트 막들을 형성하고 이를 패터닝하여 포토레지스트 패턴들(175, 205)을 형성한다. 이에 따라, 반사 방지막들(165, 195)에 의해 광의 난반사가 감소하여 포토레지스트 패턴들(175, 205)이 수직한 측벽 프로파일을 갖도록 형성될 수 있다. 또한, 반사 방지막들(165, 195)은 액티브 영역들(102, 104) 상에는 형성되지 않고 소자 분리막 패턴(120) 상에만 형성되므로, 이온 주입 공정 조건에 영향을 주지 않을 수 있다. 이에 따라, 상기 이온 주입 공정 조건을 변동시킬 필요가 없으며, 또한 상기 이온 주입 공정을 위해 반사 방지막들(165, 195)을 별도로 식각할 필요가 없으므로 제1 및 제2 액티브 영역들(102, 104)이 손상되지 않을 수 있다.
전술한 반도체 장치의 제조 방법은 불순물 영역을 포함하는 다양한 메모리 장치 및 시스템의 제조 방법에 사용될 수 있다. 예를 들어, 상기 반도체 장치 제조 방법은 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자를 제조하는 데 적용될 수 있다. 혹은 상기 반도체 장치 제조 방법은 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 주변회로 영역 혹은 셀 영역을 제조하는 데에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 102, 104: 제1, 제2 액티브 영역들
110: 트렌치 120: 소자 분리막 패턴
130: 게이트 절연막 패턴 140: 더미 게이트 전극
150: 게이트 마스크
160, 190, 165, 195: 제1, 제2, 제3, 제4 반사 방지막
170, 200: 제1, 제2 포토레지스트 막
175, 205: 제1, 제2 포토레지스트 패턴
180, 210: 제1, 제2 불순물 영역 220: 스페이서
230, 240: 제1, 제2 소스/드레인 층
250, 260: 제1, 제2 올려진 소스/드레인(ESD) 층
270: 층간 절연막 280: 개구
290: 고유전막 패턴 300: 게이트 전극

Claims (10)

  1. 기판 상에 소자 분리막 패턴을 형성하여, 상기 소자 분리막 패턴에 의해 커버된 필드 영역 및 상기 소자 분리막 패턴에 의해 커버되지 않으며 상기 소자 분리막 패턴으로부터 상부로 돌출된 제1 및 제2 액티브 영역들을 정의하는 단계;
    상기 소자 분리막 패턴 상에 제1 반사 방지막을 형성하는 단계;
    상기 기판의 제1 및 제2 액티브 영역들 및 상기 제1 반사 방지막 상에 제1 포토레지스트 막을 형성하는 단계;
    상기 제1 포토레지스트 막을 부분적으로 식각하여, 상기 제1 액티브 영역을 커버하는 제1 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 액티브 영역에 이온을 주입하여 제1 불순물 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 제1 포토레지스트 패턴은 상기 제1 액티브 영역에 인접하는 상기 반사 방지막 부분도 커버하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서, 상기 제1 불순물 영역을 형성하는 단계 이후에,
    상기 제1 포토레지스트 패턴 및 상기 제1 반사 방지막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서, 상기 제1 포토레지스트 패턴 및 상기 제1 반사 방지막을 제거하는 단계 이후에,
    상기 소자 분리막 패턴 상에 제2 반사 방지막을 형성하는 단계;
    상기 기판의 제1 및 제2 액티브 영역들 및 상기 제2 반사 방지막 상에 제2 포토레지스트 막을 형성하는 단계;
    상기 제2 포토레지스트 막을 부분적으로 식각하여, 상기 제2 액티브 영역을 커버하는 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제1 액티브 영역에 이온을 주입하여 제2 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서, 상기 제1 반사 방지막을 형성하는 단계 이전에, 상기 제1 및 제2 액티브 영역들 상에 제1 게이트 구조물을 형성하는 단계를 더 포함하며,
    상기 제1 불순물 영역은 상기 제1 게이트 구조물에 인접하는 상기 제2 액티브 영역 상부에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서, 상기 제1 게이트 구조물을 형성하는 단계는 상기 제1 및 제2 액티브 영역들 상에 순차적으로 적층된 게이트 절연막 패턴 및 더미 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서, 상기 제1 불순물 영역을 형성하는 단계 이후에,
    상기 제1 게이트 구조물 측벽에 스페이서를 형성하는 단계;
    상기 제1 게이트 구조물 및 상기 스페이서를 둘러싸는 층간 절연막을 형성하는 단계;
    상기 더미 게이트 전극을 제거하여 상기 게이트 절연막 패턴을 노출시키는 개구를 형성하는 단계;
    상기 노출된 게이트 절연막 패턴 및 상기 개구의 측벽에 고유전막 패턴을 형성하는 단계; 및
    상기 개구의 나머지 부분을 채우는 게이트 전극을 형성하여, 상기 게이트 절연막 패턴, 상기 고유전막 패턴 및 상기 게이트 전극을 구비하는 제2 게이트 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 상부에 소자 분리막 패턴이 형성된 필드 영역 및 상기 소자 분리막 패턴으로부터 상부로 돌출된 복수 개의 액티브 영역들을 포함하는 기판과 상기 소자 분리막 패턴 상에 반사 방지막을 형성하는 단계;
    상기 반사 방지막 상에 포토레지스트 막을 형성하는 단계;
    상기 포토레지스트 막을 부분적으로 식각하여, 상기 액티브 영역들 중 일부를 커버하는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴에 의해 커버되지 않은 상기 액티브 영역들에 상기 반사 방지막을 통해 이온을 주입하여 불순물 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서, 상기 포토레지스트 패턴은 상기 액티브 영역들 중 일부에 인접하는 상기 반사 방지막 부분도 커버하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서, 상기 반사 방지막을 형성하는 단계 이전에, 상기 액티브 영역들 상에 순차적으로 적층된 게이트 절연막 패턴 및 더미 게이트 전극을 포함하는 더미 게이트 구조물을 형성하는 단계를 더 포함하며,
    상기 불순물 영역은 상기 더미 게이트 구조물에 인접하는 상기 액티브 영역상부에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000009002A (ko) * 1998-07-20 2000-02-15 윤종용 마스크 롬 제조방법
KR20010004081A (ko) * 1999-06-28 2001-01-15 김영환 반도체 장치의 포토레지스트 패턴 형성방법
US20030104710A1 (en) * 2001-11-30 2003-06-05 Visokay Mark R. Gate dielectric and method
US20030228741A1 (en) * 2002-06-05 2003-12-11 International Business Machines Corporation Method to perform deep implants without scattering to adjacent areas
KR20040058968A (ko) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20050073050A (ko) * 2004-01-08 2005-07-13 주식회사 하이닉스반도체 반도체 소자의 제조방법
US20050280098A1 (en) * 2004-06-22 2005-12-22 Samsung Electronics Co., Ltd. Method of fabricating CMOS transistor and CMOS transistor fabricated thereby
WO2009032530A2 (en) * 2007-08-29 2009-03-12 Micron Technology, Inc. Thickened sidewall dielectric for memory cell
US20110076843A1 (en) * 2009-09-25 2011-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography patterning method

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4600445A (en) * 1984-09-14 1986-07-15 International Business Machines Corporation Process for making self aligned field isolation regions in a semiconductor substrate
US6057587A (en) * 1997-08-28 2000-05-02 Vlsi Technology, Inc. Semiconductor device with anti-reflective structure
KR100720404B1 (ko) 2001-12-26 2007-05-22 매그나칩 반도체 유한회사 반도체 소자의 제조방법
KR20060028220A (ko) 2004-09-24 2006-03-29 주식회사 하이닉스반도체 반도체장치의 제조 방법
KR100882930B1 (ko) * 2004-12-17 2009-02-10 삼성전자주식회사 소오스 및 드레인 영역들을 갖는 씨모스 반도체 소자들 및 그 제조방법들
KR101128915B1 (ko) 2005-04-01 2012-03-27 주식회사 하이닉스반도체 반도체 소자의 형성방법
EP1892765A1 (en) 2006-08-23 2008-02-27 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Method for doping a fin-based semiconductor device
JP2009158813A (ja) 2007-12-27 2009-07-16 Elpida Memory Inc 半導体装置の製造方法、及び半導体装置
KR20100031173A (ko) 2008-09-12 2010-03-22 주식회사 동부하이텍 플래시 메모리의 제조 방법
JP5266299B2 (ja) 2010-12-01 2013-08-21 信越化学工業株式会社 レジスト下層膜材料及びこれを用いたパターン形成方法
US8298951B1 (en) 2011-04-13 2012-10-30 Asm Japan K.K. Footing reduction using etch-selective layer
US8623718B2 (en) 2011-09-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Tilt implantation for forming FinFETs
US8530356B2 (en) 2011-10-07 2013-09-10 Applied Materials, Inc. Method of BARC removal in semiconductor device manufacturing
US8668837B2 (en) 2011-10-13 2014-03-11 Applied Materials, Inc. Method for etching substrate
JP5859420B2 (ja) 2012-01-04 2016-02-10 信越化学工業株式会社 レジスト下層膜材料、レジスト下層膜材料の製造方法、及び前記レジスト下層膜材料を用いたパターン形成方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000009002A (ko) * 1998-07-20 2000-02-15 윤종용 마스크 롬 제조방법
KR20010004081A (ko) * 1999-06-28 2001-01-15 김영환 반도체 장치의 포토레지스트 패턴 형성방법
US20030104710A1 (en) * 2001-11-30 2003-06-05 Visokay Mark R. Gate dielectric and method
US20030228741A1 (en) * 2002-06-05 2003-12-11 International Business Machines Corporation Method to perform deep implants without scattering to adjacent areas
KR20040058968A (ko) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20050073050A (ko) * 2004-01-08 2005-07-13 주식회사 하이닉스반도체 반도체 소자의 제조방법
US20050280098A1 (en) * 2004-06-22 2005-12-22 Samsung Electronics Co., Ltd. Method of fabricating CMOS transistor and CMOS transistor fabricated thereby
WO2009032530A2 (en) * 2007-08-29 2009-03-12 Micron Technology, Inc. Thickened sidewall dielectric for memory cell
US20110076843A1 (en) * 2009-09-25 2011-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography patterning method

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