KR102222818B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법에서, 기판 상에 소자 분리막 패턴을 형성하여, 소자 분리막 패턴으로부터 상부로 돌출된 제1 및 제2 액티브 핀들을 정의한다. 소자 분리막 패턴 상에 제1 반사 방지막을 형성하여 제1 및 제2 액티브 핀들의 측벽을 적어도 부분적으로 커버한다. 이때, 제1 반사 방지막 상면의 높이는 제1 및 제2 액티브 핀들의 상면 높이보다는 작거나 같고 그 높이의 절반보다는 크거나 같다. 제1 및 제2 액티브 핀들 및 제1 반사 방지막 상에 제1 포토레지스트 막을 형성한다. 제1 포토레지스트 막 일부를 제거하여 제1 액티브 핀을 커버하면서 제2 액티브 핀을 노출시키는 제1 포토레지스트 패턴을 형성한다. 이때, 제거되는 제1 포토레지스트 막 부분 아래의 제1 반사 방지막 부분도 함께 제거되어 제1 반사 방지막 패턴이 형성된다. 노출된 제2 액티브 핀에 이온을 주입하여 제1 불순물 영역을 형성한다.

Description

반도체 장치의 제조 방법{METHODS OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 불순물 영역을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
기판에 이온을 주입하기 위해 이온 주입 마스크로서 포토레지스트 패턴을 형성할 때, 포토레지스트 막을 형성하고 이를 식각하여 패터닝한다. 그런데, 소자가 미세해짐에 따라 빛의 난반사에 의해 상기 포토레지스트 패턴이 수직 프로파일을 갖도록 형성되지 않을 수 있으며, 이에 따라 원하지 않는 곳에 이온이 주입되어 소자 특성이 열화될 수 있다. 이를 방지하기 위해 기판 상에 바닥 반사 방지막(Bottom Anti-Reflective Coating: BARC)을 형성할 수 있지만, 이후 상기 BARC를 식각하면서 그 하부에 형성된 기판 부분이 손상 받을 수 있다.
본 발명의 일 목적은 우수한 특성을 갖는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 목적을 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 소자 분리막 패턴을 형성하여, 상기 소자 분리막 패턴으로부터 상부로 돌출된 제1 및 제2 액티브 핀들(active fins)을 정의한다. 상기 소자 분리막 패턴 상에 제1 반사 방지막을 형성하여 상기 제1 및 제2 액티브 핀들의 측벽을 적어도 부분적으로 커버한다. 이때, 상기 제1 반사 방지막 상면의 높이는 상기 제1 및 제2 액티브 핀들의 상면 높이보다는 작거나 같고 상기 높이의 절반보다는 크거나 같다. 상기 제1 및 제2 액티브 핀들 및 상기 제1 반사 방지막 상에 제1 포토레지스트 막을 형성한다. 상기 제1 포토레지스트 막 일부를 제거하여 상기 제1 액티브 핀을 커버하면서 상기 제2 액티브 핀을 노출시키는 제1 포토레지스트 패턴을 형성한다. 이때, 상기 제거되는 제1 포토레지스트 막 부분 아래의 상기 제1 반사 방지막 부분도 함께 제거되어 제1 반사 방지막 패턴이 형성된다. 상기 노출된 제2 액티브 핀에 이온을 주입하여 제1 불순물 영역을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 포토레지스트 패턴을 형성할 때, 상기 제1 포토레지스트 막에 노광 공정을 수행하고, 상기 제1 포토레지스트 막에 현상액을 도포할 수 있다.
예시적인 실시예들에 있어서, 상기 노광 공정은 불화크롬(KrF), 불화아르곤(ArF), 극자외선(Extreme Ultra Violet: EUV), 진공 자외선(Vacuum Ultra Violet: VUV), 전자 빔(electron beam), X-선 또는 이온 빔을 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 제거되는 제1 포토레지스트 막 부분 아래의 상기 제1 반사 방지막 부분은 상기 현상액에 의해 등방성으로 식각되어 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 액티브 핀은 상기 제1 포토레지스트 패턴 및 상기 제1 반사 방지막 패턴에 의해 커버되어 외부로 노출되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반사 방지막은 상기 제1 및 제2 액티브 핀들의 상면을 커버하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 액티브 핀은 상기 제1 포토레지스트 패턴 및 상기 제1 반사 방지막 패턴 중 어느 것에 의해서도 커버되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 불순물 영역을 형성한 이후에, 상기 제1 포토레지스트 패턴 및 상기 제1 반사 방지막 패턴을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 포토레지스트 패턴 및 상기 제1 반사 방지막 패턴을 제거한 이후에, 상기 소자 분리막 패턴 상에 제2 반사 방지막을 형성하여 상기 제1 및 제2 액티브 핀들의 측벽을 적어도 부분적으로 커버할 수 있다. 이때, 상기 제2 반사 방지막 상면의 높이는 상기 제1 및 제2 액티브 핀들의 상면 높이보다는 작거나 같고 상기 높이의 절반보다는 크거나 같을 수 있다. 상기 제1 및 제2 액티브 핀들 및 상기 제2 반사 방지막 상에 제2 포토레지스트 막을 형성할 수 있다. 상기 제2 포토레지스트 막 일부를 제거하여 상기 제2 액티브 핀을 커버하면서 상기 제1 액티브 핀을 노출시키는 제2 포토레지스트 패턴을 형성할 수 있다. 이때, 상기 제거되는 제2 포토레지스트 막 부분 아래의 상기 제2 반사 방지막 부분도 함께 제거되어 제2 반사 방지막 패턴이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 불순물 영역들은 서로 다른 도전형의 불순물들을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 포토레지스트 패턴 및 상기 제1 반사 방지막 패턴을 제거할 때, 애싱(ashing) 및/또는 스트립(stripping) 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 소자 분리막 패턴 상에 상기 제1 반사 방지막을 형성하기 이전에, 상기 제1 및 제2 액티브 핀들 상에 더미 게이트 구조물을 형성할 수 있으며, 상기 제1 불순물 영역은 상기 더미 게이트 구조물에 인접하는 상기 제2 액티브 핀 상부에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물을 형성할 때, 상기 제1 및 제2 액티브 핀들 상에 순차적으로 적층된 더미 게이트 절연막 패턴 및 더미 게이트 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 불순물 영역을 형성한 이후에, 상기 더미 게이트 구조물 측벽에 스페이서를 형성하고, 상기 더미 게이트 구조물 및 상기 스페이서를 둘러싸는 층간 절연막을 형성하고, 상기 더미 게이트 절연막 패턴 및 상기 더미 게이트 전극을 제거하여 상기 제1 및 제2 액티브 핀들의 상면을 노출시키는 개구를 형성하고, 상기 노출된 제1 및 제2 액티브 핀들의 상면 및 상기 개구의 측벽에 고유전막 패턴을 형성하고, 상기 개구의 나머지 부분을 채우는 게이트 전극을 형성하여, 상기 고유전막 패턴 및 상기 게이트 전극을 구비하는 게이트 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 고유전막 패턴을 형성하기 이전에, 상기 노출된 제1 및 제2 액티브 핀들의 상면에 산화막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 불순물 영역을 형성한 이후에, 상기 더미 게이트 구조물 측벽에 스페이서를 형성하고, 상기 더미 게이트 구조물 및 상기 스페이서에 의해 커버되지 않은 상기 제2 액티브 핀 상부를 제거하여 트렌치를 형성하고, 상기 트렌치 상에 소스/드레인 층을 형성할 수 있다.
상기 본 발명의 일 목적을 달성하기 위한 다른 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 소자 분리막 패턴을 형성하여, 상기 소자 분리막 패턴으로부터 상부로 돌출된 제1 및 제2 액티브 핀들(active fins)을 정의한다. 상기 소자 분리막 패턴 상에 반사 방지막을 형성하여 상기 제1 및 제2 액티브 핀들을 적어도 부분적으로 커버한다. 이때, 상기 반사 방지막 상면의 높이는 상기 제1 및 제2 액티브 핀들 상면 높이의 절반보다는 크거나 같다. 상기 제1 및 제2 액티브 핀들 및 상기 반사 방지막 상에 포토레지스트 막을 형성한다. 상기 포토레지스트 막에 노광 공정 및 현상 공정을 수행하여 상기 포토레지스트 막 일부를 제거함으로써 상기 제1 액티브 핀에 오버랩되면서 상기 제2 액티브 핀에는 오버랩되지 않는 포토레지스트 패턴을 형성한다. 이때, 상기 현상 공정에 의해 상기 제거되는 포토레지스트 막 부분 아래의 상기 반사 방지막 부분도 함께 제거되어 상기 제1 액티브 핀의 적어도 하부 측벽을 커버하면서 상기 제2 액티브 핀을 커버하지 않는 반사 방지막 패턴이 형성됨으로써 상기 제2 액티브 핀은 외부로 노출된다. 상기 노출된 제2 액티브 핀에 이온을 주입하여 불순물 영역을 형성한다.
예시적인 실시예들에 있어서, 상기 반사 방지막은 상기 제1 및 제2 액티브 핀들의 상면을 커버하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 반사 방지막은 상기 제1 및 제2 액티브 핀들의 상면을 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 제거되는 포토레지스트 막 부분 아래의 상기 반사 방지막 부분은 상기 현상액에 의해 등방성으로 식각되어 제거될 수 있으며, 상기 제1 액티브 핀은 상기 포토레지스트 패턴 및 상기 반사 방지막 패턴에 의해 커버되어 외부로 노출되지 않을 수 있다.
예시적인 실시예들에 따르면, 기판 및 포토레지스트 막 사이에 현상 가능한 반사 방지막을 형성함으로써, 현상 공정을 통해 포토레지스트 패턴을 형성할 때, 그 아래의 반사 방지막 부분도 함께 제거할 수 있다. 이에 따라, 별도의 식각 공정 없이 반사 방지막을 제거하여 상기 기판의 액티브 영역을 노출시킬 수 있으므로, 이의 상면이 손상되지 않을 수 있다.
특히, 상기 반사 방지막은 상기 액티브 영역 상면 높이의 절반보다 높거나 같고, 이보다 낮거나 같은 높이를 가질 수 있으며, 이에 따라 상기 포토레지스트 막에 대한 노광 공정 시 빛의 난반사가 방지될 수 있을 뿐만 아니라, 이들에 대한 현상 공정에서 현상액에 의해 상기 반사 방지막이 등방성 식각에 의해 부분적으로 제거되더라도, 반사 방지막 패턴은 원하는 액티브 영역만을 노출시키고 나머지 액티브 영역은 잘 커버할 수 있다. 결과적으로, 원하는 영역에만 원하는 도전형의 불순물 영역을 형성할 수 있으며, 이에 따라 우수한 전기적 특성을 갖는 반도체 장치를 제조할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 48은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 49 내지 도 55는 비교예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 도 48은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 4, 8, 12, 16, 20, 24, 28, 33, 37, 41 및 44는 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 2-3, 5-7, 9-11, 13-15, 17-19, 21-23, 25-27, 29-32, 34-36, 38-40, 42-43 및 45-48은 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이때, 도 2, 5, 9, 13, 17, 21, 25, 29, 42 및 45는 대응하는 상기 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 6, 10, 14, 18, 22, 26, 30, 34, 38 및 46은 대응하는 상기 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 3, 7, 11, 15, 27, 31, 35, 39, 43 및 47은 대응하는 상기 각 평면도들의 C-C'선을 따라 절단한 단면도들이고, 도 19, 23, 32, 36, 40 및 48은 대응하는 상기 각 평면도들의 D-D' 선을 따라 절단한 단면도들이다.
한편, 도 49 내지 도 55는 비교예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 이때, 도 49, 51, 53 및 55는 B-B'선을 따라 절단한 단면도들이고, 도 50 및 52는 C-C'선을 따라 절단한 단면도들이며, 도 54는 D-D'선을 따라 절단한 단면도이다.
도 1, 도 2a 및 도 3을 참조하면, 기판(100) 상부를 부분적으로 식각하여 트렌치(110)를 형성하고, 트렌치(110) 하부를 채우는 소자 분리막 패턴(120)을 형성한다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)으로 구분될 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 엔모스(Negative channel Metal Oxide Semiconductor: NMOS) 트랜지스터가 형성되는 NMOS 영역일 수 있고, 제2 영역(II)은 피모스(Positive channel Metal Oxide Semiconductor: PMOS) 트랜지스터가 형성되는 PMOS 영역일 수 있다. 도 1에는 예시적으로, 기판(100) 상면에 평행한 제1 방향을 따라 제1 및 제2 영역들(I, II)이 교대로 반복적으로 배치된 것이 도시되어 있지만, 제1 및 제2 영역들(I, II)은 상기 배치에 한정되지 않으며, 이와는 다른 다양한 배치를 가질 수 있다.
예시적인 실시예들에 있어서, 소자 분리막 패턴(120)은 트렌치(110)를 충분히 채우는 소자 분리막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 소자 분리막을 평탄화한 후, 트렌치(110) 상부가 노출되도록 상기 소자 분리막 상부를 제거함으로써 형성될 수 있다. 상기 소자 분리막은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다.
소자 분리막 패턴(120)이 형성됨에 따라, 기판(100)에는 상면이 소자 분리막 패턴(120)에 의해 커버되는 필드 영역 및 상면이 소자 분리막 패턴(120)에 의해 커버되지 않으며 소자 분리막 패턴(120)으로부터 상부로 돌출된 액티브 영역이 정의될 수 있다. 이때, 상기 액티브 영역은 상부로 돌출된 핀(fin) 형상을 가지므로, 액티브 핀(active fin)으로 불릴 수도 있다.
한편, 도 2b를 참조하면, 트렌치(110) 상부가 노출되도록 상기 소자 분리막 상부를 제거하여 소자 분리막 패턴(120)을 형성할 때, 노출되는 기판(100) 상부도 함께 부분적으로 제거될 수 있다. 이에 따라, 상기 액티브 핀은 소자 분리막 패턴(120)에 의해 측벽이 둘러싸이는 하부보다 이에 의해 커버되지 않는 상부의 폭이 더 작도록 형성될 수도 있다.
또한, 소자 분리막 패턴(120)은 상대적으로 폭이 작은 제1 소자 분리막 패턴(122)과 상대적으로 폭이 큰 제2 소자 분리막 패턴(124)으로 구분될 수도 있으며, 이때 제2 소자 분리막 패턴(124)은 기판(100) 내부로의 깊이가 제1 소자 분리막 패턴(122)보다 더 클 수 있다.
다만 이하에서는 설명의 편의를 위해서, 도 2a에 도시된 형상을 갖는 액티브 핀 및 소자 분리막 패턴(120)에 대해서만 기술하기로 한다.
예시적인 실시예들에 있어서, 상기 액티브 영역은 상기 제1 방향 및 이에 실질적으로 수직하며 기판(100) 상면에 평행한 제2 방향을 따라 각각 복수 개로 형성될 수 있다. 이에 따라, 제1 영역(I) 및 제2 영역(II) 각각에는 복수 개의 액티브 영역들이 형성될 수 있다. 이하에서는, 제1 영역(I)에 형성된 상기 액티브 영역들은 제1 액티브 영역들(102) 혹은 제1 액티브 핀들(102, active fins)로, 제2 영역(II)에 형성된 상기 액티브 영역들은 제2 액티브 영역들(104) 혹은 제2 액티브 핀들(104, active fins)로 부르기로 한다.
도 4 내지 도 7을 참조하면, 기판(100) 및 소자 분리막 패턴(120) 상에 더미(dummy) 게이트 구조물을 형성한다.
상기 더미 게이트 구조물은 기판(100)의 제1 및 제2 액티브 영역들(102, 104) 및 소자 분리막 패턴(120) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 게이트 마스크 막을 순차적으로 형성하고, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 상기 게이트 마스크 막을 패터닝하여 게이트 마스크(150)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 패터닝함으로써 형성될 수 있다. 이에 따라, 상기 더미 게이트 구조물은 기판(100) 및 소자 분리막 패턴(120) 상에 순차적으로 적층된 더미 게이트 절연막 패턴(130), 더미 게이트 전극(140) 및 게이트 마스크(150)를 포함하도록 형성될 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있으며, 이와는 달리, 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있다. 한편, 상기 더미 게이트 전극막 및 상기 게이트 마스크 막 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 기판(100)의 제1 및 제2 액티브 영역들(102, 104) 및 소자 분리막 패턴(120) 상에 상기 제1 방향으로 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이때, 각 제1 및 제2 액티브 영역들(102, 104)에는 하나 또는 복수의 상기 더미 게이트 구조물들이 형성될 수 있으며, 도면상에는 하나의 더미 게이트 구조물이 형성된 것이 도시되어 있다. 하지만, 본 발명의 개념은 이에 한정되지는 않으며, 다만 설명의 편의 상, 이하에서는 각 제1 및 제2 액티브 영역들(102, 104) 상에 하나의 더미 게이트 구조물이 형성된 것만을 설명하기로 한다.
이와는 달리, 상기 더미 게이트 구조물은 소자 분리막 패턴(120) 상에는 형성되지 않고, 기판(100)의 제1 및 제2 액티브 영역들(102, 104)에만 형성될 수도 있다.
한편, 상기 더미 게이트 구조물은 상기 제2 방향으로의 폭이 각 제1 및 제2 액티브 영역들(102, 104)의 폭보다 작을 수 있다. 예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 상기 제2 방향으로 제1 및 제2 액티브 영역들(102, 104)의 중앙부를 커버하도록 형성될 수 있으며, 이에 따라 각 제1 및 제2 액티브 영역들(102, 104)의 가장자리는 상기 더미 게이트 구조물에 의해 커버되지 않을 수 있다.
도 8, 9, 10a 및 11a를 참조하면, 소자 분리막 패턴(120) 상에 제1 반사 방지막(anti-reflective coating: ARC)(160)을 형성하여 제1 및 제2 액티브 영역들(102, 104)의 측벽을 적어도 부분적으로 커버할 수 있다.
예시적인 실시예들에 있어서, 제1 반사 방지막(160)은 반사 방지용 조성물을 스핀 코팅하여 예비 제1 반사 방지막을 형성한 후, 상기 예비 제1 반사 방지막에 대해 베이킹(baking) 공정을 수행함으로써 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 스핀 코팅 공정은 갭필 특성이 우수한 공정 조건하에서 수행될 수 있으며, 이에 따라 제1 반사 방지막(160)은 소자 분리막 패턴(120) 상에만 형성되어 제1 및 제2 액티브 영역들(102, 104)의 측벽을 부분적으로 커버할 수 있으며, 제1 및 제2 액티브 영역들(102, 104)의 상면 및 상기 더미 게이트 구조물 상에는 형성되지 않을 수 있다. 일 실시예에 있어서, 상기 베이킹 공정은 대략 섭씨 150도 내지 섭씨 300도의 온도에서 수행될 수 있다.
예시적인 실시예들에 있어서, 제1 반사 방지막(160)은 현상 가능한 바닥 반사 방지막(Developable Bottom Anti-Reflective Coating: DBARC)일 수 있다. 즉, 제1 반사 방지막(160)은 후속하여 형성되는 제1 포토레지스트 막(170, 도 12 내지 도 15 참조)이 현상액을 통해 제거될 때, 상기 현상액에 의해 함께 제거될 수 있다. 이에 따라, 상기 반사 방지용 조성물은 상기 현상액에 의해 제거될 수 있는 물질, 예를 들어 폴리머(polymer)를 포함할 수 있다. 일 실시예에 있어서, 상기 반사 방지용 조성물은 발색기(chromophore group)를 포함하는 폴리머, 산과 반응하여 상기 폴리머와 가교될 수 있는 가교제(cross-linker), 광산 발생제(Photo Acid Generator: PAG), 열산 발생제(Thermal Acid Generator, TAG), 및 용매를 포함할 수 있다.
예시적인 실시예들에 있어서, 소자 분리막 패턴(120) 상면으로부터 제1 반사 방지막(160) 상면까지의 제1 높이(H1)는 소자 분리막 패턴(120) 상면으로부터 제1 및 제2 액티브 영역들(102, 104) 상면까지의 제2 높이(H2)의 절반보다 크거나 같을 수 있다. 제1 반사 방지막(160) 상면의 제1 높이(H1)가 제1 및 제2 액티브 영역들(102, 104) 상면의 제2 높이(H2)의 절반 이상의 크기를 가짐으로써, 추후 제1 포토레지스트 막(170)에 대한 노광 공정 시 빛의 반사가 효과적으로 방지될 수 있다.
예시적인 실시예들에 있어서, 제1 반사 방지막(160) 상면의 제1 높이(H1)는 제1 및 제2 액티브 영역들(102, 104) 상면의 제2 높이(H2)보다는 작거나 같을 수 있다. 이에 따라, 제1 반사 방지막(160)은 제1 및 제2 액티브 영역들(102, 104) 상면을 커버하지 않을 수 있으며, 제1 및 제2 액티브 영역들(102, 104) 상면은 외부로 노출될 수 있다.
도 10a 및 11a에는 제1 높이(H1)가 제2 높이(H2)보다는 작은 것이 도시되어 있으며, 도 10b 및 11b에는 제1 높이(H1)가 제2 높이(H2)와 실질적으로 동일한 것이 도시되어 있다. 도 10a 및 11a의 경우, 제1 반사 방지막(160)은 소자 분리막 패턴(120) 상에 형성되어 제1 및 제2 액티브 영역들(102, 104)의 하부 측벽만을 커버할 수 있으며, 도 10b 및 11b의 경우, 제1 반사 방지막(160)은 소자 분리막 패턴(120) 상에 형성되어 제1 및 제2 액티브 영역들(102, 104)의 전체 측벽을 커버할 수 있다.
다만 도 10c 및 11c를 참조하면, 제1 높이(H1)가 제2 높이(H2)보다 미세하게 클 수도 있으며, 이 경우에는 제1 반사 방지막(160)이 제1 및 제2 액티브 영역들(102, 104)의 측벽을 커버할 수 있을 뿐만 아니라, 그 상면도 매우 얇게 커버할 수 있다. 이하에서는 설명의 편의 상, 도 10a 및 11a에 도시된 제1 반사 방지막(160)에 대해서만 기술하기로 한다.
도 12 내지 도 15를 참조하면, 제1 반사 방지막(160), 제1 및 제2 액티브 영역들(102, 104)의 상부 및 상기 더미 게이트 구조물 상에 제1 포토레지스트 막(170)을 형성한다.
제1 포토레지스트 막(170)은 예를 들어, 아세탈(acetal)형, 아크릴레이트(acrylate)형, ESCAP형, 사이클로올레핀계 단량체들과 말레익안하이드라이드형 공중합체(Cyclo olefin-Maleic anhydride copolymer; COMA), COMA와 아크릴레이트형의 하이브리드(hybrid)형 등을 사용하여 형성될 수 있다.
제1 포토레지스트 막(170)을 형성한 후, 이에 대해 예를 들어, 대략 섭씨 70도 내지 섭씨 200도의 온도에서 베이킹 공정을 더 수행할 수도 있다.
도 16 내지 도 19를 참조하면, 제1 포토레지스트 막(170)을 부분적으로 식각하여, 기판(100)의 제1 영역(I)을 커버하고 제2 영역(II)을 노출시키는 제1 포토레지스트 패턴(175)을 형성한다. 즉, 제1 포토레지스트 패턴(175)은 제1 영역(I)의 제1 액티브 영역들(102) 및 이에 인접하는 소자 분리막 패턴(120) 부분을 커버하도록 제1 반사 방지막(160), 제1 및 제2 액티브 영역들(102, 104)의 상부, 및 상기 더미 게이트 구조물 상에 형성될 수 있다. 이에 따라, 제1 포토레지스트 패턴(175)은 제1 액티브 영역들(102)에는 오버랩될 수 있으며, 제2 액티브 영역들(104)에는 오버랩되지 않을 수 있다.
예시적인 실시예들에 있어서, 제1 포토레지스트 패턴(175)은 제1 포토레지스트 막(170)에 대해 노광 공정 및 현상 공정을 수행함으로써 형성될 수 있다.
상기 노광 공정에서, 홀(hole)(도시되지 않음)을 갖는 노광 마스크(도시되지 않음)가 제1 포토레지스트 막(170) 상에 배치된 상태에서 상기 노광 마스크에 광이 조사되어, 상기 홀을 통과한 광이 제1 포토레지스트 막(170)의 일부 상에 조사됨으로써 이와 반응할 수 있다. 이때, 상기 광은 예를 들어, 불화크롬(KrF), 불화아르곤(ArF), 극자외선(Extreme Ultra Violet: EUV), 진공 자외선(Vacuum Ultra Violet: VUV), 전자 빔(electron beam), X-선 또는 이온 빔을 포함할 수 있다. 이후, 대략 섭씨 70도 내지 섭씨 200도의 온도에서 상기 광이 조사된 제1 포토레지스트 막(170)에 대한 베이킹 공정을 더 수행할 수도 있다.
상기 노광 공정을 수행할 때, 제1 포토레지스트 막(170) 하부에는 제1 반사 방지막(160)이 제1 및 제2 액티브 영역들(102, 104) 상면의 제2 높이(H2)의 적어도 절반 이상의 크기를 갖는 제1 높이(H1)로 형성되어 있으므로, 광의 난반사가 적절하게 방지될 수 있다. 이에 따라, 상기 광은 제1 포토레지스트 막(170)의 원하는 부분에만 정확히 조사될 수 있다.
이후 상기 현상 공정에서, 현상액을 사용하여 상기 광과 반응한 제1포토레지스트 막(170) 부분을 용해시켜 제거할 수 있다. 상기 현상액은 알칼리성 용액, 예를 들어, 대략 0.01 중량% 내지 5 중량%의 수산화테트라메틸암모늄(tetra-methyl ammonium hydroxide; TMAH) 수용액을 포함할 수 있다.
한편, 상기 현상 공정에서 제1 포토레지스트 막(170)과 함께 제1 반사 방지막(160)도 함께 부분적으로 제거될 수 있으며, 이에 따라 제1 반사 방지막 패턴(165)이 형성될 수 있다.
즉, 제1 반사 방지막(160)은 전술한 바와 같이 상기 현상액에 현상 가능한 물질을 포함할 수 있으며, 이에 따라 상기 현상 공정에서 제1 포토레지스트 막(170) 중 제거되는 부분 아래에 위치하는 제1 반사 방지막(160) 부분도 함께 제거될 수 있다. 다만, 제1 반사 방지막(160)은 상기 현상액에 의해 등방성으로 식각되어 제거될 수 있으며, 이에 따라 제1 반사 방지막 패턴(165)의 측벽은 수직하지 않고 내부로 오목한 형상을 가질 수 있다.
하지만, 제1 반사 방지막(160)의 상면은 제1 및 제2 액티브 영역들(102, 104) 상면의 제2 높이(H2)보다 작거나 같은 제1 높이(H1)를 가지므로, 상기 등방성 식각에 의해 제1 반사 방지막(160)이 부분적으로 제거되더라도, 제1 반사 방지막(160)이 감싸고 있는 제1 액티브 영역들(102)의 측벽은 노출되지 않을 수 있다.
이에 대해서는 도 49 내지 55를 참조로 하여, 비교예에 따른 반도체 장치 제조 방법과 비교하여 설명하도록 한다.
즉, 도 49 및 50을 참조하면, 소자 분리막 패턴(120) 상에 제1 반사 방지막(160)을 형성하되, 제1 및 제2 액티브 영역들(102, 104) 상면의 제2 높이(H2)보다 훨씬 높은 제3 높이(H3)를 갖도록 제1 반사 방지막(160)을 형성한다. 이에 따라, 제1 및 제2 액티브 영역들(102, 104)이 전체적으로 제1 반사 방지막(160)에 의해 커버될 수 있으며, 상기 더미 게이트 구조물의 적어도 일부 측벽도 제1 반사 방지막(160)에 의해 커버될 수 있다.
도 51 및 52를 참조하면, 제1 반사 방지막(160) 및 상기 더미 게이트 구조물 상에 제1 포토레지스트 막(170)을 형성할 수 있다. 이에 따라, 상기 더미 게이트 구조물의 일부 측벽은 제1 포토레지스트 막(170)에 의해 커버될 수 있다.
도 53 및 54를 참조하면, 제1 포토레지스트 막(170)을 부분적으로 식각하여, 기판(100)의 제1 영역(I)을 커버하고 제2 영역(II)을 노출시키는 제1 포토레지스트 패턴(175)을 형성한다.
즉, 제1 포토레지스트 막(170)에 노광 및 현상 공정을 수행함으로써, 제1 액티브 영역들(102)에는 오버랩되면서 제2 액티브 영역들(104)에는 오버랩되지 않는 제1 포토레지스트 패턴(175)을 형성할 수 있다. 이때, 제1 포토레지스트 막(170) 중에서 제거되는 부분 아래에 위치하는 제1 반사 방지막(160) 부분도 제거되어 제1 반사 방지막 패턴(167)이 형성될 수 있으며, 이에 따라 제2 액티브 영역들(104)이 노출될 수 있다.
그런데, 제1 반사 방지막(160)은 상기 현상 공정에 사용되는 현상액에 의해 등방성으로 식각되어 제거될 수 있으며, 이에 따라 제1 반사 방지막 패턴(167)은 측벽이 수직하지 않고 내부로 오목할 수 있다. 이때, 제1 반사 방지막(160)이 제1 및 제2 액티브 영역들(102, 104)의 상면의 제2 높이(H2)보다 더 높은 제3 높이(H3)를 갖도록 형성되므로, 상기 등방성 식각에 의해 제1 액티브 영역들(102)의 측벽 및 상면이 부분적으로 노출될 수 있다.
이에 비해, 도 16 내지 19를 다시 참조하면, 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 제1 반사 방지막(160)은 그 상면의 제1 높이(H1)가 제1 및 제2 액티브 영역들(102, 104) 상면의 제2 높이(H2)보다 낮거나 같도록 형성되므로, 등방성 식각에 의해 제1 반사 방지막(160)이 부분적으로 제거되더라도, 제1 반사 방지막(160)이 감싸고 있는 제1 액티브 영역들(102)의 측벽은 노출되지 않을 수 있다.
즉, 반도체 장치의 고집적화에 따라 제1 및 제2 액티브 영역들(102, 104) 사이의 간격이 좁아지므로, 제1 포토레지스트 막(170)을 패터닝하여 제1 액티브 영역들(102)에는 오버랩되면서도 제2 액티브 영역들(104)에는 오버랩되지 않는 제1 포토레지스트 패턴(175)을 형성하기 위해서는, 제1 포토레지스트 패턴(175)은 큰 폭을 갖도록 형성되기 어렵다. 따라서 제1 포토레지스트 패턴(175) 하부에 형성되는 제1 반사 방지막 패턴(165, 167) 역시 제1 액티브 영역들(102)을 충분히 감쌀 수 있도록 큰 폭을 갖도록 형성되기 어렵다.
이에 따라 비교예에 따른 반도체 장치 제조 방법에서는, 제1 반사 방지막(160)이 높은 높이를 가짐에 따라 등방성 식각에 의해 수평적으로 많은 양이 제거될 수 있으며, 제1 액티브 영역들(102)은 제1 반사 방지막 패턴(167)에 의해 모두 커버되지 못하고 부분적으로 노출될 수 있다. 하지만, 예시적인 실시예들에 따르면, 제1 반사 방지막(160)이 낮은 높이를 가짐에 따라 등방성 식각에 의하더라도 수평적으로 많은 양이 제거되지 않을 수 있으며, 이에 따라 제1 액티브 영역들(102)은 제1 반사 방지막 패턴(165)에 의해 잘 커버되어 외부로 노출되지 않을 수 있다.
도 20 내지 도 23을 참조하면, 제1 포토레지스트 패턴(175), 제1 반사 방지막 패턴(165) 및 상기 더미 게이트 구조물을 이온 주입 마스크로 사용하는 제1 이온 주입 공정을 수행하여, 상기 더미 게이트 구조물에 인접하는 기판(100)의 제2 액티브 영역들(104) 상부에 제1 불순물 영역(180)을 형성할 수 있다.
이때, 상기 현상 공정에 의해 제2 액티브 영역들(104) 상면에 형성된 제1 반사 방지막(160) 부분이 모두 제거되었으므로, 상기 제1 이온 주입 공정은 효과적으로 수행될 수 있다.
예시적인 실시예들에 있어서, 경사 이온 주입 공정을 수행함으로써, 제1 불순물 영역(180)은 상기 더미 게이트 구조물에 의해 커버되지 않은 제2 액티브 영역들(104) 부분뿐만 아니라, 상기 더미 게이트 구조물에 의해 커버된 제2 액티브 영역들(104) 일부에도 형성될 수 있다. 다만, 제1 액티브 영역들(102)은 제1 반사 방지막 패턴(165) 및 제1 포토레지스트 패턴(175)에 의해 커버되고 있으므로, 상기 경사 이온 주입 공정을 수행하더라도 제1 액티브 영역들(102)에는 불순물 영역이 형성되지 않을 수 있다.
이에 비해 도 55를 참조하면, 비교예에 따른 반도체 장치 제조 방법에서는, 상기 현상 공정에 의해 형성되는 제1 반사 방지막 패턴(167)이 제1 액티브 영역들(102) 전체를 커버하지 않아 제1 액티브 영역들(102) 일부가 외부로 노출되어 있으므로, 상기 경사 이온 주입 공정을 수행함에 따라 제1 액티브 영역들(102)에도 부분적으로 제1 불순물 영역(180)이 형성될 수 있다. 이에 따라, 제1 불순물 영역(180)이 원하지 않는 영역에 형성되어 상기 반도체 장치는 원하는 전기적 특성을 확보할 수 없게 된다.
예시적인 실시예들에 있어서, 제1 불순물 영역(180)은 예를 들어, 붕소(B), 갈륨(Ga) 등과 같은 p형 불순물을 포함하도록 형성될 수 있다. 한편, 제1 불순물 영역(180)은 제1 헤일로(halo) 영역으로 불릴 수도 있다.
이후, 제1 포토레지스트 패턴(175)은 애싱(ashing) 및/또는 스트립(stripping) 공정에 의해 제거될 수 있으며, 이때 하부의 제1 반사 방지막 패턴(165)도 함께 제거될 수 있다.
도 24 내지 도 27을 참조하면, 도 8 내지 도 23을 참조로 설명한 공정들과 유사한 공정들을 수행한다. 다만, 제2 액티브 영역들(104)에 제1 불순물 영역(180)이 형성되는 것과는 달리, 제1 액티브 영역들(102)에 제2 불순물 영역(210)이 형성될 수 있다.
즉, 소자 분리막 패턴(120) 상에 제2 반사 방지막을 형성하여 제1 및 제2 액티브 영역들(102, 104)의 측벽을 적어도 부분적으로 커버할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 반사 방지막은 현상 가능한 바닥 반사 방지막(DBARC)일 수 있다. 이에 따라, 상기 제2 반사 방지막은 현상액에 의해 제거될 수 있는 물질, 예를 들어 폴리머(polymer)를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 반사 방지막 상면의 높이는 제1 및 제2 액티브 영역들(102, 104) 상면의 제2 높이(H2)의 절반 이상의 크기를 가짐으로써, 추후 제2 포토레지스트 막에 대한 노광 공정 시 빛의 반사가 효과적으로 방지될 수 있다. 예시적인 실시예들에 있어서, 상기 제2 반사 방지막 상면의 높이는 제1 및 제2 액티브 영역들(102, 104) 상면의 제2 높이(H2)보다는 작거나 같을 수 있다. 이에 따라, 상기 제2 반사 방지막은 제1 및 제2 액티브 영역들(102, 104) 상면을 커버하지 않을 수 있으며, 제1 및 제2 액티브 영역들(102, 104) 상면은 외부로 노출될 수 있다.
다만 제1 반사 방지막(160)과 유사하게, 상기 제2 반사 방지막도 그 높이가 제2 높이(H2)보다 미세하게 클 수도 있으며, 이 경우에는 상기 제2 반사 방지막이 제1 및 제2 액티브 영역들(102, 104)의 측벽을 커버할 뿐만 아니라, 그 상면도 매우 얇게 커버할 수 있다.
이후, 상기 제2 반사 방지막, 제1 및 제2 액티브 영역들(102, 104)의 상부 및 상기 더미 게이트 구조물 상에 제2 포토레지스트 막을 형성한 후 이를 부분적으로 식각하여, 기판(100)의 제2 영역(II)을 커버하고 제1 영역(I)을 노출시키는 제2 포토레지스트 패턴(205)을 형성할 수 있다. 즉, 제2 포토레지스트 패턴(205)은 제2 영역(II)의 제2 액티브 영역들(104) 및 이에 인접하는 소자 분리막 패턴(120) 부분을 커버하도록 상기 제2 반사 방지막, 제1 및 제2 액티브 영역들(102, 104)의 상부, 및 상기 더미 게이트 구조물 상에 형성될 수 있다. 이에 따라, 제2 포토레지스트 패턴(205)은 제2 액티브 영역들(104)에는 오버랩될 수 있으며, 제1 액티브 영역들(102)에는 오버랩되지 않을 수 있다.
예시적인 실시예들에 있어서, 제2 포토레지스트 패턴(205)은 상기 제2 포토레지스트 막에 대해 노광 공정 및 현상 공정을 수행함으로써 형성될 수 있으며, 상기 현상 공정에서 상기 제2 포토레지스트 막과 함께 상기 제2 반사 방지막도 함께 부분적으로 제거되어 제2 반사 방지막 패턴(195)이 형성될 수 있다. 이때, 상기 제2 반사 방지막의 상면은 제1 및 제2 액티브 영역들(102, 104) 상면의 제2 높이(H2)보다 작거나 같은 높이를 가지므로, 비록 현상액에 의해 등방성 식각되더라도, 상기 제2 반사 방지막이 감싸고 있는 제2 액티브 영역들(104)의 측벽은 노출되지 않을 수 있다.
이후, 제2 포토레지스트 패턴(205), 제2 반사 방지막 패턴(195) 및 상기 더미 게이트 구조물을 이온 주입 마스크로 사용하는 제2 이온 주입 공정을 수행하여, 상기 더미 게이트 구조물에 인접하는 기판(100)의 제1 액티브 영역들(102) 상부에 제2 불순물 영역(210)을 형성할 수 있다.
이때, 상기 현상 공정에 의해 제1 액티브 영역들(102) 상면에 형성된 상기 제2 반사 방지막 부분이 모두 제거되었으므로, 상기 제2 이온 주입 공정은 효과적으로 수행될 수 있다. 예시적인 실시예들에 있어서, 경사 이온 주입 공정을 수행함으로써, 제2 불순물 영역(210)은 상기 더미 게이트 구조물에 의해 커버되지 않은 제1 액티브 영역들(102) 부분뿐만 아니라, 상기 더미 게이트 구조물에 의해 커버된 제1 액티브 영역들(102) 일부에도 형성될 수 있다. 다만, 제2 액티브 영역들(104)은 제2 반사 방지막 패턴(195) 및 제2 포토레지스트 패턴(205)에 의해 커버되고 있으므로, 상기 경사 이온 주입 공정을 수행하더라도 제2 액티브 영역들(104)에는 불순물 영역이 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 제2 불순물 영역(210)은 예를 들어, 인(P), 비소(As) 등과 같은 n형 불순물을 포함하도록 형성될 수 있다. 한편, 제2 불순물 영역(210)은 제2 헤일로(halo) 영역으로 불릴 수도 있다.
이후, 제2 포토레지스트 패턴(205)은 애싱(ashing) 및/또는 스트립(stripping) 공정에 의해 제거될 수 있으며, 이때 하부의 제2 반사 방지막 패턴(195)도 함께 제거될 수 있다.
도 28 내지 도 32를 참조하면, 상기 더미 게이트 구조물의 측벽에 스페이서(220)를 형성한다.
스페이서(220)는 상기 더미 게이트 구조물을 커버하는 스페이서 막을 기판(100) 및 소자 분리막 패턴(120) 상에 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 이에 따라, 스페이서(220)는 제1 및 제2 액티브 영역들(102, 104)에 각각 형성된 제2 및 제1 불순물 영역들(210, 180) 상부를 부분적으로 커버할 수 있다.
상기 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 스페이서 막은 원자층 증착(ALD) 공정 혹은 화학 기상 증착(CVD) 공정을 통해 형성될 수 있다.
도 33 내지 도 36을 참조하면, 상기 더미 게이트 구조물에 인접한 기판(100)의 제2 및 제1 액티브 영역들(104, 102) 상부를 각각 식각하여 제1및 제2 리세스들(도시되지 않음)을 형성한 후, 상기 제1 및 제2 리세스들을 각각 채우는 제1 및 제2 소스/드레인 층들(230, 240)을 형성한다.
구체적으로, 상기 더미 게이트 구조물에 인접한 제2 액티브 영역들(104)을 부분적으로 식각하여 상기 제1 리세스를 형성할 수 있으며, 이에 따라 제1 불순물 영역(180)의 일부가 제거될 수 있다. 일 실시예에 있어서, 상기 제1 리세스는 볼(ball) 형상을 갖도록 형성될 수 있다.
이후, 상기 제1 리세스 하부의 제2 액티브 영역들(104) 상면을 시드로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써, 상기 제1 리세스를 채우며 그 상면이 스페이서(220)의 일부와 접촉하는 제1 소스/드레인 층(230)을 형성할 수 있다.
제1 소스/드레인 층(230)은 예를 들어, 디클로로실란(SiH2Cl2) 가스, 사수소화 게르마늄(GeH4) 가스 등을 소스 가스로 사용하여 형성될 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다. 이에 따라, 제1 소스/드레인 층(230)은 피모스(PMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다. 예시적인 실시예들에 있어서, 제1 소스/드레인 층(230)은 수직 및 수평 방향으로 성장할 수 있으며, 그 상부는 상기 제1 방향을 따라 절단된 단면이 5각형 혹은 6각형의 형상을 갖도록 형성될 수 있다.
한편, 상기 더미 게이트 구조물에 인접한 제1 액티브 영역들(102)을 부분적으로 식각하여 상기 제2 리세스를 형성할 수 있으며, 이에 따라 제2 불순물 영역(210)의 일부가 제거될 수 있다. 일 실시예에 있어서, 상기 제2 리세스는 U자 형상(U-shape)을 갖도록 형성될 수 있다.
이후, 상기 제2 리세스 하부의 제1 액티브 영역들(102) 상면을 시드로 하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 상기 제2 리세스를 채우며 그 상면이 스페이서(220)의 일부와 접촉하는 제2 소스/드레인 층(240)을 형성할 수 있다.
제2 소스/드레인 층(240)은 예를 들어, 다이실란(Si2H6) 가스 및 SiH3CH3 가스 등을 소스 가스로 사용하여 형성될 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 이와는 달리, 제2 소스/드레인 층(240)은 예를 들어, 다이실란(Si2H6) 가스를 소스 가스로 사용하여 형성될 수도 있으며, 이에 따라 단결정 실리콘 층이 형성될 수도 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, 불순물이 도핑된 단결정 실리콘 탄화물 층 혹은 불순물이 도핑된 단결정 실리콘 층을 형성할 수 있다. 이에 따라, 제2 소스/드레인 층(240)은 엔모스(NMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다. 예시적인 실시예들에 있어서, 제2 소스/드레인 층(240)은 수직 및 수평 방향으로 성장할 수 있으며, 그 상부는 상기 제1 방향을 따라 절단된 단면이 5각형 혹은 6각형의 형상을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 소스/드레인 층(240)의 상면은 제1 소스/드레인 층(230)의 상면보다 높도록 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다.
도 37 내지 도 40을 참조하면, 상기 더미 게이트 구조물, 스페이서(220) 및 제1 및 제2 소스/드레인 층들(230, 240)을 덮는 층간 절연막(270)을 충분한 높이로 형성한 후, 상기 더미 게이트 구조물의 더미 게이트 전극(140) 상면이 노출될 때까지 층간 절연막(270)을 평탄화한다. 이때, 상기 더미 게이트 구조물의 게이트 마스크(150) 및 스페이서(220)의 상부도 함께 제거될 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다.
도 41 내지 도 43을 참조하면, 노출된 더미 게이트 전극(140) 및 더미 게이트 절연막 패턴(130)을 제거하여 기판(100)의 제1 및 제2 액티브 영역들(102, 104)의 상면을 노출시키는 개구(280)를 형성한다.
예시적인 실시예들에 있어서, 더미 게이트 전극(140) 및 더미 게이트 절연막 패턴(130)은 1차적으로 건식 식각 공정을 수행한 후, 2차적으로 습식 식각 공정을 수행함으로써 충분히 제거될 수 있다. 상기 습식 식각 공정은 불산(HF)을 식각액으로 사용하여 수행될 수 있다.
도 44 내지 도 48을 참조하면, 개구(280)를 채우는 게이트 구조물을 형성한다.
구체적으로, 개구(280)에 의해 노출된 기판(100)의 제1 및 제2 액티브 영역들(102, 104) 상면에 대한 열산화 공정을 수행하여 산화막 패턴(290)을 형성한 후, 산화막 패턴(290), 스페이서(220)의 측벽 및 층간 절연막(270) 상에 고유전막을 형성하고, 개구(280)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 고유전막 상에 형성한다.
예시적인 실시예들에 있어서, 산화막 패턴(290)은 실리콘 산화물을 포함하도록 형성될 수 있다.
상기 고유전막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있으며, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 포함하도록 형성될 수 있으며, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다. 이와는 달리, 상기 게이트 전극막은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수도 있다.
한편, 산화막 패턴(290)은 상기 고유전막 혹은 상기 게이트 전극막과 유사하게, 열산화 공정 대신에 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에 산화막 패턴(290)은 기판(100)의 제1 및 제2 액티브 영역들(102, 104) 상면뿐만 아니라 스페이서(220)의 측벽에도 형성될 수 있다.
이후, 층간 절연막(270)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 고유전막을 평탄화하여, 산화막 패턴(290) 상면 및 스페이서(220)의 측벽 상에 고유전막 패턴(300)을 형성하고, 고유전막 패턴(300) 상에 개구(280)의 나머지 부분을 채우는 게이트 전극(310)을 형성할 수 있다. 이에 따라, 게이트 전극(310)의 저면 및 측벽은 고유전막 패턴(300)에 의해 커버될 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
순차적으로 적층된 산화막 패턴(290), 고유전막 패턴(300) 및 게이트 전극(310)은 상기 게이트 구조물을 형성할 수 있으며, 상기 게이트 구조물은 제2 영역(II)에서 제1 소스/드레인 층(230)과 함께 피모스 트랜지스터를 형성할 수 있고, 제1 영역(I)에서 제2 소스/드레인 층(240)과 함께 엔모스 트랜지스터를 형성할 수 있다.
한편, 도시되지는 않았으나, 상기 트랜지스터들을 커버하는 층간 절연막을 형성하고, 이를 관통하면서 제1 및 제2 소스/드레인 층들(230, 240) 또는 상기 제2 게이트 구조물에 전기적으로 연결되는 콘택 플러그 및 배선을 더 형성할 수도 있다.
전술한 바와 같이, 상기 반도체 장치 제조 방법에서, 기판(100) 및 제1 포토레지스트 막(170) 혹은 상기 제2 포토레지스트 막 사이에 현상 가능한 제1 반사 방지막(160) 혹은 상기 제2 반사 방지막을 형성함으로써, 현상 공정을 통해 제1 포토레지스트 패턴(175) 혹은 제2 포토레지스트 패턴(205)을 형성할 때, 그 아래의 제1 반사 방지막(160) 부분 혹은 상기 제2 반사 방지막 부분도 함께 제거할 수 있다. 이에 따라, 별도의 식각 공정 없이 제1 반사 방지막(160) 혹은 상기 제2 반사 방지막을 제거하여 기판(100)의 제2 액티브 영역(104) 혹은 제1 액티브 영역(102)을 노출시킬 수 있으므로, 이들의 상면이 손상되지 않을 수 있다.
특히, 제1 반사 방지막(160) 혹은 상기 제2 반사 방지막은 제1 및 제2 액티브 영역들(102, 104) 상면의 제2 높이(H2)의 절반보다 높거나 같고, 제2 높이(H2)보다 낮거나 같은 제1 높이(H1)를 가질 수 있다. 이에 따라, 제1 포토레지스트 막(170) 혹은 상기 제2 포토레지스트 막에 대한 노광 공정 시 빛의 난반사가 방지될 수 있을 뿐만 아니라, 이들에 대한 현상 공정에서 현상액에 의해 제1 반사 방지막(160) 혹은 상기 제2 반사 방지막이 등방성 식각에 의해 부분적으로 제거되더라도, 제1 반사 방지막 패턴(165) 혹은 제2 반사 방지막 패턴(195)은 제2 액티브 영역(104) 혹은 제1 액티브 영역(102)을 노출시키지 않고 잘 커버할 수 있다. 결과적으로, 원하는 영역에만 원하는 도전형의 제1 및 제2 불순물 영역들(180, 210)을 형성할 수 있으며, 이에 따라 우수한 전기적 특성을 갖는 반도체 장치를 제조할 수 있다.
전술한 반도체 장치의 제조 방법은 불순물 영역을 포함하는 다양한 메모리 장치 및 시스템의 제조 방법에 사용될 수 있다. 예를 들어, 상기 반도체 장치 제조 방법은 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자를 제조하는 데 적용될 수 있다. 혹은 상기 반도체 장치 제조 방법은 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 주변회로 영역 혹은 셀 영역을 제조하는 데에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 102, 104: 제1, 제2 액티브 영역들
110: 트렌치 120: 소자 분리막 패턴
130: 더미 게이트 절연막 패턴
140: 더미 게이트 전극 150: 게이트 마스크
160: 제1 반사 방지막 165, 167: 제1 반사 방지막 패턴
170: 제1 포토레지스트 막 175, 205: 제1, 제2 포토레지스트 패턴
180, 210: 제1, 제2 불순물 영역
220: 스페이서 230, 240: 제1, 제2 소스/드레인 층
270: 층간 절연막 280: 개구
290: 산화막 패턴 300: 고유전막 패턴
310: 게이트 전극

Claims (10)

  1. 기판 상에 소자 분리막 패턴을 형성하여, 상기 소자 분리막 패턴으로부터 상부로 돌출된 제1 및 제2 액티브 핀들(active fins)을 정의하고;
    상기 소자 분리막 패턴 상에 제1 반사 방지막을 형성하여 상기 제1 및 제2 액티브 핀들의 측벽을 적어도 부분적으로 커버하되, 상기 제1 반사 방지막 상면의 높이는 상기 제1 및 제2 액티브 핀들의 상면 높이보다는 작거나 같고 상기 높이의 절반보다는 크거나 같으며;
    상기 제1 및 제2 액티브 핀들 및 상기 제1 반사 방지막 상에 제1 포토레지스트 막을 형성하고;
    상기 제1 포토레지스트 막 일부를 제거하여 상기 제1 액티브 핀을 커버하면서 상기 제2 액티브 핀을 노출시키는 제1 포토레지스트 패턴을 형성하되, 상기 제거되는 제1 포토레지스트 막 부분 아래의 상기 제1 반사 방지막 부분도 함께 제거되어 제1 반사 방지막 패턴이 형성되며; 그리고
    상기 노출된 제2 액티브 핀에 이온을 주입하여 제1 불순물 영역을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 제1 포토레지스트 패턴을 형성하는 것은,
    상기 제1 포토레지스트 막에 노광 공정을 수행하고; 그리고
    상기 제1 포토레지스트 막에 현상액을 도포하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서, 상기 제거되는 제1 포토레지스트 막 부분 아래의 상기 제1 반사 방지막 부분은 상기 현상액에 의해 등방성으로 식각되어 제거되는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서, 상기 제1 액티브 핀은 상기 제1 포토레지스트 패턴 및 상기 제1 반사 방지막 패턴에 의해 커버되어 외부로 노출되지 않는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서, 상기 제1 반사 방지막은 상기 제1 및 제2 액티브 핀들의 상면을 커버하지 않는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서, 상기 제1 불순물 영역을 형성한 이후에,
    상기 제1 포토레지스트 패턴 및 상기 제1 반사 방지막 패턴을 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서, 상기 제1 포토레지스트 패턴 및 상기 제1 반사 방지막 패턴을 제거한 이후에,
    상기 소자 분리막 패턴 상에 제2 반사 방지막을 형성하여 상기 제1 및 제2 액티브 핀들의 측벽을 적어도 부분적으로 커버하되, 상기 제2 반사 방지막 상면의 높이는 상기 제1 및 제2 액티브 핀들의 상면 높이보다는 작거나 같고 상기 높이의 절반보다는 크거나 같으며;
    상기 제1 및 제2 액티브 핀들 및 상기 제2 반사 방지막 상에 제2 포토레지스트 막을 형성하고;
    상기 제2 포토레지스트 막 일부를 제거하여 상기 제2 액티브 핀을 커버하면서 상기 제1 액티브 핀을 노출시키는 제2 포토레지스트 패턴을 형성하되, 상기 제거되는 제2 포토레지스트 막 부분 아래의 상기 제2 반사 방지막 부분도 함께 제거되어 제2 반사 방지막 패턴이 형성되는 것을 더 포함하는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서, 상기 소자 분리막 패턴 상에 상기 제1 반사 방지막을 형성하기 이전에, 상기 제1 및 제2 액티브 핀들 상에 더미 게이트 구조물을 형성하는 것을 더 포함하며,
    상기 제1 불순물 영역은 상기 더미 게이트 구조물에 인접하는 상기 제2 액티브 핀 상부에 형성되는 반도체 장치의 제조 방법.
  9. 기판 상에 소자 분리막 패턴을 형성하여, 상기 소자 분리막 패턴으로부터 상부로 돌출된 제1 및 제2 액티브 핀들(active fins)을 정의하고;
    상기 소자 분리막 패턴 상에 반사 방지막을 형성하여 상기 제1 및 제2 액티브 핀들을 적어도 부분적으로 커버하되, 상기 반사 방지막 상면의 높이는 상기 제1 및 제2 액티브 핀들 상면 높이의 절반보다는 크거나 같으며;
    상기 제1 및 제2 액티브 핀들 및 상기 반사 방지막 상에 포토레지스트 막을 형성하고;
    상기 포토레지스트 막에 노광 공정 및 현상 공정을 수행하여 상기 포토레지스트 막 일부를 제거함으로써 상기 제1 액티브 핀에 오버랩되면서 상기 제2 액티브 핀에는 오버랩되지 않는 포토레지스트 패턴을 형성하되, 상기 현상 공정에 의해 상기 제거되는 포토레지스트 막 부분 아래의 상기 반사 방지막 부분도 함께 제거되어 상기 제1 액티브 핀의 적어도 하부 측벽을 커버하면서 상기 제2 액티브 핀을 커버하지 않는 반사 방지막 패턴이 형성됨으로써 상기 제2 액티브 핀은 외부로 노출되며; 그리고
    상기 노출된 제2 액티브 핀에 이온을 주입하여 불순물 영역을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서, 상기 반사 방지막은 상기 제1 및 제2 액티브 핀들의 상면을 커버하는 반도체 장치의 제조 방법.
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