KR20220083890A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

Info

Publication number
KR20220083890A
KR20220083890A KR1020200173132A KR20200173132A KR20220083890A KR 20220083890 A KR20220083890 A KR 20220083890A KR 1020200173132 A KR1020200173132 A KR 1020200173132A KR 20200173132 A KR20200173132 A KR 20200173132A KR 20220083890 A KR20220083890 A KR 20220083890A
Authority
KR
South Korea
Prior art keywords
memory
logic
pin
pins
mask
Prior art date
Application number
KR1020200173132A
Other languages
English (en)
Inventor
정해건
권태용
양광용
오영묵
이복영
하승모
이형구
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200173132A priority Critical patent/KR20220083890A/ko
Priority to US17/392,377 priority patent/US20220189970A1/en
Priority to CN202111374019.9A priority patent/CN114628393A/zh
Publication of KR20220083890A publication Critical patent/KR20220083890A/ko

Links

Images

Classifications

    • H01L27/1104—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L27/1116—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 소자 및 이의 제조 방법이 제공된다. 이 반도체 소자는 제 1 방향으로 나란히 배치되는 제 1 메모리 셀과 제 2 메모리 셀을 포함하는 기판; 상기 제 1 메모리 셀에서 상기 제 1 방향으로 차례로 배치되며 상기 기판으로부터 돌출된 제 1 내지 제 4 메모리 핀들; 상기 제 2 메모리 셀에서 상기 제 1 방향으로 차례로 배치되며 상기 기판으로부터 돌출된 제 5 내지 제 8 메모리 핀들; 및 상기 제 4 메모리 핀과 상기 제 5 메모리 핀 사이에 위치하는 제 1 얕은 소자분리막을 포함하되, 상기 제 1 얕은 소자분리막의 측벽은 변곡점을 가진다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터들을 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상되고 집적도가 향상된 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 수율을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 소자는 제 1 방향으로 나란히 배치되는 제 1 메모리 셀과 제 2 메모리 셀을 포함하는 기판; 상기 제 1 메모리 셀에서 상기 제 1 방향으로 차례로 배치되며 상기 기판으로부터 돌출된 제 1 내지 제 4 메모리 핀들; 상기 제 2 메모리 셀에서 상기 제 1 방향으로 차례로 배치되며 상기 기판으로부터 돌출된 제 5 내지 제 8 메모리 핀들; 및 상기 제 4 메모리 핀과 상기 제 5 메모리 핀 사이에 위치하는 제 1 얕은 소자분리막을 포함하되, 상기 제 1 얕은 소자분리막의 측벽은 변곡점을 가진다.
본 발명의 일 양태에 따른 반도체 소자는, 제 1 방향으로 나란히 배치되는 제 1 메모리 셀과 제 2 메모리 셀을 포함하는 기판; 상기 제 1 메모리 셀에서 상기 제 1 방향으로 차례로 배치되며 상기 기판으로부터 돌출된 제 1 내지 제 4 메모리 핀들; 상기 제 2 메모리 셀에서 상기 제 1 방향으로 차례로 배치되며 상기 기판으로부터 돌출된 제 5 내지 제 8 메모리 핀들을 포함하되, 상기 제 1 메모리 핀과 상기 제 2 메모리 핀 간의 제 1 간격은 상기 제 2 메모리 핀과 상기 제 3 메모리 핀 간의 제 2 간격보다 크고, 상기 제 4 메모리 핀과 상기 제 5 메모리 핀 간의 제 3 간격보다 작다.
본 발명의 다른 양태에 따른 반도체 소자는, 제 1 방향으로 나란히 배치되는 제 1 메모리 셀과 제 2 메모리 셀을 포함하는 기판; 상기 제 1 메모리 셀에서 상기 제 1 방향으로 차례로 배치되며 상기 기판으로부터 돌출된 제 1 내지 제 4 메모리 핀들; 상기 제 2 메모리 셀에서 상기 제 1 방향으로 차례로 배치되며 상기 기판으로부터 돌출된 제 5 내지 제 8 메모리 핀들; 상기 제 1 내지 제 3 메모리 핀들을 가로지르는 제 1 게이트 전극; 상기 제 4 및 제 5 메모리 핀들을 가로지르는 제 2 게이트 전극; 및 상기 제 6 내지 제 8 메모리 핀들을 가로지르는 제 3 게이트 전극을 포함하되, 상기 제 1 메모리 핀과 상기 제 2 메모리 핀 간의 제 1 간격은 상기 제 2 메모리 핀과 상기 제 3 메모리 핀 간의 제 2 간격보다 크고, 상기 제 4 메모리 핀과 상기 제 5 메모리 핀 간의 제 3 간격보다 작다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 제 1 영역과 제 2 영역을 포함하는 기판 상에 제 1 마스크막과 제 2 마스크막을 차례로 적층하는 단계; 상기 제 2 마스크막 상에 제 3 마스크 패턴들을 형성하는 단계, 상기 제 3 마스크 패턴들은 상기 제 1 영역과 상기 제 2 영역 상에 각각 복수개로 위치하며 각각 제 1 폭과 제 1 두께를 가지는 제 3 기준 마스크 패턴들, 및 상기 제 1 영역과 상기 제 2 영역 사이의 상기 기판 상에 위치하며 상기 제 1 폭보다 큰 제 2 폭과 상기 제 1 두께보다 큰 제 2 두께를 가지는 제 3 통합 마스크 패턴을 포함하고; 상기 제 3 기준 마스크 패턴들 및 상기 제 3 통합 마스크 패턴을 식각 마스크로 이용하여 상기 제 2 마스크 층을 식각하는 단계; 및 상기 제 3 기준 마스크 패턴들 및 상기 제 3 통합 마스크 패턴을 제거하는 단계를 포함한다.
본 발명의 반도체 소자 및 이의 제조 방법은 통합 마스크 패턴을 이용하여 영역들 간의 간격을 줄일 수 있다. 이로써 고집적화된 반도체 소자를 제공할 수 있다.
또한 본 발명의 반도체 소자 및 이의 제조 방법은 서로 다른 두께의 마스크 패턴들을 제거할 때 HBr을 사용하여 공정 불량을 줄이고 수율을 향상시키며 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2는 도 1을 A-A’선으로 자른 단면도이다.
도 3은 도 1을 B-B’선으로 자른 단면도이다.
도 4는 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 5는 본 발명의 실시예들에 따른 도 1의 제 2 메모리 셀의 평면도이다.
도 6a 내지 도 6c는 각각 도 5의 I-I’선, J-J’선, K-K’선 및 L-L선에 따른 단면도들이다.
도 7a 내지 도 7r는 도 2의 단면을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타낸다.
도 8a 내지 도 8e는 도 1의 평면을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타낸다.
도 9는 본 발명의 실시예들에 따라 도 1을 A-A’선으로 자른 단면도이다.
도 10은 본 발명의 실시예들에 따라 도 1을 C-C’선으로 자른 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 2는 도 1을 A-A'선으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 기판(1)이 제공된다. 본 예에 따르면 상기 기판(1) 상에 FinFET(Fin Field Effect Transistor) 소자들이 배치될 수 있다. 구체적으로 상기 기판(1)은 실리콘 단결정 웨이퍼 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 기판(1)으로부터 복수개의 핀들(F)이 돌출된다. 상기 핀들(F)은 제 2 방향(D2)으로 길쭉한 바(bar) 또는 라인 형태일 수 있다. 상기 핀들(F) 사이에는 소자분리막들(3a~3e, 5)이 위치할 수 있다. 상기 소자분리막들(3a~3e, 5)의 상면은 상기 핀들(F)의 상면보다 낮으며 상기 핀들(F)의 상부 측벽은 노출될 수 있다. 상기 소자분리막(3)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 선택되는 적어도 하나의 단일막 또는 다중막 구조로 형성될 수 있다. 상기 핀들(F) 상을 게이트 전극들(G)이 제 1 방향(D1)으로 가로지른다. 상기 게이트 전극(G)은 일함수 패턴과 금속 배선 패턴을 포함할 수 있다.
상기 일함수 패턴은 N형 일함수 패턴 또는 P형 일함수 패턴일 수 있다. 상기 N형 일함수 패턴은 란탄(La), 란탄산화물(LaO), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 나이오븀(Nb) 또는 티타늄 질화물(TiN) 중에서 선택되는 적어도 하나를 포함할 수 있다. 상기 P형 일함수 패턴은 알루미늄(Al), 알루미늄 산화막, 티타늄 질화물(TiN), 텅스텐 질화물(WN) 또는 루테늄 산화물(RuO2) 중에서 선택되는 적어도 하나를 포함할 수 있다. 상기 확산방지 패턴은 티타늄질화막, 탄탈륨질화막 및 텅스텐 질화막 같은 금속 질화막을 포함할 수 있다. 상기 금속 배선 패턴은 텅스텐, 구리 및 알루미늄 중 적어도 하나를 포함할 수 있다.
상기 핀들(F)과 상기 게이트 전극들(G) 사이에는 게이트 절연막(GO)이 개재될 수 있다. 상기 게이트 절연막(GO)은 실리콘 산화막을 포함할 수 있다. 그리고/또는 상기 게이트 절연막(GO)은 상기 실리콘 산화막의 유전율보다 높은 유전율을 가지는 고유전막을 더 포함할 수 있다. 상기 고유전막은 예를 들면 하프늄 산화물(HfO2), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 하프늄 알루미늄 산화물(HfAlO3)란탄 산화물(LaO), 란탄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 티타늄 산화물(TiO2), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(Al2O3), 탄탈륨산화물(Ta2O3) 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 상기 게이트 전극(G) 상에는 게이트 캐핑 패턴(GP)이 위치할 수 있다. 상기 게이트 캐핑 패턴(GP)은 예를 들면 실리콘 질화막으로 형성될 수 있다.
상기 기판(1)은 제 1 방향(D1)으로 배열되는 제 1 로직 영역(LR1), 제 2 로직 영역(LR2) 및 메모리 영역(MR)을 포함할 수 있다. 상기 제 1 로직 영역(LR1)에는 서로 인접한 제 1 로직 P형 영역(RP1)과 제 1 로직 N형 영역(RN1)이 배치될 수 있다. 상기 제 2 로직 영역(LR2)에는 서로 인접한 제 2 로직 P형 영역(RP2)과 제 2 로직 N형 영역(RN2)이 배치될 수 있다. 상기 메모리 영역(MR)에는 제 1 방향(D1)과 제 2 방향(D2)으로 이차원적으로 배열되는 복수개의 메모리 셀들(MC1~MC4)이 배치될 수 있다.
제 1 로직 P형 영역(RP1)에는 제 1 간격(DS1)의 제 1 로직 핀들(F(L1))이 배치될 수 있다. 상기 제 1 로직 N형 영역(RN1)에는 상기 제 1 간격(DS1)의 제 2 로직 핀들(F(L2))이 배치될 수 있다. 제 2 로직 P형 영역(RP2)에는 상기 제 1 간격(DS1)의 제 3 로직 핀들(F(L3))이 배치될 수 있다. 상기 제 2 로직 N형 영역(RN2)에는 상기 제 1 간격(DS1)의 제 4 로직 핀들(F(L4))이 배치될 수 있다. 상기 제 1 로직 핀들(F(L1))과 상기 제 3 로직 핀들(F(L3))에는 각각 N형의 불순물이 도핑될 수 있다. 상기 제 2 로직 핀들(F(L2))과 상기 제 4 로직 핀들(F(L4))에는 각각 P형의 불순물이 도핑될 수 있다.
제 1 로직 핀들(F(L1))의 개수는 제 2 로직 핀들(F(L2))의 개수와 서로 동일할 수 있다. 제 3 로직 핀들(F(L3))의 개수는 제 4 로직 핀들(F(L4))의 개수와 서로 동일하되, 제 1 로직 핀들(F(L1))의 개수보다 작을 수 있다. 예를 들면, 제 1 로직 핀들(F(L1))의 개수는 예를 들면 3개일 수 있고, 제 3 로직 핀들(F(L3))의 개수는 예를 들면 2개일 수 있다. 제 1 로직 핀들(F(L1)) 중에 상기 제 1 로직 N형 영역(RN1)에 최인접한 제 1 로직 핀(F(L1)과, 제 2 로직 핀들(F(L2)) 중에 상기 제 1 로직 P형 영역(RP1)에 최인접한 제 2 로직 핀(F(L2) 사이의 제 2 간격(DS2)은 제 3 로직 핀들(F(L3)) 중에 상기 제 2 로직 N형 영역(RN2)에 최인접한 제 3 로직 핀(F(L3)과, 제 4 로직 핀들(F(L4)) 중에 상기 제 2 로직 P형 영역(RP2)에 최인접한 제 4 로직 핀(F(L4) 사이의 제 3 간격(DS3) 보다 클 수 있다.
제 1 로직 핀들(F(L1)) 사이 그리고 상기 제 2 로직 핀들(F(L2)) 사이에는 제 1 얕은 소자분리막들(3a)이 각각 배치될 수 있다. 제 3 로직 핀들(F(L3) 사이 그리고 제 4 로직 핀들(F(L4)) 사이에는 제 2 얕은 소자분리막들(3b)이 각각 배치될 수 있다. 상기 제 1 얕은 소자분리막들(3a)과 제 2 얕은 소자분리막들(3b)은 각각 제 1 깊이(DT1)와 제 1 폭(DS1)을 가질 수 있다. 제 1 로직 P형 영역(RP1)과 제 1 로직 N형 영역(RN1) 사이, 제 2 로직 P형 영역(RP2)과 제 2 로직 N형 영역(RN2) 사이에서 상기 기판(1) 내에는 깊은 소자분리막(5)이 위치한다. 상기 깊은 소자분리막(5)은 상기 제 1 깊이(DT1)보다 깊은 제 2 깊이(DT2)를 가질 수 있다.
복수개의 제 1 로직 게이트 전극들(G(L1))이 제 1 방향(D1)으로 제 1 로직 핀들(F(L1))과 제 2 로직 핀들(F(L2))을 가로지를 수 있다. 상기 제 1 로직 게이트 전극들(G(L1))은 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 상기 제 1 로직 게이트 전극들(G(L1))과 상기 제 1 및 제 2 로직 핀들(F(L1), F(L2)) 사이에는 제 1 게이트 절연막들(GO(1))이 각각 개재될 수 있다.
복수개의 제 2 로직 게이트 전극들(G(L2))이 제 1 방향(D1)으로 제 3 로직 핀들(F(L3))과 제 4 로직 핀들(F(L4))을 가로지를 수 있다. 상기 제 2 로직 게이트 전극들(G(L2))은 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 상기 제 2 로직 게이트 전극들(G(L2))과 상기 제 3 및 제 4 로직 핀들(F(L3), F(L4)) 사이에는 제 2 게이트 절연막들(GO(2))이 각각 개재될 수 있다. 상기 제 1 게이트 절연막들(GO(1))은 제 2 게이트 절연막들(GO(2))과 다른 물질을 포함할 수 있다. 제 1 로직 게이트 전극들(G(L1))은 상기 제 2 로직 게이트 전극들(G(L2))과 다른 물질을 포함할 수 있다.
도 3은 도 1을 B-B'선으로 자른 단면도이다.
도 1 및 도 3을 참조하면, 상기 제 1 로직 게이트 전극들(G(L1)) 양측에서 상기 제 1 로직 핀들(F(L1)) 상에는 제 1 소오스/드레인 패턴들(SD1)이 배치될 수 있다. 상기 제 1 로직 게이트 전극들(G(L1)) 양측에서 상기 제 2 로직 핀들(F(L2)) 상에는 제 2 소오스/드레인 패턴들(SD2)이 배치될 수 있다. 상기 제 2 로직 게이트 전극들(G(L2)) 양측에서 상기 제 3 로직 핀들(F(L3)) 상에는 제 3 소오스/드레인 패턴들(SD3)이 배치될 수 있다. 상기 제 2 로직 게이트 전극들(G(L2)) 양측에서 상기 제 4 로직 핀들(F(L4)) 상에는 제 4 소오스/드레인 패턴들(SD4)이 배치될 수 있다. 상기 제 1 내지 제 4 소오스/드레인 패턴들(SD1~SD4)은 각각 다이아몬드 형태의 단면을 가질 수 있으며 서로 붙을 수 있다.
상기 제 1 및 제 3 소오스/드레인 패턴들(SD1, SD3)은 각각 예를 들면 붕소가 도핑된 실리콘 게르마늄 에피택시얼 패턴일 수 있다. 상기 제 2 및 제 4 소오스/드레인 패턴들(SD2, SD4)은 각각 예를 들면 인 또는 비소가 도핑된 실리콘 에피택시얼 패턴일 수 있다. 상기 제 1 내지 제 4 소오스/드레인 패턴들(SD1~SD4) 아래에서 로직 핀들(F(LP1)~F(LP4))의 상부면들은 제 1 및 제 2 얕은 소자분리막들(3a, 3b)의 상단의 높이와 같을 수 있다. 상기 제 1 내지 제 4 소오스/드레인 패턴들(SD1~SD4)에 인접한 제 1 및 제 2 얕은 소자분리막들(3a, 3b) 및 깊은 소자분리막(5)의 상부면은 리세스될 수 있다. 상기 제 1 내지 제 4 소오스/드레인 패턴들(SD1~SD4)과 제 1 및 제 2 얕은 소자분리막들(3a, 3b) 및 깊은 소자분리막(5)은 층간절연막(IL)으로 덮일 수 있다. 제 1 콘택 플러그들(CA1)이 상기 층간절연막(IL)을 관통하여 상기 제 1 및 제 2 소오스/드레인 패턴들(SD1, SD2)과 접할 수 있다. 제 2 콘택 플러그들(CA2)이 상기 층간절연막(IL)을 관통하여 상기 제 3 및 제 4 소오스/드레인 패턴들(SD3, SD4)과 접할 수 있다.
도 1 및 도 2에서, 상기 메모리 셀들(MC1~MC4)은 각각 SRAM 메모리 셀에 해당할 수 있다. 상기 메모리 셀들(MC1~MC4)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 대칭적으로 배열될 수 있다. 예를 들면 제 1 메모리 셀(MC1)은 제 2 메모리 셀(MC2)과 제 1 방향(D1)으로 대칭될 수 있다. 제 1 메모리 셀(MC1)은 제 3 메모리 셀(MC3)과 제 2 방향(D2)으로 대칭될 수 있다. 제 2 메모리 셀(MC2)은 제 4 메모리 셀(MC4)과 제 2 방향(D2)으로 대칭될 수 있다. 제 1 메모리 셀(MC1)과 제 3 메모리 셀(MC3)은 활성 패턴들(AC)의 일부를 서로 공유할 수 있다. 제 2 메모리 셀(MC2)과 제 4 메모리 셀(MC4)은 활성 패턴들(AC)의 일부를 서로 공유할 수 있다.
상기 메모리 영역(MR)에서 제 1 내지 제 8 메모리 핀들(F(M1)~F(M8))이 제 1 방향(D1)으로 나란히 배열될 수 있다. 상기 제 1 내지 제 4 메모리 핀들(F(M1)~F(M4))은 제 1 메모리 셀(MC1)과 제 3 메모리 셀(MC3)에 배치된다. 상기 제 5 내지 제 8 메모리 핀들(F(M5)~F(M8))은 제 2 메모리 셀(MC2)과 제 4 메모리 셀(MC4)에 배치된다. 상기 제 1 내지 제 4 메모리 핀들(F(M1)~F(M4))은 상기 제 5 내지 제 8 메모리 핀들(F(M5)~F(M8))와 대칭될 수 있다.
제 1,4,5,8 메모리 핀들(F(M1), F(M4), F(M5), F(M8))은 제 2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 제 1,4,5,8 메모리 핀들(F(M1), F(M4), F(M5), F(M8))에는 제 1 도전형의 불순물로, 예를 들면 P형의 붕소가 도핑될 수 있다. 제 2,3,6,7 메모리 핀들(F(M2), F(M3), F(M6), F(M7))은 제 2 방향(D2)으로 길쭉한 바 형태를 가질 수 있다. 제 2,3,6,7 메모리 핀들(F(M2), F(M3), F(M6), F(M7))에는 상기 제 1 도전형과 반대되는 불순물로, 예를 들면 인 또는 비소가 도핑될 수 있다.
제 1 내지 제 8 메모리 핀들(F(M1)~F(M8)) 상을 제 1 내지 제 4 메모리 게이트 전극들(G(M1)~G(M4))이 제 1 방향(D1)으로 가로지른다. 제 1 내지 제 8 메모리 핀들(F(M1)~F(M8))과 제 1 내지 제 4 메모리 게이트 전극들(G(M1)~G(M4)) 사이에는 메모리 게이트 절연막(GO(3))이 개재될 수 있다. 제 1 내지 제 4 메모리 게이트 전극들(G(M1)~G(M4)) 사이에는 분리 절연 패턴(SP)이 개재될 수 있다.
제 2 및 제 3 메모리 핀들(F(M2), F(M3)) 간의 제 4 간격(DS4)은 제 6 및 제 7 메모리 핀들(F(M6), F(M7)) 간격과 같을 수 있다. 제 2 및 제 3 메모리 핀들(F(M2), F(M3)) 사이 그리고 제 6 및 제 7 메모리 핀들(F(M6), F(M7)) 사이에는 제 3 얕은 소자분리막(3c)이 개재될 수 있다. 상기 제 3 얕은 소자분리막(3c)은 제 3 깊이(DT3)를 가질 수 있다.
제 1 및 제 2 메모리 핀들(F(M1), F(M2)) 간의 제 5 간격(DS5)은 제 3 및 제 4 메모리 핀들(F(M3), F(M4)) 간격, 제 5 및 제 6 메모리 핀들(F(M5), F(M6)) 간격, 그리고 제 7 및 제 8 메모리 핀들(F(M7), F(M8)) 간격과 같을 수 있다. 제 1 및 제 2 메모리 핀들(F(M1), F(M2)) 사이, 제 3 및 제 4 메모리 핀들(F(M3), F(M4)) 사이, 제 5 및 제 6 메모리 핀들(F(M5), F(M6)) 그리고 제 7 및 제 8 메모리 핀들(F(M7), F(M8)) 사이에는 제 4 얕은 소자분리막(3d)이 개재될 수 있다. 상기 제 4 얕은 소자분리막(3d)은 제 4 깊이(DT4)를 가질 수 있다.
상기 제 4 및 제 4 메모리 핀들(F(M4), F(M5))은 제 6 간격(DS6)으로 이격될 수 있다. 상기 제 4 및 제 4 메모리 핀들(F(M4), F(M5)) 사이에는 제 5 얕은 소자분리막(3e)가 배치될 수 있다. 상기 제 5 얕은 소자분리막(3e)은 제 5 깊이(DT5)를 가질 수 있다. 상기 제 5 얕은 소자분리막(3e)의 측벽은 변곡점(IFP)을 가질 수 있다.
상기 제 5 간격(DS5)은 상기 제 4 간격(DS4) 보다 크고 상기 제 6 간격(DS6) 보다 작을 수 있다. 상기 제 4 간격(DS4)은 상기 제 1 간격(DS1) 보다 클 수 있다. 상기 제 6 간격(DS6)은 상기 제 2 간격(DS2) 보다 작을 수 있다. 상기 제 4 깊이(DT4)은 상기 제 3 깊이(DT3)보다 크고 상기 제 5 깊이(DT5) 보다 작을 수 있다. 상기 제 5 깊이(DT5)는 상기 제 2 깊이(DT2) 보다 작을 수 있다. 상기 제 3 깊이(DT3)은 상기 제 1 깊이(DT1) 보다 작을 수 있다.
도 4는 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 4를 참조하면, 본 발명의 실시예들에 따른 에스램 셀은 제 1 풀-업 트랜지스터(TU1), 제 1 풀-다운 트랜지스터(TD1), 제 2 풀-업 트랜지스터(TU2), 제 2 풀-다운 트랜지스터(TD2), 제 1 액세스 트랜지스터(TA1) 및 제 2 액세스 트랜지스터(TA2)를 포함할 수 있다. 제 1 및 제 2 풀-업 트랜지스터들(TU1, TU2)은 피모스(PMOS) 트랜지스터들일 수 있다. 제 1 및 제 2 풀-다운 트랜지스터들(TD1, TD2) 및 제 1 및 제 2 액세스 트랜지스터들(TA1, TA2)은 엔모스(NMOS) 트랜지스터들일 수 있다.
제 1 풀-업 트랜지스터(TU1)의 제 1 소오스/드레인 및 제 1 풀-다운 트랜지스터(TD1)의 제 1 소오스/드레인은 제 1 노드(N1)에 연결될 수 있다. 제 1 풀-업 트랜지스터(TU1)의 제 2 소오스/드레인은 전원 라인(VDD)에 연결될 수 있고, 제 1 풀-다운 트랜지스터(TD1)의 제 2 소오스/드레인은 접지 라인(VSS)에 연결될 수 있다. 제 1 풀-업 트랜지스터(TU1)의 게이트 및 제 1 풀-다운 트랜지스터(TD1)의 게이트는 서로 전기적으로 연결될 수 있다. 제 1 풀-업 트랜지스터(TU1) 및 제 1 풀-다운 트랜지스터(TD1)는 제 1 인버터를 구성할 수 있다. 제 1 풀-업 및 제 1 풀-다운 트랜지스터들(TU1, TD1)의 서로 연결된 게이트들은 상기 제 1 인버터의 입력단에 해당할 수 있으며, 제 1 노드(N1)는 상기 제 1 인버터의 출력단에 해당할 수 있다.
제 2 풀-업 트랜지스터(TU2)의 제 1 소오스/드레인 및 제 2 풀-다운 트랜지스터(TD2)의 제 1 소오스/드레인은 제 2 노드(N2)에 연결될 수 있다. 제 2 풀-업 트랜지스터(TU2)의 제 2 소오스/드레인은 전원 라인(VDD)에 연결될 수 있고, 제 2 풀-다운 트랜지스터(TD2)의 제 2 소오스/드레인은 접지 라인(VSS)에 연결될 수 있다. 제 2 풀-업 트랜지스터(TU2)의 게이트 및 제 2 풀-다운 트랜지스터(TD2)의 게이트는 서로 전기적으로 연결될 수 있다. 이로써, 제 2 풀-업 트랜지스터(TU2) 및 제 2 풀-다운 트랜지스터(TD2)는 제 2 인버터를 구성할 수 있다. 제 2 풀-업 및 제 2 풀-다운 트랜지스터들(TU2, TD2)의 서로 연결된 게이트들은 상기 제 2 인버터의 입력단에 해당할 수 있으며, 제 2 노드(N2)는 상기 제 2 인버터의 출력단에 해당할 수 있다.
상기 제 1 및 제 2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 즉, 제 1 풀-업 및 제 1 풀-다운 트랜지스터들(TU1, TD1)의 게이트들이 제 2 노드(N2)에 전기적으로 연결될 수 있고, 제 2 풀-업 및 제 2 풀-다운 트랜지스터들(TU2, TD2)의 게이트들이 제 1 노드(N1)에 전기적으로 연결될 수 있다. 제 1 액세스 트랜지스터(TA1)의 제 1 소오스/드레인은 제 1 노드(N1)에 연결될 수 있고, 제 1 액세스 트랜지스터(TA1)의 제 2 소오스/드레인은 제 1 비트 라인(BL1)에 연결될 수 있다. 제 2 액세스 트랜지스터(TA2)의 제 1 소오스/드레인은 제 2 노드(N2)에 연결될 수 있고, 제 2 액세스 트랜지스터(TA2)의 제 2 소오스/드레인은 제 2 비트 라인(BL2)에 연결될 수 있다. 제 1 및 제 2 액세스 트랜지스터들(TA1, TA2)의 게이트들은 워드 라인(WL)에 전기적으로 접속될 수 있다. 이로써, 본 발명의 실시예들에 따른 에스램 셀이 구현될 수 있다.
도 5는 본 발명의 실시예들에 따른 도 1의 제 2 메모리 셀의 평면도이다. 도 6a 내지 도 6c는 각각 도 5의 I-I'선, J-J'선, K-K'선 및 L-L선에 따른 단면도들이다.
도 1, 도 5, 6a 내지 도 6c를 참조하면, 제 1,4,5,8 메모리 핀들(F(M1), F(M4), F(M5), F(M8)) 상에 제 5 소오스/드레인 패턴들(SD5)이 배치될 수 있다. 제 2,3,6,7 메모리 핀들(F(M2), F(M3), F(M6), F(M7)) 상에 제 6 소오스/드레인 패턴들(SD6)이 배치될 수 있다. 제 5 소오스/드레인 패턴들(SD5)은 예를 들면 인 또는 비소가 도핑된 실리콘 에피택시얼 패턴일 수 있다. 제 6 소오스/드레인 패턴들(SD6)은 예를 들면 붕소가 도핑된 실리콘 게르마늄 에피택시얼 패턴일 수 있다. 제 5 및 제 6 소오스/드레인 패턴들(SD5, SD6)은 각각 제 1 방향(D1)으로 서로 이격될 수 있다. 제 5 및 제 6 소오스/드레인 패턴들(SD5, SD6) 아래의 메모리 핀들(F(M1)~F(M8))의 상부면들은 제 3 내지 제 5 얕은 소자분리막들(3c~3e)의 상단과 같은 높이일 수 있다. 제 5 및 제 6 소오스/드레인 패턴들(SD5, SD6)에 인접한 제 3 내지 제 5 얕은 소자분리막들(3c~3e)의 상부면들은 리세스될 수 있다.
제 1 메모리 게이트 전극(G(M1))은 상기 제 5 메모리 핀(F(M5))을 가로지를 수 있다. 제 3 메모리 게이트 전극(G(M3))은 분리 절연 패턴(SP)에 의해 제 1 메모리 게이트 전극(G(M1))과 제 1 방향(D1)으로 이격될 수 있다. 제 3 메모리 게이트 전극(G(M3))은 제 6 내지 제 8 메모리 핀들(F(M6)~F(M8))을 가로지를 수 있다. 제 2 메모리 게이트 전극(G(M2))은 제 5 내지 제 7 메모리 핀들(F(M5)~F(M7))을 가로지를 수 있다. 제 4 메모리 게이트 전극(G(M4))은 분리 절연 패턴(SP)에 의해 제 2 메모리 게이트 전극(G(M2))과 제 1 방향(D1)으로 이격될 수 있다. 제 4 메모리 게이트 전극(G(M4))은 상기 제 8 메모리 핀(F(M8))을 가로지를 수 있다.
각각의 제 1 내지 제 4 게이트 전극들(GE1-GE4) 양 측에, 제 1 내지 제8 활성 콘택들(AC1-AC8)이 제공될 수 있다. 제 1 내지 제8 활성 콘택들(AC1-AC8)은 층간 절연막(IL)의 상부를 관통하여 제 1 및 제 2 소오스/드레인 패턴들(SD1, SD2)에 접속될 수 있다. 제 1 내지 제8 활성 콘택들(AC1-AC8)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
제 1 내지 제 4 게이트 전극들(GE1-GE4) 및 이들 옆에서 각각 배치되는 제 1 및 제 2 소오스/드레인 패턴들(SD1, SD2)은 메모리 트랜지스터들을 구성할 수 있다. 도 4b에 나타난 메모리 트랜지스터들은, 앞서 도 4a를 참조하여 설명한 제 1 풀-업 트랜지스터(TU1), 제 1 풀-다운 트랜지스터(TD1), 제 2 풀-업 트랜지스터(TU2), 제 2 풀-다운 트랜지스터(TD2), 제 1 액세스 트랜지스터(TA1) 및 제 2 액세스 트랜지스터(TA2)를 포함할 수 있다.
본 발명에 따른 반도체 소자에 제공된 핀들은 종래에 비하여 좁은 간격들을 가져 고집적화에 유리할 수 있다. 도 1을 C-C'선으로 자른 단면은 도 6a와 유사할 수 있다. 본 명세서에서 메모리 셀들(MC1~MC4)은 메모리 셀 영역으로도 명명될 수 있다.
도 7a 내지 도 7r은 도 2의 단면을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타낸다. 도 8a 내지 도 8e는 도 1의 평면을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타낸다.
도 7a를 참조하면, 기판(1)이 제공된다. 상기 기판(1)은 위에서 설명한 바와 로직 영역들(LR1, LR2)과 메모리 영역(MR)을 포함할 수 있다. 상기 기판(1) 상에 제 1 마스크막(21), 제 2 마스크막(23), 제 3 마스크막(25), 제 4 마스크막(27), 제 5 마스크막(29), 제 6 마스크막(31) 및 제 7 마스크막(33)을 차례로 적층할 수 있다. 상기 제 1 내지 제 7 마스크막들(21,23,25,27,29,31,33)은 각각 서로 인접하는 것에 대하여 식각 선택성을 가지는 물질을 포함할 수 있다. 예를 들면, 제 1 마스크막(21)은 실리콘질화막, 제 2 마스크막(23)은 LPTEOS(Low Pressure Tetraethyl orthosilicate), 제 3 마스크막(25)은 폴리실리콘, 제 4 마스크막(27)은 ACL(Amorphous Carbon Layer), 제 5 마스크막(29)은 SiON, 제 6 마스크막(31)은 SOH(Spin on Hardmask), 그리고 제 7 마스크막(33)은 SiON를 포함할 수 있다.
도 7b를 참조하면, 도시하지는 않았지만, 상기 제 7 마스크막(33) 상에 포토레지스트 패턴들(미도시)을 형성할 수 있다. 포토레지스트 패턴들(미도시)은 제 2 방향(D2)으로 연장되는 라인 형태들을 가질 수 있다. 포토레지스트 패턴들(미도시)을 식각 마스크로 이용하여 상기 제 7 마스크막(33)과 제 6 마스크막(31)을 차례로 식각하여 상기 제 5 마스크막(29)의 상부면을 노출시키는 동시에 제 6 마스크 패턴들(31p)과 제 7 마스크 패턴들(33p)을 형성할 수 있다. 포토레지스트 패턴들(미도시)을 제거할 수 있다. 제 6 마스크 패턴들(31p)과 제 7 마스크 패턴들(33p)은 각각 제 1 폭(WT1)을 가지도록 형성될 수 있다. 그리고 상기 제 5 마스크막(29)의 전면 상에 제 8 마스크막을 콘포말하게 적층하고 이방성 식각하여 상기 제 7 마스크 패턴들(33p)의 상부면들 그리고 상기 제 5 마스크막(29)의 상부면을 노출시키는 동시에 제 6 마스크 패턴들(31p)과 제 7 마스크 패턴들(33p)의 측벽들을 덮는 제 8 마스크 패턴들(35)을 형성할 수 있다. 이때 상기 제 8 마스크 패턴들(35)은 각각 제 2 폭(WT2)를 가지도록 형성될 수 있다. 제 1 폭(WT1)은 예를 들면 제 2 폭(WT2)의 3배일 수 있다. 제 8 마스크 패턴들(35)은 제 2 방향(D2)으로 연장되는 라인 형태들을 가질 수 있다.
제 1 메모리 셀(MC1)과 제 2 메모리 셀(MC2) 사이 그리고 제 2 로직 P형 영역(RP2)과 제 2 로직 N형 영역(RN2) 사이에서 제 7 마스크 패턴들(33p)은 제 1 예비 간격(DS1a)으로 이격될 수 있다. 상기 제 1 예비 간격(DS1a)은 예를 들면 상기 제 2 폭(WT2)의 4배일 수 있다. 제 1 로직 P형 영역(RP1)과 제 1 로직 N형 영역(RN1) 사이에서 제 7 마스크 패턴들(33p)은 제 2 예비 간격(DS2a)으로 이격될 수 있다. 제 2 예비 간격(DS2a)은 예를 들면 상기 제 2 폭(WT2)의 6 배일 수 있다. 제 1 메모리 셀(MC1)과 제 2 메모리 셀(MC2)에서 각각 제 7 마스크 패턴들(33p)은 제 3 예비 간격(DS3a)으로 이격될 수 있다. 제 3 예비 간격(DS3a)은 제 2 예비 간격(DS2a)과 같거나 보다 넓을 수 있다.
도 7b 및 도 7c를 참조하면, 제 7 마스크 패턴들(33p)과 제 6 마스크 패턴들(31p)을 차례로 제거하여 제 6 마스크 패턴들(31p) 아래의 제 5 마스크막(29)의 상부면을 노출시킬 수 있다. 제 8 마스크 패턴들(35)을 식각 마스크로 이용하여 제 5 마스크막(29)과 제 4 마스크막(27)을 차례로 식각하여 제 3 마스크막(25)의 상부면을 노출시키는 동시에 제 4 마스크 패턴들(27p) 및 제 5 마스크 패턴들(29p)을 형성할 수 있다. 상기 제 2 로직 P형 영역(RP2)과 제 2 로직 N형 영역(RN2) 사이 그리고 상기 제 1 메모리 셀(MC1)과 제 2 메모리 셀(MC2) 사이에서 제 5 마스크 패턴들(29p)은 제 4 예비 간격(DS4a)으로 이격될 수 있다. 상기 제 4 예비 간격(DS4a)은 예를 들면 상기 제 2 폭(WT2)의 2배일 수 있다.
도 7c 및 도 7d를 참조하면, 제 3 마스크막(25)의 전면 상에 제 9 마스크막을 콘포말하게 적층하고 이방성 식각 공정을 진행하여 상기 제 3 마스크막(25)의 상부면을 노출시키는 동시에 제 4 마스크 패턴들(27p) 및 제 5 마스크 패턴들(29p)의 측벽을 덮는 제 9 마스크 패턴들(37)을 형성할 수 있다. 제 9 마스크 패턴들(37)은 각각 상기 제 2 폭(WT2)을 가지도록 형성될 수 있다.
도 7e는 도 8a를 A-A'선으로 자른 단면에 해당할 수 있다.
도 7d 및 도 7e 그리고 도 8a을 참조하면, 상기 제 2 로직 P형 영역(RP2)과 제 2 로직 N형 영역(RN2) 사이 그리고 상기 제 1 메모리 셀(MC1)과 제 2 메모리 셀(MC2) 사이에서 인접하는 2개의 제 9 마스크 패턴들(37)이 서로 접하게 될 수 있다. 제 9 마스크 패턴들(37)은 제 2 방향(D2)으로 연장되는 라인 형태들을 가질 수 있다. 제 5 마스크 패턴들(29p)과 제 4 마스크 패턴들(27p)을 순차적으로 제거하여 제 4 마스크 패턴들(27p) 아래의 제 3 마스크막(25)의 상부면을 노출시킬 수 있다.
도 7f는 도 8b를 A-A'선으로 자른 단면에 해당할 수 있다.
도 7e, 도 7f, 도 8a 및 도 8b를 참조하면, 제 9 마스크 패턴들(37)을 식각 마스크로 이용하여 상기 제 3 마스크막(25)을 식각하여 제 3 마스크 패턴들(25a, 25b)을 형성할 수 있다. 이때 제 3 마스크 패턴들(25a, 25b)은 제 3 기준 마스크 패턴들(normal mask pattern, 25a)과 제 3 통합 마스크 패턴들(merged mask pattern, 25b)을 포함할 수 있다. 제 3 기준 마스크 패턴들(25a)은 각각 상기 제 2 폭(WT2)을 가지도록 형성될 수 있다. 제 3 통합 마스크 패턴들(25b)은 상기 제 2 로직 P형 영역(RP2)과 제 2 로직 N형 영역(RN2) 사이 그리고 상기 제 1 메모리 셀(MC1)과 제 2 메모리 셀(MC2) 사이에서 서로 접하는 2개의 제 9 마스크 패턴들(37)에 의해 형성될 수 있다. 이로써 제 3 통합 마스크 패턴들(25b)은 제 3 폭(WT3)을 가질 수 있다. 제 3 폭(WT3)은 상기 제 2 폭(WT2)의 약 2배일 수 있다.
그리고, 도 1의 바 형태들의 제 2,3,6,7 메모리 핀들(M2,3,6,7)을 형성하기 위하여, 도 8a 및 도 8b를 참조하여, 메모리 영역(MR)에서 제 2,3,6,7 메모리 핀들(M2,3,6,7)이 각각 제 2 방향(D2)으로 이격된 지점들에 대응되는 제 3 기준 마스크 패턴들(25a)의 일부를 제거할 수 있다. 그리고 제 3 마스크 패턴들(25a, 25b)을 식각 마스크로 이용하여 제 2 마스크막(23)을 식각하여 제 2 마스크 패턴들(23a, 23b)을 형성하고 제 1 마스크막(21)의 상부면을 노출시킬 수 있다. 제 2 마스크 패턴들(23a, 23b)은 상기 제 2 폭(WT2)의 제 2 기준 마스크 패턴들(23a)과 제 3 폭(WT3)의 제 2 통합 마스크 패턴들(23b)을 포함할 수 있다.
제 3 마스크 패턴들(25a, 25b)의 폭의 차이에 따른 로딩 효과에 의해 제 3 기준 마스크 패턴들(25a)은 제 1 두께(TH1)를 가지며, 제 3 통합 마스크 패턴들(25b)은 상기 제 1 두께(TH1) 보다 두꺼운 제 2 두께(TH2)를 가지도록 형성될 수 있다. 폴리실리콘으로 이루어지는 제 3 통합 마스크 패턴들(25b)은 이와 같이 상대적으로 두꺼워 잘 제거하기가 어렵게 되어, 후속의 핀들(F)의 최종 프로파일에 악영향을 주어 반도체 소자의 신뢰성에 문제를 일으킬 수 있다.
도 7f 및 도 7g를 참조하면, 상기 제 1 로직 영역(LR1)과 상기 제 2 로직 영역(LR2)을 덮되 메모리 영역(MR)을 노출시키는 제 10 마스크 패턴(41)을 형성할 수 있다. 제 3 마스크 패턴들(25a, 25b)을 식각 마스크로 이용하여 상기 메모리 영역(MR)에서 상기 제 1 마스크막(21)을 식각하여 상기 기판(1)의 상부면을 노출시키는 동시에 제 1 마스크 패턴들(21a, 21b)을 형성할 수 있다. 제 1 마스크 패턴들(21a, 21b)은 상기 제 2 폭(WT2)의 제 1 기준 마스크 패턴들(21a)과 제 3 폭(WT3)의 제 1 통합 마스크 패턴들(21b)을 포함할 수 있다.
도 7h 및 도 7i는 각각 도 8c를 A-A'선으로 자른 단면에 해당할 수 있다.
도 8c 및 도 7h를 참조하면, 상기 제 10 마스크 패턴(41)을 제거할 수 있다. 그리고 상기 제 1 로직 영역(LR1)과 상기 제 2 로직 영역(LR2)을 덮되 메모리 영역(MR)을 부분적으로 노출시키는 제 1 개구부들(OP1)과 제 2 개구부(OP2)을 가지는 제 11 마스크 패턴(43)을 형성할 수 있다. 상기 제 1 개구부들(OP1)은 제 1 메모리 셀(MC1)에서 제 1 방향(D1)으로 1,3,6번째의 제 3 기준 마스크 패턴들(25a), 그리고 제 2 메모리 셀(MC2)에서 2,5,7번째의 제 3 기준 마스크 패턴들(25a)을 노출시킬 수 있다. 상기 제 2 개구부(OP2)은 제 1 메모리 셀(MC1)과 제 2 메모리셀(MC2) 사이의 제 3 통합 마스크 패턴(25b)을 노출시킬 수 있다. 상기 제 1 개구부들(OP1)은 각각 제 4 폭(WT4)을 가질 수 있다. 상기 제 2 개구부(OP2)는 상기 제 4 폭(WT4)보다 넓은 제 5 폭(WT5)을 가질 수 있다.
도 8c, 도 7h, 도 7i를 참조하면, 에천트(ET)를 공급하여 (도 8c에서 넓은 점선으로 표시된) 상기 제 1 개구부들(OP1)에 노출된 제 3 기준 마스크 패턴들(25a)과 상기 제 2 개구부(OP2)에 노출된 제 3 통합 마스크 패턴(25b)을 제거한다. 이때 상기 에천트(ET)는 바람직하게는 브롬화수소(HBr)를 포함할 수 있다. HBr는 C4H8, CH3F, CHF3 같은 탄화불소 화합물들에 비하여, LPTEOS와 같은 실리콘산화막에 대하여 폴리실리콘의 식각 선택성이 우수하다. 이로써 폴리실리콘으로 이루어지며 두께 차이를 가지는 제 3 마스크 패턴들(25a, 25b)을 다 식각하는 동안 하부의 제 2 마스크 패턴들(23a, 23b)은 식각 손상이 거의 없을 수 있다 제 3 마스크 패턴들(25a, 25b)을 이와 같이 제거한 후에, 상기 제 1 및 제 2 개구부들(OP1, OP2)에 노출된 제 2 마스크 패턴들(23a, 23b) 그리고 제 1 마스크 패턴들(21a, 21b)을 식각하여 기판(1)의 상부면을 노출시킬 수 있다. 이때 과식각 공정이 이루어져 상기 제 1 및 제 2 개구부들(OP1, OP2)에 노출된 기판(1)의 상부면에 제 1 및 제 2 리세스 영역들(RCa, RCb)이 각각 형성될 수 있다. 상기 제 1 개구부들(OP1)은 상대적으로 작은 폭(WT4)을 가지기에 에천트가 잘 안들어가져 기판(1)의 상부면이 덜 식각될 수 있다. 반면에 제 2 개구부(OP2)은 상대적으로 넓은 폭(WT5)을 가지기에 에천트가 잘 들어가져 기판(1)의 상부면이 더 잘 식각될 수 있다. 이로써 제 1 리세스 영역(RCa)은 제 1 리세스 깊이(DTa)을 가질 수 있다. 상기 제 2 리세스 영역(RCb)은 상기 제 1 리세스 깊이(DTa)보다 깊은 제 2 리세스 깊이(DTb)을 가질 수 있다.
도 7i 및 도 7j를 참조하면, 제 11 마스크 패턴(43)을 제거한다. 그리고 상기 제 1 로직 영역(LR1) 및 제 2 로직 영역(LR2)을 덮되 상기 메모리 영역(MR)을 노출시키는 제 12 마스크 패턴(45)을 형성한다. 상기 메모리 영역(MR)에서 상기 제 3 기준 마스크 패턴들(25a)을 식각 마스크로 이용하여 기판(1)을 식각하여 제 1 내지 제 8 메모리 핀들(F(M1)~F(M8))을 형성하고 이들 사이에 제 3 내지 제 5 트렌치들(TR3~TR5)을 형성할 수 있다. 이때 상기 메모리 영역(MR) 상기 식각 공정에서 상기 제 3 기준 마스크 패턴들(25a)과 제 2 기준 마스크 패턴들(23a)이 제거되고 제 1 기준 마스크 패턴들(21a)이 남을 수 있다. 제 2 및 제 3 메모리 핀들(F(M2), F(M3) 사이의 제 3 트렌치(TR3)은 제 3 트렌치 깊이(DT3a)를 가지도록 형성될 수 있다. 제 1 및 제 2 메모리 핀들(F(M1), F(M2) 사이의 제 4 트렌치(TR4)은 제 4 트렌치 깊이(DT4a)를 가지도록 형성될 수 있다. 제 4 트렌치 깊이(DT4a)는 상기 제 1 리세스 깊이(DTa)에 의해 제 3 트렌치 깊이(DT3a) 보다 깊을 수 있다. 제 4 및 제 5 메모리 핀들(F(M4), F(M5) 사이의 제 5 트렌치(TR5)은 제 5 트렌치 깊이(DT5a)를 가지도록 형성될 수 있다. 제 5 트렌치 깊이(DT5a)는 상기 제 2 리세스 깊이(DTb)에 의해 제 4 트렌치 깊이(DT4a) 보다 깊을 수 있다. 제 5 트렌치(TR5)의 하부 내측벽은 상기 제 2 리세스 영역(RCb)의 프로파일이 전사되어 굴곡질 수 있다.
도 7j 및 도 7k를 참조하면, 제 12 마스크 패턴(45)을 제거한다. 그리고 상기 메모리 영역(MR)을 덮되 상기 제 1 로직 영역(LR1) 및 제 2 로직 영역(LR2)을 노출시키는 제 13 마스크 패턴(47)을 형성한다. 이때 제 2 로직 P형 영역(RP2)과 제 2 로직 N형 영역(RN2) 사이에서 상대적으로 넓은 폭(WT3)과 두꺼운 두께(TH2)을 가지는 제 3 통합 마스크 패턴(25b)이 노출될 수 있다. 앞서 언급한 바와 같이, 제 3 통합 마스크 패턴(25b)은 상대적으로 두껍기에 제거되기 어려울 뿐만 아니라 후속 식각 공정에서 최종석으로 형성되는 핀들(F)의 프로파일에 (thinning과 같은) 문제를 야기할 수 있다.
도 7k 및 도 7l을 참조하면, HBr을 공급하여 상기 제 3 마스크 패턴들(25a, 25b)을 제거하여 제 2 마스크 패턴들(23a, 23b)을 노출시킬 수 있다. 이때 HBr은 실리콘 산화막에 대한 폴리실리콘의 식각 선택성이 우수하기에 두께가 서로 다른 상기 제 3 마스크 패턴들(25a, 25b)을 제거하는 동안 제 2 마스크 패턴들(23a, 23b)이 거의 식각되지 않을 수 있다.
도 7m을 참조하면, 상기 제 1 마스크막(21)의 전면 상에 제 14 마스크막(51)을 콘포말하게 형성할 수 있다. 상기 제 14 마스크막(51)은 바람직하게는 ALD 방법에 의해 형성된 실리콘 산화막일 수 있다. 상기 제 14 마스크막(51)은 로직 영역들(LR1, LR2)에서 제 2 마스크 패턴들(23a, 23b)의 폭을 보강하기 위해 형성될 수 있다.
도 7m 및 도 7h를 참조하면, 이방성 식각 공정을 진행하여 로직 영역들(LR1, LR2)에서 상기 제 1 마스크막(21) 및 기판(1)의 일부를 식각하여 제 1 마스크 패턴들(21a, 21b)과 핀들(F)을 형성할 수 있다. 제 1 로직 영역(LR1)에서 핀들(F) 사이에 제 1 트렌치들(TR1)이 형성될 수 있다. 제 2 로직 영역(LR2)에서 핀들(F) 사이에 제 2 트렌치들(TR2)이 형성될 수 있다. 상기 제 1 트렌치들(TR1)과 제 2 트렌치들(TR2)은 각각 서로 동일한 제 1 트렌치 깊이(DT1a)를 가지도록 형성될 수 있다. 제 1 트렌치 깊이(DT1a)은 도 7j의 제 3 트렌치 깊이(DT3a) 보다 얕을 수 있다.
도 7o 및 도 7p는 각각 도 8d를 A-A'선으로 자른 단면에 해당할 수 있다.
도 7h, 도 7o 및 도 8d를 참조하면, 로직 영역들(LR1, LR2)에서 제 2 마스크 패턴들(23a, 23b)을 제거한다. 메모리 영역(MR)에서 제 13 마스크 패턴(47)을 제거한다. 그리고 상기 기판(1)의 전면 상에 제 1 매립 절연막을 적층하여 상기 제 1 내지 제 5 트렌치들(TR1~TR5)을 채우고 CMP 공정을 진행하여 제 1 내지 제 5 트렌치들(TR1~TR5) 안에 얕은 소자분리막들(3)을 형성할 수 있다. 이때 제 1 마스크 패턴들(21a, 21b)은 CMP 정지막으로써 기능할 수 있다. 상기 제 1 마스크 패턴들(21a, 21b) 상에 제 3 및 제 4 개구부들(OP3, OP4)을 가지는 제 15 마스크 패턴(55)을 형성할 수 있다. 제 3 개구부(OP3)은 제 1 로직 P형 영역(RP1)과 제 1 로직 N형 영역(RN1) 사이에 위치하는 제 1 기준 마스크 패턴들(21a)을 노출시킬 수 있다. 제 4 개구부(OP4)은 제 2 로직 P형 영역(RP2)과 제 2 로직 N형 영역(RN2) 사이에 위치하는 제 1 통합 마스크 패턴들(21b)을 노출시킬 수 있다.
도 7o, 도 7p 및 도 8d를 참조하면, 제 15 마스크 패턴(55)을 식각 마스크로 이용하여 이방성 식각 공정을 진행하여, (도 8d에서 넓은 점선으로 표시된) 제 3 및 제 4 개구부들(OP3, OP4)에 노출된 제 1 마스크 패턴들(21a, 21b), 얕은 소자분리막들(3)의 일부 그리고 이들 아래의 기판(1)의 일부를 제거하여 깊은 트렌치들(DTR)을 형성할 수 있다. 상기 깊은 트렌치들(DTR)은 제 2 트렌치 깊이(DT2a)를 가지도록 형성될 수 있다. 상기 제 2 트렌치 깊이(DT2a)는 도 7j의 상기 제 5 트렌치 깊이(DT5a) 보다 깊을 수 있다.
도 7p 및 도 7q를 참조하면, 제 15 마스크 패턴(55)을 제거한다. 그리고 상기 기판(1)의 전면 상에 제 2 매립 절연막을 적층하여 상기 깊은 트렌치들(DTR)을 채우고 CMP 공정을 진행하여 깊은 소자분리막(5)을 형성한다. 이때 상기 제 1 기준 마스크 패턴들(21a)은 CMP 정지막으로써 기능할 수 있다.
도 7r은 도 8e를 A-A'선으로 자른 단면에 해당할 수 있다.
도 7q, 도 7r 및 도 8e를 참조하면, 상기 얕은 소자분리막들(3)과 상기 깊은 소자분리막(5)에 대하여 에치백 공정을 진행하여 상기 얕은 소자분리막들(3)과 상기 깊은 소자분리막(5)의 일부를 제거하여 상기 핀들(F)의 상부 측들을 노출시킬 수 있다. 상기 핀들(F)의 간격들 및 상기 얕은 소자분리막들(3)과 상기 깊은 소자분리막(5)의 깊이들의 관계들은 도 2를 참조하여 설명한 바와 같다. 후속으로 도 1 내지 도 6c를 참조하여, 통상의 과정들을 통해 게이트 절연막들(GO), 게이트 전극들(G), 게이트 스페이서(GS), 소오스/드레인 패턴들(SD) 등을 형성할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법에서는 통합 마스크 패턴을 형성하여, 영역들 간의 간격(예를 들면, 메모리 셀들(MC1, MC2) 간의 간격 그리고 제 2 로직 P형 영역(RP2) 및 제 2 로직 N형 영역(RN2) 간의 간격)을 줄일 수 있다. 이로써 고집적화된 반도체 소자를 구현할 수 있다. 또한 HBr을 사용하여 공정 불량을 줄이고 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 9는 본 발명의 실시예들에 따라 도 1을 A-A'선으로 자른 단면도이다. 도 10은 본 발명의 실시예들에 따라 도 1을 C-C'선으로 자른 단면도이다.
도 9 및 도 10을 참조하면, 기판(1) 상에 MBCFET(Multi-Bridge Channel Field Effect Transistor) 소자들이 배치될 수 있다. 본 예에서 핀들(F) 상에 복수개의 반도체 패턴들(SEP)이 적층될 수 있다. 핀들(F)과 반도체 패턴들(SEP)은 서로 이격될 수 있다. 게이트 절연막(GO)은 상기 반도체 패턴들(SEP)을 둘러쌀 수 있다. 게이트 전극(G)의 일부는 상기 핀들(F)과 반도체 패턴들(SEP) 사이 그리고 상기 반도체 패턴들(SEP) 사이에 개재될 수 있다. 그 외의 구조는 도 1a 내지 도 6c를 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다. 본 명세서에서 '콘포말하게 막을 형성한다'는 것은 위치에 상관 없이 막의 두께를 일정하게 형성하는 것을 의미한다.

Claims (10)

  1. 제 1 방향으로 나란히 배치되는 제 1 메모리 셀과 제 2 메모리 셀을 포함하는 기판;
    상기 제 1 메모리 셀에서 상기 제 1 방향으로 차례로 배치되며 상기 기판으로부터 돌출된 제 1 내지 제 4 메모리 핀들;
    상기 제 2 메모리 셀에서 상기 제 1 방향으로 차례로 배치되며 상기 기판으로부터 돌출된 제 5 내지 제 8 메모리 핀들; 및
    상기 제 4 메모리 핀과 상기 제 5 메모리 핀 사이에 위치하는 제 1 얕은 소자분리막을 포함하되,
    상기 제 1 얕은 소자분리막의 측벽은 변곡점을 가지는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 메모리 핀과 상기 제 2 메모리 핀 간의 제 1 간격은 상기 제 2 메모리 핀과 상기 제 3 메모리 핀 간의 제 2 간격보다 크고, 상기 제 4 메모리 핀과 상기 제 5 메모리 핀 간의 제 3 간격보다 작은 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제 1 메모리 핀과 상기 제 2 메모리 핀 사이에 위치하는 제 2 얕은 소자분리막과, 상기 제 2 메모리 핀과 상기 제 3 메모리 핀 사이에 위치하는 제 3 얕은 소자분리막을 더 포함하되,
    상기 제 2 얕은 소자분리막의 깊이는 상기 제 1 얕은 소자분리막의 깊이보다 얕고 상기 제 3 얕은 소자분리막의 깊이보다 깊은 반도체 소자.
  4. 제 1 항에 있어서,
    상기 기판은 제 1 로직 P형 영역을 더 포함하며,
    상기 소자는 상기 제 1 로직 P형 영역에서 상기 기판으로부터 돌출되는 제 1 로직 핀들을 더 포함하되
    상기 제 1 로직 핀들 간의 제 1 간격은 상기 제 2 및 제 3 메모리 핀들 간의 제 2 간격 보다 작은 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제 1 로직 핀들 사이에 각각 배치되는 제 2 얕은 소자분리막들을 더 포함하되,
    상기 제 2 얕은 소자분리막의 제 2 깊이는 상기 제 1 얕은 소자분리막의 제 1 깊이보다 얕은 반도체 소자.
  6. 제 4 항에 있어서,
    상기 기판은 상기 제 1 로직 P형 영역에 인접한 제 1 로직 N형 영역을 더 포함하며,
    상기 소자는 상기 제 1 로직 P형 영역에서 상기 기판으로부터 돌출되며 상기 제 1 간격을 가지는 제 2 로직 핀들을 더 포함하며,
    상기 제 1 로직 핀들은 N형의 불순물로 도핑되고,
    상기 제 2 로직 핀들은 P형의 불순물로 도핑되는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제 1 로직 핀들 중에 상기 제 1 로직 N형 영역에 최인접한 제 1 로직 핀과, 상기 제 2 로직 핀들 중에 상기 제 1 로직 P형 영역에 최인접한 제 2 로직 핀 사이의 제 3 간격은, 상기 제 4 메모리 핀과 상기 제 5 메모리 핀 사이의 제 4 간격보다 큰 반도체 소자.
  8. 제 1 방향으로 나란히 배치되는 제 1 메모리 셀과 제 2 메모리 셀을 포함하는 기판;
    상기 제 1 메모리 셀에서 상기 제 1 방향으로 차례로 배치되며 상기 기판으로부터 돌출된 제 1 내지 제 4 메모리 핀들;
    상기 제 2 메모리 셀에서 상기 제 1 방향으로 차례로 배치되며 상기 기판으로부터 돌출된 제 5 내지 제 8 메모리 핀들을 포함하되,
    상기 제 1 메모리 핀과 상기 제 2 메모리 핀 간의 제 1 간격은 상기 제 2 메모리 핀과 상기 제 3 메모리 핀 간의 제 2 간격보다 크고, 상기 제 4 메모리 핀과 상기 제 5 메모리 핀 간의 제 3 간격보다 작은 반도체 소자.
  9. 제 1 방향으로 나란히 배치되는 제 1 메모리 셀과 제 2 메모리 셀을 포함하는 기판;
    상기 제 1 메모리 셀에서 상기 제 1 방향으로 차례로 배치되며 상기 기판으로부터 돌출된 제 1 내지 제 4 메모리 핀들;
    상기 제 2 메모리 셀에서 상기 제 1 방향으로 차례로 배치되며 상기 기판으로부터 돌출된 제 5 내지 제 8 메모리 핀들;
    상기 제 1 내지 제 3 메모리 핀들을 가로지르는 제 1 게이트 전극;
    상기 제 4 및 제 5 메모리 핀들을 가로지르는 제 2 게이트 전극; 및
    상기 제 6 내지 제 8 메모리 핀들을 가로지르는 제 3 게이트 전극을 포함하되,
    상기 제 1 메모리 핀과 상기 제 2 메모리 핀 간의 제 1 간격은 상기 제 2 메모리 핀과 상기 제 3 메모리 핀 간의 제 2 간격보다 크고, 상기 제 4 메모리 핀과 상기 제 5 메모리 핀 간의 제 3 간격보다 작은 반도체 소자.
  10. 제 1 영역과 제 2 영역을 포함하는 기판 상에 제 1 마스크막과 제 2 마스크막을 차례로 적층하는 단계;
    상기 제 2 마스크막 상에 제 3 마스크 패턴들을 형성하는 단계, 상기 제 3 마스크 패턴들은 상기 제 1 영역과 상기 제 2 영역 상에 각각 복수개로 위치하며 각각 제 1 폭과 제 1 두께를 가지는 제 3 기준 마스크 패턴들, 및 상기 제 1 영역과 상기 제 2 영역 사이의 상기 기판 상에 위치하며 상기 제 1 폭보다 큰 제 2 폭과 상기 제 1 두께보다 큰 제 2 두께를 가지는 제 3 통합 마스크 패턴을 포함하고;
    상기 제 3 기준 마스크 패턴들 및 상기 제 3 통합 마스크 패턴을 식각 마스크로 이용하여 상기 제 2 마스크 층을 식각하는 단계; 및
    상기 제 3 기준 마스크 패턴들 및 상기 제 3 통합 마스크 패턴을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.


KR1020200173132A 2020-12-11 2020-12-11 반도체 소자 및 이의 제조 방법 KR20220083890A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200173132A KR20220083890A (ko) 2020-12-11 2020-12-11 반도체 소자 및 이의 제조 방법
US17/392,377 US20220189970A1 (en) 2020-12-11 2021-08-03 Semiconductor device and method of fabricating the same
CN202111374019.9A CN114628393A (zh) 2020-12-11 2021-11-19 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200173132A KR20220083890A (ko) 2020-12-11 2020-12-11 반도체 소자 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20220083890A true KR20220083890A (ko) 2022-06-21

Family

ID=81897249

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200173132A KR20220083890A (ko) 2020-12-11 2020-12-11 반도체 소자 및 이의 제조 방법

Country Status (3)

Country Link
US (1) US20220189970A1 (ko)
KR (1) KR20220083890A (ko)
CN (1) CN114628393A (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8603893B1 (en) * 2012-05-17 2013-12-10 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits on bulk semiconductor substrates
KR102222818B1 (ko) * 2014-10-06 2021-03-04 삼성전자주식회사 반도체 장치의 제조 방법
US10593801B2 (en) * 2015-04-10 2020-03-17 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
KR102607555B1 (ko) * 2018-12-24 2023-12-01 삼성전자주식회사 반도체 소자

Also Published As

Publication number Publication date
CN114628393A (zh) 2022-06-14
US20220189970A1 (en) 2022-06-16

Similar Documents

Publication Publication Date Title
JP6702847B2 (ja) 半導体素子
TWI772378B (zh) 積體電路元件及其製造方法
US20200411515A1 (en) Integrated circuit semiconductor device
KR102574450B1 (ko) 소자 특성을 향상시킬 수 있는 반도체 소자
US10679997B2 (en) Semiconductor device comprising work function metal pattern in boundary region and method for fabricating the same
US10910363B2 (en) Semiconductor device
US11362182B2 (en) Semiconductor device including superlattice pattern
US20180151576A1 (en) Semiconductor devices
US20240138143A1 (en) Semiconductor memory devices
TW202232731A (zh) 半導體記憶體元件
CN114256231A (zh) 半导体装置以及其制作方法
TWI830993B (zh) 半導體元件
US20170162449A1 (en) Method of forming semiconductor structure
KR20220083890A (ko) 반도체 소자 및 이의 제조 방법
TWI738489B (zh) 記憶裝置
US11616144B2 (en) Semiconductor device
EP4123704A2 (en) Semiconductor device
US20230276619A1 (en) Semiconductor devices having cell array and peripheral regions therein
US20230200053A1 (en) Semiconductor memory devices
US20230309314A1 (en) 3d ferroelectric memory devices
US20240164108A1 (en) Three-dimensional ferroelectric memory devices
US20240074149A1 (en) Integrated circuit device
US20230113028A1 (en) Semiconductor devices
KR20200028283A (ko) 반도체 소자
KR102676879B1 (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination