CN114628393A - 半导体器件 - Google Patents

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梁光容
吴怜默
李馥英
河承模
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Abstract

一种半导体器件包括：衬底，具有第一存储单元和第二存储单元，第一存储单元和第二存储单元在第一方向上彼此相邻；第一至第四存储鳍，在第一存储单元中在第一方向上彼此相邻，第一至第四存储鳍从衬底突出；第五至第八存储鳍，在第二存储单元中在第一方向上彼此相邻，第五至第八存储鳍从衬底突出；以及第一浅器件隔离层，在第四存储鳍和第五存储鳍之间，第一浅器件隔离层的侧壁具有拐点。

Description

半导体器件
技术领域
本公开涉及半导体器件，更具体地，涉及包括鳍式场效应晶体管的半导体器件。
背景技术
由于其小尺寸特性、多功能特性和/或低成本特性，半导体器件被视为电子工业中的重要元件。半导体器件可以归类为用于存储数据的半导体存储器件、用于处理数据的半导体逻辑器件以及包括存储元件和逻辑元件两者的混合半导体器件。随着电子工业的发展，对具有改善特性的半导体器件的需求日益增长。例如，对具有高可靠性、高性能和/或多功能的半导体器件的需求日益增长。为了满足这种需求，半导体器件的复杂性和/或集成密度在增加。
发明内容
根据实施方式，一种半导体器件可以包括：衬底，具有在第一方向上并排设置的第一存储单元和第二存储单元；第一至第四存储鳍，在第一存储单元中在第一方向上依次布置并从衬底突出；第五至第八存储鳍，在第二存储单元中在第一方向上依次布置并从衬底突出；以及第一浅器件隔离层，位于第四存储鳍和第五存储器之间。第一浅器件隔离层的侧壁可以具有拐点。
根据实施方式，一种半导体器件可以包括：衬底，具有在第一方向上并排设置的第一存储单元和第二存储单元；第一至第四存储鳍，在第一存储单元中在第一方向上依次布置并从衬底突出；以及第五至第八存储鳍，在第二存储单元中在第一方向上依次布置并从衬底突出。第一存储鳍和第二存储鳍之间的第一距离可以大于第二存储鳍和第三存储鳍之间的第二距离，并且可以小于第四存储鳍和第五存储鳍之间的第三距离。
根据实施方式，一种半导体器件可以包括：衬底，具有在第一方向上并排设置的第一存储单元和第二存储单元；第一至第四存储鳍，在第一存储单元中在第一方向上依次布置并从衬底突出；第五至第八存储鳍，在第二存储单元中在第一方向上依次布置并从衬底突出；第一栅电极，与第一至第三存储鳍交叉；第二栅电极，与第四和第五存储鳍交叉；以及第三栅电极，与第六至第八存储鳍交叉。第一存储鳍和第二存储鳍之间的第一距离可以大于第二存储鳍和第三存储鳍之间的第二距离，并且可以小于第四存储鳍和第五存储鳍之间的第三距离。
根据实施方式，一种制造半导体器件的方法可以包括：在包括第一区域和第二区域的衬底上依次堆叠第一掩模层和第二掩模层；在第二掩模层上形成第三掩模图案，第三掩模图案包括第三正常掩模图案和第三合并掩模图案，多个第三正常掩模图案位于第一区域和第二区域的每个上，并且每个第三正常掩模图案具有第一宽度和第一厚度，第三合并掩模图案在第一区域和第二区域之间位于衬底上并具有分别大于第一宽度和第一厚度的第二宽度和第二厚度；使用第三正常掩模图案和第三合并掩模图案作为蚀刻掩模来蚀刻第二掩模层；以及去除第三正常掩模图案和第三合并掩模图案。
附图说明
通过参照附图详细描述示例性实施方式，特征对本领域技术人员将变得明显，附图中：
图1是根据实施方式的半导体器件的平面图。
图2是沿着图1的线A-A'截取的截面图。
图3是沿着图1的线B-B'截取的截面图。
图4是根据实施方式的SRAM单元的等效电路图。
图5是图1中的第二存储单元的一部分的放大平面图。
图6A至图6D分别是沿着图5的线I-I'、J-J'、K-K'和L-L'的截面图。
图7A至图7R是制造具有图2的截面结构的半导体器件的工艺中的阶段的截面图。
图8A至图8E是制造具有图1的平面结构的半导体器件的工艺中的阶段的平面图。
图9是沿着图1的线A-A'的截面图。
图10是沿着图1的线C-C'的截面图。
具体实施方式
图1是根据实施方式的半导体器件的平面图。图2是沿着图1的线A-A'的截面图。
参照图1和图2，可以提供衬底1。在一实施方式中，鳍形场效应晶体管(Fin-FET)可以设置在衬底1上。衬底1可以是例如单晶硅晶片或绝缘体上硅(SOI)晶片。多个鳍F可以从衬底1突出。鳍F可以是在第二方向D2上伸长的条形或线形图案。器件隔离层3a-3e和5可以提供在鳍F之间。器件隔离层3a-3e和5可以具有比鳍F的顶表面低的顶表面，因此，鳍F的上部侧表面可以被暴露。器件隔离层3a-3e和5可以由例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成或者包括例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种，并且可以具有单层或多层结构。栅电极G可以提供在鳍F上以在第一方向D1上与鳍F交叉。栅电极G可以包括功函数图案和金属线图案。
功函数图案可以是n型功函数图案或p型功函数图案。n型功函数图案可以由例如以下至少一种形成或包括例如以下至少一种：镧(La)、镧氧化物(LaO)、钽(Ta)、钽氮化物(TaN)、铌(Nb)和钛氮化物(TiN)。p型功函数图案可以由例如以下至少一种形成或包括例如以下至少一种：铝(Al)、铝氧化物(AlOx)、钛氮化物(TiN)、钨氮化物(WN)和钌氧化物(RuO2)。金属线图案可以由例如钨、铜和铝中的至少一种形成或者包括例如钨、铜和铝中的至少一种。
栅极绝缘层GO可以插置在鳍F和栅电极G之间。栅极绝缘层GO可以包括例如硅氧化物层。在一实施方式中，栅极绝缘层GO还可以包括其介电常数高于硅氧化物层的介电常数的高k电介质层。高k电介质层可以由例如以下至少一种形成：铪氧化物(HfO2)、铪硅酸盐(HfSiO)、铪氮氧化物(HfON)、铪硅氮氧化物(HfSiON)、铪铝氧化物(HfAlO3)、镧氧化物(LaO)、镧铝氧化物(LaAlO)、锆氧化物(ZrO)、锆硅酸盐(ZrSiO)、锆氮氧化物(ZrON)、锆硅氮氧化物(ZrSiON)、钛氧化物(TiO2)、钡锶钛氧化物(BaSrTiO)、钡钛氧化物(BaTiO)、锶钛氧化物(SrTiO)、钇氧化物(YO)、铝氧化物(Al2O3)、钽氧化物(Ta2O3)和铅钪钽氧化物(PbScTaO)。栅极覆盖图案GP可以提供在栅电极G上。栅极覆盖图案GP可以由例如硅氮化物形成或包括例如硅氮化物。
衬底1可以包括在第一方向D1上布置的第一逻辑区LR1、第二逻辑区LR2和存储区MR。彼此相邻的第一逻辑p型区RP1和第一逻辑n型区RN1可以设置在第一逻辑区LR1中。彼此相邻的第二逻辑p型区RP2和第二逻辑n型区RN2可以设置在第二逻辑区LR2中。在第一方向D1和第二方向D2上二维布置的多个存储单元MC1至MC4可以设置在存储区MR中。
彼此间隔开第一距离DS1的第一逻辑鳍F(L1)可以设置在第一逻辑p型区RP1中。彼此间隔开第一距离DS1的第二逻辑鳍F(L2)可以设置在第一逻辑n型区RN1中。彼此间隔开第一距离DS1的第三逻辑鳍F(L3)可以设置在第二逻辑p型区RP2中。彼此间隔开第一距离DS1的第四逻辑鳍F(L4)可以设置在第二逻辑n型区RN2中。第一逻辑鳍F(L1)和第三逻辑鳍F(L3)可以掺有n型杂质。第二逻辑鳍F(L2)和第四逻辑鳍F(L4)可以掺有p型杂质。
第一逻辑鳍F(L1)的数量可以等于第二逻辑鳍F(L2)的数量。第三逻辑鳍F(L3)的数量可以等于第四逻辑鳍F(L4)的数量并且可以小于第一逻辑鳍F(L1)的数量。在一实施方式中，第一逻辑鳍F(L1)的数量可以是例如三个，第三逻辑鳍F(L3)的数量可以是例如两个。第一逻辑鳍F(L1)中离第一逻辑n型区RN1最近的一个与第二逻辑鳍F(L2)中离第一逻辑p型区RP1最近的一个之间的第二距离DS2可以大于第三逻辑鳍F(L3)中离第二逻辑n型区RN2最近的一个与第四逻辑鳍F(L4)中离第二逻辑p型区RP2最近的一个之间的第三距离DS3。
第一浅器件隔离层3a可以分别设置在第一逻辑鳍F(L1)之间以及在第二逻辑鳍F(L2)之间。第二浅器件隔离层3b可以分别设置在第三逻辑鳍F(L3)之间以及在第四逻辑鳍F(L4)之间。第一和第二浅器件隔离层3a和3b中的每个可以具有第一深度DT1和第一宽度DS1。深器件隔离层5可以提供在衬底1中、在第一逻辑p型区RP1和第一逻辑n型区RN1之间以及在第二逻辑p型区RP2和第二逻辑n型区RN2之间。深器件隔离层5可以具有大于第一深度DT1的第二深度DT2。
多个第一逻辑栅电极G(L1)可以在第一方向D1上延伸以与第一逻辑鳍F(L1)和第二逻辑鳍F(L2)交叉。第一逻辑栅电极G(L1)可以在第二方向D2上彼此间隔开。第一栅极绝缘层GO(1)可以分别插置在第一逻辑栅电极G(L1)与第一和第二逻辑鳍F(L1)和F(L2)之间。
多个第二逻辑栅电极G(L2)可以在第一方向D1上延伸以与第三逻辑鳍F(L3)和第四逻辑鳍F(L4)交叉。第二逻辑栅电极G(L2)可以在第二方向D2上彼此间隔开。第二栅极绝缘层GO(2)可以分别插置在第二逻辑栅电极G(L2)与第三和第四逻辑鳍F(L3)和F(L4)之间。第一栅极绝缘层GO(1)可以由与第二栅极绝缘层GO(2)不同的材料形成或包括与第二栅极绝缘层GO(2)不同的材料。第一逻辑栅电极G(L1)可以由与第二逻辑栅电极G(L2)不同的材料形成或包括与第二逻辑栅电极G(L2)不同的材料。
图3是沿着图1的线B-B'截取的截面图。
参照图1和图3，第一源极/漏极图案SD1可以设置在第一逻辑鳍F(L1)上并在第一逻辑栅电极G(L1)的两侧。第二源极/漏极图案SD2可以设置在第二逻辑鳍F(L2)上并在第一逻辑栅电极G(L1)的两侧。第三源极/漏极图案SD3可以设置在第三逻辑鳍F(L3)上并在第二逻辑栅电极G(L2)的两侧。第四源极/漏极图案SD4可以设置在第四逻辑鳍F(L4)上并在第二逻辑栅电极G(L2)的两侧。第一至第四源极/漏极图案SD1至SD4中的每个可以具有拥有菱形截面并彼此连接的部分。
第一和第三源极/漏极图案SD1和SD3中的每个可以是掺有例如硼的硅锗外延图案。第二和第四源极/漏极图案SD2和SD4中的每个可以是掺有例如磷或砷的硅外延图案。第一至第四源极/漏极图案SD1至SD4之下的逻辑鳍F(L1)至F(L4)可以具有位于与第一和第二浅器件隔离层3a和3b的最上部相同的水平处的顶表面。与第一至第四源极/漏极图案SD1至SD4相邻的第一和第二浅器件隔离层3a和3b以及深器件隔离层5的顶表面可以凹陷。第一至第四源极/漏极图案SD1至SD4、第一和第二浅器件隔离层3a和3b以及深器件隔离层5可以被层间绝缘层IL覆盖。第一接触插塞CA1可以被提供为穿透层间绝缘层IL并与第一和第二源极/漏极图案SD1和SD2接触。第二接触插塞CA2可以被提供为穿透层间绝缘层IL并与第三和第四源极/漏极图案SD3和SD4接触。
在图1和图2的实施方式中，存储单元MC1至MC4中的每个可以对应于静态随机存取存储器(SRAM)存储单元。存储单元MC1至MC4可以被布置为在第一方向D1和第二方向D2上彼此对称。例如，存储单元MC1至MC4可以包括在第一方向D1上彼此对称的第一存储单元MC1和第二存储单元MC2。存储单元MC1至MC4还可以包括在第二方向D2上与第一存储单元MC1对称的第三存储单元MC3。存储单元MC1至MC4还可以包括在第二方向D2上与第二存储单元MC2对称的第四存储单元MC4。第一存储单元MC1和第三存储单元MC3可以共享有源接触AC中的一些。第二存储单元MC2和第四存储单元MC4可以共享有源接触AC中的另一些。
在存储区MR中，第一至第八存储鳍F(M1)至F(M8)可以在第一方向D1上布置例如间隔开，并且彼此平行。第一至第四存储鳍F(M1)至F(M4)可以设置在第一存储单元MC1和第三存储单元MC3中。第五至第八存储鳍F(M5)至F(M8)可以设置在第二存储单元MC2和第四存储单元MC4中。第一至第四存储鳍F(M1)至F(M4)可以与第五至第八存储鳍F(M5)至F(M8)对称。
第一、第四、第五和第八存储鳍F(M1)、F(M4)、F(M5)和F(M8)可以是在第二方向D2上延伸的线形图案，例如，第一、第四、第五和第八存储鳍F(M1)、F(M4)、F(M5)和F(M8)可以是至少沿着第一和第三存储单元MC1和MC3的整个组合长度连续延伸的线形图案。第一、第四、第五和第八存储鳍F(M1)、F(M4)、F(M5)和F(M8)可以掺有第一导电类型的杂质(例如，p型的硼原子)。第二、第三、第六和第七存储鳍F(M2)、F(M3)、F(M6)和F(M7)可以是在第二方向D2上延伸的条形图案，例如，第二、第三、第六和第七存储鳍F(M2)、F(M3)、F(M6)和F(M7)中的每个可以具有在第二方向D2上彼此间隔开的不连续部分。第二、第三、第六和第七存储鳍F(M2)、F(M3)、F(M6)和F(M7)可以掺有与第一导电类型不同的导电类型的杂质(例如，磷或砷)。
第一至第四存储栅电极G(M1)至G(M4)可以提供在第一至第八存储鳍F(M1)至F(M8)上以在第一方向D1上与第一至第八存储鳍F(M1)至F(M8)交叉。存储栅极绝缘层GO(3)可以插置在第一至第八存储鳍F(M1)至F(M8)与第一至第四存储栅电极G(M1)至G(M4)之间。绝缘隔离图案SP可以插置在第一至第四存储栅电极G(M1)至G(M4)之间。
第二存储鳍F(M2)和第三存储鳍F(M3)之间的第四距离DS4可以等于第六存储鳍F(M6)和第七存储鳍F(M7)之间的距离。第三浅器件隔离层3c可以插置在第二存储鳍F(M2)和第三存储鳍F(M3)之间以及在第六存储鳍F(M6)和第七存储鳍F(M7)之间。第三浅器件隔离层3c可以具有第三深度DT3。
第一存储鳍F(M1)和第二存储鳍F(M2)之间的第五距离DS5可以等于第三存储鳍F(M3)和第四存储鳍F(M4)之间的距离、第五存储鳍F(M5)和第六存储鳍F(M6)之间的距离、以及第七存储鳍F(M7)和第八存储鳍F(M8)之间的距离。第四浅器件隔离层3d可以插置在第一存储鳍F(M1)和第二存储鳍F(M2)之间、在第三存储鳍F(M3)和第四存储鳍F(M4)之间、在第五存储鳍F(M5)和第六存储鳍F(M6)之间、以及在第七存储鳍F(M7)和第八存储鳍F(M8)之间。第四浅器件隔离层3d可以具有第四深度DT4。
第四存储鳍F(M4)和第五存储鳍F(M5)可以彼此间隔开第六距离DS6。第五浅器件隔离层3e可以设置在第四存储鳍F(M4)和第五存储鳍F(M5)之间。第五浅器件隔离层3e可以具有第五深度DT5。
第五浅器件隔离层3e的侧壁可以具有拐点IFP。例如，第五浅器件隔离层3e的下拐角部可以具有拐点IFP，在拐点IFP处，底部的轮廓例如弯曲方向急剧变化，例如向内凹入。
第五距离DS5可以大于第四距离DS4，并且可以小于第六距离DS6。第四距离DS4可以大于第一距离DS1。第六距离DS6可以小于第二距离DS2。第四深度DT4可以大于第三深度DT3，并且可以小于第五深度DT5。第五深度DT5可以小于第二深度DT2。第三深度DT3可以大于第一深度DT1。注意，距离DS1至DS6沿着第一方向D1测量，深度DT1至DT5沿着垂直于第一方向D1和第二方向D2两者的垂直方向测量。
图4是根据实施方式的SRAM单元的等效电路图。
参照图4，SRAM单元可以包括第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TA1和第二存取晶体管TA2。第一和第二上拉晶体管TU1和TU2可以是PMOS晶体管。第一和第二下拉晶体管TD1和TD2以及第一和第二存取晶体管TA1和TA2可以是NMOS晶体管。
第一上拉晶体管TU1的第一源极/漏极和第一下拉晶体管TD1的第一源极/漏极可以连接到第一节点N1。第一上拉晶体管TU1的第二源极/漏极可以连接到电源线VDD，第一下拉晶体管TD1的第二源极/漏极可以连接到接地线VSS。第一上拉晶体管TU1的栅极和第一下拉晶体管TD1的栅极可以彼此电连接。第一上拉晶体管TU1和第一下拉晶体管TD1可以构成第一反相器。第一上拉晶体管TU1和第一下拉晶体管TD1的相连接的栅极可以对应于第一反相器的输入端，第一节点N1可以对应于第一反相器的输出端。
第二上拉晶体管TU2的第一源极/漏极和第二下拉晶体管TD2的第一源极/漏极可以连接到第二节点N2。第二上拉晶体管TU2的第二源极/漏极可以连接到电源线VDD，第二下拉晶体管TD2的第二源极/漏极可以连接到接地线VSS。第二上拉晶体管TU2的栅极和第二下拉晶体管TD2的栅极可以彼此电连接。第二上拉晶体管TU2和第二下拉晶体管TD2可以构成第二反相器。第二上拉晶体管TU2和第二下拉晶体管TD2的相连接的栅极可以对应于第二反相器的输入端，第二节点N2可以对应于第二反相器的输出端。
第一反相器和第二反相器可以被组合以构成锁存结构。例如，第一上拉晶体管TU1和第一下拉晶体管TD1的栅极可以电连接到第二节点N2，第二上拉晶体管TU2和第二下拉晶体管TD2的栅极可以电连接到第一节点N1。第一存取晶体管TA1的第一源极/漏极可以连接到第一节点N1，第一存取晶体管TA1的第二源极/漏极可以连接到第一位线BL1。第二存取晶体管TA2的第一源极/漏极可以连接到第二节点N2，第二存取晶体管TA2的第二源极/漏极可以连接到第二位线BL2。第一存取晶体管TA1和第二存取晶体管TA2的栅极可以电联接到字线WL。结果，可以实现根据实施方式的SRAM单元。
图5是示出图1的第二存储单元MC2的一部分的放大平面图。图6A至图6D分别是沿着图5的线I-I'、J-J'、K-K'和L-L'截取的截面图。
参照图1、图5和图6A至图6D，第五源极/漏极图案SD5可以设置在第一、第四、第五和第八存储鳍F(M1)、F(M4)、F(M5)和F(M8)上。第六源极/漏极图案SD6可以设置在第二、第三、第六和第七存储鳍F(M2)、F(M3)、F(M6)和F(M7)上。第五源极/漏极图案SD5可以是掺有例如磷或砷的硅外延图案。第六源极/漏极图案SD6可以是掺有例如硼的硅锗外延图案。第五和第六源极/漏极图案SD5和SD6可以在第一方向D1上彼此间隔开。在第五和第六源极/漏极图案SD5和SD6之下的存储鳍F(M1)至F(M8)可以具有位于与第三至第五浅器件隔离层3c-3e的最上部相同的水平处的顶表面。与第五和第六源极/漏极图案SD5和SD6相邻的第三至第五浅器件隔离层3c-3e的顶表面可以凹陷。
第一存储栅电极G(M1)可以被提供为与第五存储鳍F(M5)交叉。第三存储栅电极G(M3)可以通过绝缘隔离图案SP在第一方向D1上与第一存储栅电极G(M1)间隔开。第三存储栅电极G(M3)可以被提供为与第六至第八存储鳍F(M6)至F(M8)交叉。第二存储栅电极G(M2)可以被提供为与第五至第七存储鳍F(M5)至F(M7)交叉。第四存储栅电极G(M4)可以通过绝缘隔离图案SP在第一方向D1上与第二存储栅电极G(M2)间隔开。第四存储栅电极G(M4)可以被提供为与第八存储鳍F(M8)交叉。
第一至第八有源接触AC(1)、AC(2)、AC(3)、AC(4)、AC(5)、AC(6)、AC(7)和AC(8)可以提供在第一至第四存储栅电极G(M1)至G(M4)中的每个的两侧。第一至第八有源接触AC(1)至AC(8)可以被提供为穿透层间绝缘层IL的上部，并且可以联接到第五和第六源极/漏极图案SD5和SD6。第一至第八有源接触AC(1)至AC(8)可以由导电的金属氮化物(例如，钛氮化物或钽氮化物)和金属材料(例如，钛、钽、钨、铜或铝)中的至少一种形成或者包括导电的金属氮化物(例如，钛氮化物或钽氮化物)和金属材料(例如，钛、钽、钨、铜或铝)中的至少一种。
在一实施方式中，第一至第四存储栅电极G(M1)至G(M4)以及靠近它们设置的第五和第六源极/漏极图案SD5和SD6可以构成存储晶体管。图5所示的存储晶体管可以包括之前参照图4描述的第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TA1和第二存取晶体管TA2。
在根据实施方式的半导体器件中，与常规结构相比，鳍可以被提供为在其间具有小的距离，这可以进一步增加半导体器件的集成密度。当沿着图1的线C-C'截取时，半导体器件可以具有与图6A所示的垂直截面类似的垂直截面。在本说明书中，存储单元MC1至MC4可以被称为存储单元区。
图7A至图7R是制造具有图2的截面结构的半导体器件的工艺中的阶段的截面图。图8A至图8E是制造具有图1的平面结构的半导体器件的工艺中的阶段的平面图。
参照图7A，可以提供衬底1。如上所述，衬底1可以包括逻辑区LR1和LR2以及存储区MR。可以在衬底1上依次堆叠第一掩模层21、第二掩模层23、第三掩模层25、第四掩模层27、第五掩模层29、第六掩模层31和第七掩模层33。第一至第七掩模层21、23、25、27、29、31和33中的每个可以由相对于与其相邻的其他掩模层具有蚀刻选择性的材料形成或包括相对于与其相邻的其他掩模层具有蚀刻选择性的材料。例如，第一掩模层21可以由硅氮化物形成或包括硅氮化物，第二掩模层23可以由低压原硅酸四乙酯(LPTEOS)形成或包括低压原硅酸四乙酯(LPTEOS)，第三掩模层25可以由多晶硅形成或包括多晶硅，第四掩模层27可以由非晶碳层(ACL)形成或包括非晶碳层(ACL)，第五掩模层29可以由SiON形成或包括SiON，第六掩模层31可以由旋涂硬掩模(SOH)形成或包括旋涂硬掩模(SOH)，第七掩模层33可以由SiON形成或包括SiON。
参照图7B，可以在第七掩模层33上形成光致抗蚀剂图案。光致抗蚀剂图案可以是在第二方向D2上延伸的线形图案。可以使用光致抗蚀剂图案作为蚀刻掩模依次蚀刻第七掩模层33和第六掩模层31，结果，可以形成第六掩模图案31p和第七掩模图案33p以暴露第五掩模层29的顶表面。此后，可以去除光致抗蚀剂图案。第六和第七掩模图案31p和33p中的每个可以形成为具有第一宽度WT1。接下来，可以形成第八掩模层以共形地覆盖第五掩模层29，然后可以各向异性地蚀刻第八掩模层以暴露第七掩模图案33p的顶表面和第五掩模层29的顶表面并形成第八掩模图案35，第八掩模图案35覆盖第六和第七掩模图案31p和33p的侧表面。这里，每个第八掩模图案35可以形成为具有第二宽度WT2。在一实施方式中，第一宽度WT1可以例如等于第二宽度WT2的三倍。第八掩模图案35可以是在第二方向D2上延伸的线形图案。
分别设置在第一存储单元MC1和第二存储单元MC2中的相邻的一对第七掩模图案33p可以彼此间隔开第一初步距离DS1a，分别设置在第二逻辑p型区RP2和第二逻辑n型区RN2中的相邻的一对第七掩模图案33p可以彼此间隔开第一初步距离DS1a。在一实施方式中，第一初步距离DS1a可以是第二宽度WT2的四倍。分别设置在第一逻辑p型区RP1和第一逻辑n型区RN1中的相邻的一对第七掩模图案33p可以彼此间隔开第二初步距离DS2a。在一实施方式中，第二初步距离DS2a可以是第二宽度WT2的六倍。设置在第一存储单元MC1和第二存储单元MC2的每个中的相邻的一对第七掩模图案33p可以彼此间隔开第三初步距离DS3a。第三初步距离DS3a可以大于或等于第二初步距离DS2a。
参照图7B和图7C，可以依次去除第七掩模图案33p和第六掩模图案31p以暴露第六掩模图案31p下方的第五掩模层29的顶表面。可以使用第八掩模图案35作为蚀刻掩模依次蚀刻第五掩模层29和第四掩模层27以暴露第三掩模层25的顶表面并形成第四掩模图案27p和第五掩模图案29p。分别设置在第二逻辑p型区RP2和第二逻辑n型区RN2中的相邻的一对第五掩模图案29p可以彼此间隔开第四初步距离DS4a，分别设置在第一存储单元MC1和第二存储单元MC2中的相邻的一对第五掩模图案29p可以彼此间隔开第四初步距离DS4a。在一实施方式中，第四初步距离DS4a可以是第二宽度WT2的两倍。
参照图7C和图7D，可以在第三掩模层25上共形地形成第九掩模层，然后可以执行各向异性蚀刻工艺以暴露第三掩模层25的顶表面并形成第九掩模图案37，第九掩模图案37覆盖第四和第五掩模图案27p和29p的侧表面。每个第九掩模图案37可以形成为具有第二宽度WT2。
图7E示出了沿着图8A的线A-A'截取的截面图。
参照图7D、图7E和图8A，设置在第二逻辑p型区RP2和第二逻辑n型区RN2之间的相邻的一对第九掩模图案37可以彼此接触，设置在第一存储单元MC1和第二存储单元MC2之间的相邻的一对第九掩模图案37可以彼此接触。第九掩模图案37可以是在第二方向D2上延伸的线形图案。可以依次去除第五掩模图案29p和第四掩模图案27p以暴露第四掩模图案27p下方的第三掩模层25的顶表面。
图7F示出了沿着图8B的线A-A'截取的截面图。
参照图7E、图7F、图8A和图8B，可以通过使用第九掩模图案37作为蚀刻掩模蚀刻第三掩模层25来形成第三掩模图案25a和25b。这里，第三掩模图案25a和25b可以包括第三正常掩模图案25a和第三合并掩模图案25b。每个第三正常掩模图案25a可以形成为具有第二宽度WT2。每个第三合并掩模图案25b可以通过使用设置在第二逻辑p型区RP2和第二逻辑n型区RN2之间或在第一存储单元MC1和第二存储单元MC2之间并彼此接触的一对第九掩模图案37作为蚀刻掩模蚀刻第三掩模层25来形成。因此，第三合并掩模图案25b可以具有大于第二宽度WT2的第三宽度WT3。在一实施方式中，第三宽度WT3可以是第二宽度WT2的约两倍。
参照图8A和图8B，可以通过去除第三正常掩模图案25a的部分而在存储区MR中形成条形的鳍(例如，第二、第三、第六和第七存储鳍F(M2)、F(M3)、F(M6)和F(M7))，第三正常掩模图案25a的所述部分对应于图1的第二、第三、第六和第七存储鳍F(M2)、F(M3)、F(M6)和F(M7)的在沿第二方向D2彼此间隔开的不连续部分之间的间隙区域。之后，可以使用第三掩模图案25a和25b作为蚀刻掩模来蚀刻第二掩模层23，以形成第二掩模图案23a和23b并暴露第一掩模层21的顶表面。第二掩模图案23a和23b可以包括第二宽度WT2的第二正常掩模图案23a和第三宽度WT3的第二合并掩模图案23b。
由于第三掩模图案25a和25b之间的宽度差异所导致的负载效应，第三正常掩模图案25a可以形成为具有第一厚度TH1，第三合并掩模图案25b可以形成为具有大于第一厚度TH1的第二厚度TH2。如果由多晶硅制成的第三合并掩模图案25b具有大的厚度，则可能难以去除第三合并掩模图案25b，在这种情况下，鳍F可能形成为具有导致半导体器件中的可靠性问题的最终结构。
参照图7F和图7G，可以形成第十掩模图案41以覆盖第一逻辑区LR1和第二逻辑区LR2并暴露存储区MR。可以使用第三掩模图案25a和25b作为蚀刻掩模来蚀刻第一掩模层21，结果，可以在存储区MR中形成第一掩模图案21a和21b以暴露衬底1的顶表面。第一掩模图案21a和21b可以包括第二宽度WT2的第一正常掩模图案21a和第三宽度WT3的第一合并掩模图案21b。
图7H和图7I示出了沿着图8C的线A-A'截取的截面图。
参照图8C和图7H，可以去除第十掩模图案41。之后，第十一掩模图案43可以被形成以覆盖第一逻辑区LR1和第二逻辑区LR2并具有部分地暴露存储区MR的第一和第二开口OP1和OP2。当在第一方向D1上数数时，第一开口OP1可以形成为暴露在第一存储单元MC1中的第三正常掩模图案25a中的第一个、第三个和第六个，并且暴露在第二存储单元MC2中的第三正常掩模图案25a中的第二个、第五个和第七个。第二开口OP2可以形成为暴露位于第一存储单元MC1和第二存储单元MC2之间的第三合并掩模图案25b。每个第一开口OP1可以具有第四宽度WT4。第二开口OP2可以具有大于第四宽度WT4的第五宽度WT5。
参照图8C、图7H和图7I，可以通过如由图7H的虚线箭头所绘地供应蚀刻剂ET来去除通过第一开口OP1暴露的第三正常掩模图案25a和通过第二开口OP2暴露的第三合并掩模图案25b。在一实施方式中，蚀刻剂ET可以包括溴化氢(HBr)。当与碳氟化合物(例如，C4F8、CH3F和CHF3)相比时，溴化氢在多晶硅相对于硅氧化物(例如，LPTEOS)的蚀刻选择性方面表现出优异特性。因此，在去除由多晶硅形成并具有彼此不同厚度的第三掩模图案25a和25b期间，可以防止第三掩模图案25a和25b下方的第二掩模图案23a和23b被损坏。
在去除第三掩模图案25a和25b之后，可以蚀刻通过第一和第二开口OP1和OP2暴露的第二掩模图案23a和23b以及第一掩模图案21a和21b以暴露衬底1的顶表面。这里，可以以过蚀刻的方式来执行蚀刻工艺，在这种情况下，可以在衬底1的顶表面的分别通过第一和第二开口OP1和OP2暴露的部分上形成第一和第二凹陷区RCa和RCb。第一开口OP1可以具有相对小的宽度WT4，在这种情况下，由于蚀刻剂供应困难，例如与第二开口OP2之下的衬底1的顶表面相比，第一开口OP1之下的衬底1的顶表面可以被更少地蚀刻。相比之下，第二开口OP2可以具有相对大的宽度WT5，在这种情况下，可以通过第二开口OP2更容易地将蚀刻剂供应到衬底1的顶表面。因此，衬底1的顶表面可以通过第二开口OP2被更深地蚀刻。结果，第一凹陷区RCa可以具有第一凹陷深度DTa，第二凹陷区RCb可以具有比第一凹陷深度DTa更大(例如，更深)的第二凹陷深度DTb。
参照图7I和图7J，可以去除第十一掩模图案43。之后，可以形成第十二掩模图案45以覆盖第一和第二逻辑区LR1和LR2并暴露存储区MR。可以使用第三正常掩模图案25a作为蚀刻掩模来蚀刻衬底1，结果，可以在存储区MR中形成第一至第八存储鳍F(M1)至F(M8)以及其间的第三至第五沟槽TR3至TR5。这里，在存储区MR中，可以执行蚀刻工艺以去除第三正常掩模图案25a和第二正常掩模图案23a并留下第一正常掩模图案21a。在第二存储鳍F(M2)和第三存储鳍F(M3)之间的第三沟槽TR3可以形成为具有第三沟槽深度DT3a。在第一存储鳍F(M1)和第二存储鳍和F(M2)之间的第四沟槽TR4可以形成为具有第四沟槽深度DT4a。第四沟槽深度DT4a可以比第三沟槽深度DT3a深第一凹陷深度DTa。在第四存储鳍F(M4)和第五存储鳍F(M5)之间的第五沟槽TR5可以形成为具有第五沟槽深度DT5a。第五沟槽深度DT5a可以比第四沟槽深度DT4a深，因为第二凹陷深度DTb比DTa深。作为第二凹陷区RCb的轮廓的转录的结果，第五沟槽TR5的内表面的下部可以具有弯曲的例如不平坦的形状。例如，由于第二凹陷区RCb的更大的深度和宽度(例如，与第一凹陷区RCa相比)，第五沟槽深度DT5a可以在其下部形成有拐点IFP，例如凹部。
参照图7J和图7K，可以去除第十二掩模图案45。之后，可以形成第十三掩模图案47以覆盖存储区MR并暴露第一和第二逻辑区LR1和LR2。这里，在第二逻辑p型区RP2和第二逻辑n型区RN2之间，具有相对大的宽度WT3和相对大的厚度TH2的第三合并掩模图案25b可以暴露于外部。因为第三合并掩模图案25b如上所述具有相对大的厚度，所以在随后的蚀刻工艺之后，第三合并掩模图案25b可能难以去除并且可能导致鳍F的不期望的(例如，薄的)轮廓。
参照图7K和图7L，可以供应溴化氢(HBr)以去除第三掩模图案25a和25b并暴露第二掩模图案23a和23b。这里，因为溴化氢(HBr)在多晶硅相对于硅氧化物的蚀刻选择性方面具有优异特性，所以在去除不同厚度的第三掩模图案25a和25b期间，第二掩模图案23a和23b可以几乎不被蚀刻。
参照图7M，可以在第一掩模层21上共形地形成第十四掩模层51。在一实施方式中，第十四掩模层51可以是通过原子层沉积(ALD)方法形成的硅氧化物层。通过形成第十四掩模层51，可以增大逻辑区LR1和LR2中第二掩模图案23a和23b的有效宽度。
参照图7M和图7N，可以执行各向异性蚀刻工艺以蚀刻第一掩模层21以及衬底1的在逻辑区LR1和LR2中的部分，结果，可以在逻辑区LR1和LR2中形成第一掩模图案21a和21b以及鳍F。在第一逻辑区LR1中，可以在鳍F之间形成第一沟槽TR1。在第二逻辑区LR2中，可以在鳍F之间形成第二沟槽TR2。第一和第二沟槽TR1和TR2可以形成为具有相同的深度(在下文中称为第一沟槽深度DT1a)。第一沟槽深度DT1a可以小于图7J的第三沟槽深度DT3a。
图7O和图7P示出了沿着图8D的线A-A'截取的截面图。
参照图7N、图7O和图8D，可以从逻辑区LR1和LR2去除第二掩模图案23a和23b。可以从存储区MR去除第十三掩模图案47。之后，可以在衬底1上形成第一绝缘间隙填充层以填充第一至第五沟槽TR1至TR5，然后可以对第一绝缘间隙填充层执行化学机械抛光(CMP)工艺以在第一至第五沟槽TR1至TR5中形成浅器件隔离层3。在CMP工艺期间，第一掩模图案21a和21b可以用作CMP停止层。可以在第一掩模图案21a和21b上形成具有第三和第四开口OP3和OP4的第十五掩模图案55。第三开口OP3可以形成为暴露位于第一逻辑p型区RP1和第一逻辑n型区RN1之间的第一正常掩模图案21a。第四开口OP4可以形成为暴露位于第二逻辑p型区RP2和第二逻辑n型区RN2之间的第一合并掩模图案21b。
参照图7O、图7P和图8D，可以通过各向异性蚀刻工艺来形成深沟槽DTR，该工艺被执行以去除通过第三和第四开口OP3和OP4暴露的一些第一掩模图案21a和21b(例如，由图8D中的宽虚线所绘)和一些浅器件隔离层3以及衬底1的在其下方的部分，在一实施方式中，第十五掩模图案55可以用作各向异性蚀刻工艺中的蚀刻掩模。深沟槽DTR可以形成为具有第二沟槽深度DT2a。第二沟槽深度DT2a可以大于图7J的第五沟槽深度DT5a。
参照图7P和图7Q，可以去除第十五掩模图案55。接下来，可以在衬底1上形成第二绝缘间隙填充层以填充深沟槽DTR，并且可以对第二绝缘间隙填充层执行CMP工艺以形成深器件隔离层5。在CMP工艺期间，第一正常掩模图案21a可以用作CMP停止层。
图7R示出了沿着图8E的线A-A'截取的截面图。
参照图7Q、图7R和图8E，可以执行回蚀刻工艺以部分地去除浅器件隔离层3和深器件隔离层5，结果，可以暴露鳍F的上部侧表面。鳍F之间的距离以及浅器件隔离层3和深器件隔离层5的深度可以与参照图2描述的那些基本相同。之后，可以通过参照图1至图6D描述的工艺来形成栅极绝缘层GO、栅电极G、栅极间隔物GS和源极/漏极图案(例如，SD1至SD6)。
在根据实施方式的制造半导体器件的方法中，可以形成合并掩模图案以减小区域之间的距离(例如，存储单元MC1和MC2之间的距离以及第二逻辑p型区RP2和第二逻辑n型区RN2之间的距离)。因此，可以实现高度集成的半导体器件。此外，通过使用溴化氢(HBr)，可以减少制造工艺中的工艺故障并提高半导体器件的可靠性。
图9是沿着图1的线A-A'截取的截面图。图10是沿着图1的线C-C'截取的截面图。
参照图9和图10，多桥沟道场效应晶体管(MBCFET)可以设置在衬底1上。在本实施方式中，多个半导体图案SEP可以堆叠在鳍F上。鳍F和半导体图案SEP可以彼此间隔开。可以提供栅极绝缘层GO以围绕半导体图案SEP。栅电极G的一部分可以插置在鳍F和半导体图案SEP之间以及在半导体图案SEP之间。除了前述特征以外，本实施方式中的半导体器件可以与参照图1至图6D描述的半导体器件基本相同或相似。
作为总结和回顾，实施方式提供了具有改善的电特性和高集成密度的半导体器件。实施方式提供了以高产量制造半导体器件的方法。
即，在根据实施方式的半导体器件及其制造方法中，可以使用合并掩模图案来减小区域之间的距离。因此，可以实现高度集成的半导体器件。
此外，可以使用溴化氢(HBr)来去除不同厚度的掩模图案。这样，可以减少工艺故障、增加产量并提高半导体器件的可靠性。
已经在此公开了示例实施方式，并且尽管采用了特定术语，但是它们仅在一般和描述性的意义上而非出于限制的目的被使用和解释。在一些情况下，在提交本申请时对本领域普通技术人员将明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用或与结合其他实施方式描述的特征、特性和/或元件组合使用，除非另外特别指明。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐明的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。
2020年12月11日在韩国知识产权局提交的名称为“半导体器件和制造其的方法”的第10-2020-0173132号韩国专利申请通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
衬底，包括第一存储单元和第二存储单元，所述第一存储单元和所述第二存储单元在第一方向上彼此相邻；
第一存储鳍、第二存储鳍、第三存储鳍和第四存储鳍，在所述第一存储单元中从所述衬底突出并在所述第一方向上彼此相邻；
第五存储鳍、第六存储鳍、第七存储鳍和第八存储鳍，在所述第二存储单元中从所述衬底突出并在所述第一方向上彼此相邻；以及
第一浅器件隔离层，在所述第四存储鳍和所述第五存储鳍之间，所述第一浅器件隔离层具有第一深度和拥有拐点的侧壁。
2.如权利要求1所述的半导体器件，其中所述第一存储鳍和所述第二存储鳍之间的第一距离大于所述第二存储鳍和所述第三存储鳍之间的第二距离，并且小于所述第四存储鳍和所述第五存储鳍之间的第三距离。
3.如权利要求2所述的半导体器件，还包括：
第二浅器件隔离层，在所述第一存储鳍和所述第二存储鳍之间，所述第二浅器件隔离层具有第二深度；以及
第三浅器件隔离层，在所述第二存储鳍和所述第三存储鳍之间，所述第三浅器件隔离层具有第三深度，所述第二深度小于所述第一深度并且大于所述第三深度。
4.如权利要求1所述的半导体器件，还包括在所述衬底的第一逻辑p型区中的第一逻辑鳍，在所述第一逻辑鳍中的相邻第一逻辑鳍之间的第一距离小于在所述第二存储鳍和所述第三存储鳍之间的第二距离。
5.如权利要求4所述的半导体器件，还包括在所述第一逻辑鳍中的相邻第一逻辑鳍之间的第二浅器件隔离层，所述第二浅器件隔离层的第二深度小于所述第一浅器件隔离层的所述第一深度。
6.如权利要求4所述的半导体器件，其中所述衬底还包括与所述第一逻辑p型区相邻的第一逻辑n型区，
所述半导体器件还包括在所述衬底的所述第一逻辑n型区中掺有p型杂质的第二逻辑鳍，所述第二逻辑鳍从所述衬底突出并彼此间隔开所述第一距离，所述第一逻辑鳍掺有n型杂质。
7.如权利要求6所述的半导体器件，其中所述第一逻辑鳍中离所述第一逻辑n型区最近的第一逻辑鳍与所述第二逻辑鳍中离所述第一逻辑p型区最近的第二逻辑鳍之间的第三距离大于所述第四存储鳍与所述第五存储鳍之间的第四距离。
8.如权利要求7所述的半导体器件，还包括：
第三逻辑鳍，在所述衬底的第二逻辑p型区中，所述第三逻辑鳍从所述衬底突出并彼此间隔开所述第一距离；以及
第四逻辑鳍，在所述衬底的第二逻辑n型区中，所述第二逻辑p型区与所述第二逻辑n型区相邻，所述第四逻辑鳍从所述衬底突出并彼此间隔开所述第一距离。
9.如权利要求8所述的半导体器件，其中：
所述第三逻辑鳍的数量小于所述第一逻辑鳍的数量，以及
所述第三逻辑鳍中离所述第二逻辑n型区最近的第三逻辑鳍与所述第四逻辑鳍中离所述第二逻辑p型区最近的第四逻辑鳍之间的第五距离小于所述第三距离。
10.如权利要求7所述的半导体器件，还包括在所述衬底中的深器件隔离层，所述深器件隔离层在所述第一逻辑n型区和所述第一逻辑p型区之间，所述深器件隔离层具有比所述第一浅器件隔离层的所述第一深度深的第二深度。
11.如权利要求1所述的半导体器件，其中：
所述第一存储鳍、所述第四存储鳍、所述第五存储鳍和所述第八存储鳍掺有第一导电类型的杂质，以及
所述第二存储鳍、所述第三存储鳍、所述第六存储鳍和所述第七存储鳍掺有与所述第一导电类型不同的第二导电类型的杂质。
12.一种半导体器件，包括：
衬底，包括第一存储单元和第二存储单元，所述第一存储单元和所述第二存储单元在第一方向上彼此相邻；
第一存储鳍、第二存储鳍、第三存储鳍和第四存储鳍，在所述第一存储单元中从所述衬底突出并在所述第一方向上彼此相邻；以及
第五存储鳍、第六存储鳍、第七存储鳍和第八存储鳍，在所述第二存储单元中从所述衬底突出并在所述第一方向上彼此相邻，
其中所述第一存储鳍和所述第二存储鳍之间的第一距离大于所述第二存储鳍和所述第三存储鳍之间的第二距离并且小于所述第四存储鳍和所述第五存储鳍之间的第三距离。
13.如权利要求12所述的半导体器件，还包括在所述第四存储鳍和所述第五存储鳍之间的第一浅器件隔离层，所述第一浅器件隔离层的侧壁具有拐点。
14.如权利要求12所述的半导体器件，还包括：
在所述第四存储鳍和所述第五存储鳍之间的第一浅器件隔离层；
在所述第一存储鳍和所述第二存储鳍之间的第二浅器件隔离层；以及
在所述第二存储鳍和所述第三存储鳍之间的第三浅器件隔离层，
其中所述第二浅器件隔离层的第二深度比所述第一浅器件隔离层的第一深度浅并且比所述第三浅器件隔离层的第三深度深。
15.如权利要求12所述的半导体器件，还包括：
第一逻辑鳍，在所述衬底的第一逻辑p型区中，所述第一逻辑鳍从所述衬底突出；
第二逻辑鳍，在所述衬底的第一逻辑n型区中，所述第一逻辑n型区与所述第一逻辑p型区相邻，所述第二逻辑鳍从所述衬底突出；以及
第一栅电极，与所述第一逻辑鳍和所述第二逻辑鳍交叉，
其中所述第一逻辑鳍中离所述第一逻辑n型区最近的第一逻辑鳍与所述第二逻辑鳍中离所述第一逻辑p型区最近的第二逻辑鳍之间的第四距离大于所述第三距离。
16.如权利要求15所述的半导体器件，还包括：
第三逻辑鳍，在所述衬底的第二逻辑p型区中，所述第三逻辑鳍从所述衬底突出，所述第三逻辑鳍的数量小于所述第一逻辑鳍的数量；以及
第四逻辑鳍，在所述衬底的与所述第二逻辑p型区相邻的第二逻辑n型区中，所述第四逻辑鳍从所述衬底突出，所述第三逻辑鳍中离所述第二逻辑n型区最近的第三逻辑鳍与所述第四逻辑鳍中离所述第二逻辑p型区最近的第四逻辑鳍之间的第五距离小于所述第四距离。
17.一种半导体器件，包括：
衬底，包括第一存储单元和第二存储单元，所述第一存储单元和所述第二存储单元在第一方向上彼此相邻；
第一存储鳍、第二存储鳍、第三存储鳍和第四存储鳍，在所述第一存储单元中从所述衬底突出并在所述第一方向上彼此相邻；以及
第五存储鳍、第六存储鳍、第七存储鳍和第八存储鳍，在所述第二存储单元中从所述衬底突出并在所述第一方向上彼此相邻；
第一栅电极，与所述第一存储鳍、所述第二存储鳍和所述第三存储鳍交叉；
第二栅电极，与所述第四存储鳍和所述第五存储鳍交叉；以及
第三栅电极，与所述第六存储鳍、所述第七存储鳍和所述第八存储鳍交叉，
其中所述第一存储鳍和所述第二存储鳍之间的第一距离大于所述第二存储鳍和所述第三存储鳍之间的第二距离并且小于所述第四存储鳍和所述第五存储鳍之间的第三距离。
18.如权利要求17所述的半导体器件，还包括在所述第四存储鳍和所述第五存储鳍之间的第一浅器件隔离层，所述第一浅器件隔离层的侧壁具有拐点。
19.如权利要求17所述的半导体器件，其中：
所述第一存储鳍、所述第四存储鳍、所述第五存储鳍和所述第八存储鳍掺有第一导电类型的杂质，以及
所述第二存储鳍、所述第三存储鳍、所述第六存储鳍和所述第七存储鳍掺有与所述第一导电类型不同的第二导电类型的杂质。
20.如权利要求17所述的半导体器件，还包括：
第一浅器件隔离层，在所述第一存储鳍和所述第二存储鳍之间，所述第一浅器件隔离层具有第一深度；
第二浅器件隔离层，在所述第二存储鳍和所述第三存储鳍之间，所述第二浅器件隔离层具有第二深度；以及
第三浅器件隔离层，在所述第四存储鳍和所述第五存储鳍之间，所述第三浅器件隔离层具有第三深度，所述第一深度大于所述第二深度并且小于所述第三深度。
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