KR20100031173A - 플래시 메모리의 제조 방법 - Google Patents
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Abstract
본 발명은 SAS(Self Aligned Source) 공정에서 공통 소스 라인을 형성하기 위한 필드 산화막 제거시, 스택 게이트가 식각되어 손실이 발생하는 것을 줄일 수 있고, 스택 게이트에 불순물 이온이 주입되는 것을 줄일 수 있는 플래시 메모리의 제조 방법에 관한 것이다.
이를 위해 필드 산화막을 이용하여 필드 영역과 액티브 영역으로 정의되고, 상기 액티브 영역에 플로팅 게이트와 컨트롤 게이트가 적층된 스택 게이트 구조가 형성된 기판을 구비하는 기판 구비 단계, 상기 스택 게이트를 감싸도록 상기 기판의 상부에 하부 반사 방지막을 형성하는 하부 반사 방지막 형성 단계, 상기 하부 반사 방지막의 상부에 포토레지스트 패턴을 형성하는 포토레지스트 패턴 형성 단계, 상기 포토레지스트 패턴을 장벽으로 하부 반사 방지막 및 필드 산화막을 순차적으로 식각하여 상기 필드 영역을 노출시키는 식각 단계, 상기 기판의 포토레지스트 패턴을 마스크로 상기 기판의 필드 영역에 불순물 이온을 주입하는 이온 주입 단계 및 에싱을 통해 상기 하부 반사 방지막 및 포토레지스트 패턴을 제거하는 에싱 단계를 포함하는 플래시 메모리의 제조 방법이 개시된다.
플래시, 메모리, SAS, 자기 정렬 소스, RCS, 공통 소스, BARC, 반사 방지막
Description
본 발명은 플래시 메모리의 제조 방법에 관한 것으로, 더욱 상세하게는 SAS(Self Aligned Source) 공정에서 공통 소스 라인을 형성하기 위한 필드 산화막 제거시, 스택 게이트가 식각되어 손실이 발생하는 것을 줄일 수 있고, 스택 게이트에 불순물 이온이 주입되는 것을 줄일 수 있는 플래시 메모리의 제조 방법에 관한 것이다.
플래시 메모리는 메모리셀이 1개의 트랜지스터로 이루어져 셀 면적이 작은 반면 자외선으로 일괄 소거해야 하는 EPROM(Erasable Programmable Read Only Memory)과 전기적 소거가 가능하지만 셀이 2개의 트랜지스터로 이루어져 셀 면적이 큰 단점을 지닌 EEPROM(Electrically Erasable Programmable Read Only Memory)의장점을 조합한 것으로, 1개의 트랜지스터로서 EPROM의 입력 방법과 EEPROM의 소거 방법을 수행하도록 만든 소자이다. 이러한 플래시 메모리는 전원이 공급되지 않을지라도 메모리 셀에 저장된 정보가 소멸되지 않는 특성을 가지며, 이런 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM)과 차이가 있다. 이러한 플래시 메모리는 높은 집적도와 경량성, 빠른 쓰기 속도 등으로 인하여 많은 분야에서 이용되고 있다.
플래시 메모리는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와 직렬로 배치된 NAND형 구조로 나뉠 수 있다. 병렬 구조인 NOR형 플래시 메모리는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있으며, 직렬 구종인 NAND형 플래시 메모리는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 소형화에 유리하다는 장점을 갖는다.
또한, 플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트 형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수도 있다. 이 중에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸여진 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.
이중 NOR형 플로팅 게이트 소자의 제조 과정은 일반적으로 셀 문턱 전압을 조정하고, 플로팅 게이트, ONO(Oxide-Nitride-Oxide) 및 제어 게이트로 구성되는 스택 게이트를 형성하고, SAS(Self Aligned Source) 공정을 통해 공통 소스 라인을 형성하는 방식으로 진행된다. 여기서, SAS 기술은 워드 라인 방향으로 셀 사이즈를 축소하기 위한 것인데, 게이트 전극용 폴리 실리콘층, 실리콘 기판 및 필드 산화막의 식각 선택비를 이용하여 필드 산화막을 식각한 후, 불순물 이온 주입 공정을 통해 공통 소스 라인(Common Source Line)을 형성하는 기술을 말한다.
그런데 이러한 SAS 공정에서는 필드 산화막에 대한 식각 공정시 스택 게이트의 상부면이 일부 식각되어 손실이 발생하는 현상이 발생한다. 또한, 스택 게이트의 상부에 위치한 제어 게이트가 노출되어 있으므로 불순물 이온 주입 공정시 제어 게이트에 이온 주입이 이루어지는 현상이 발생한다. 또한, 이러한 현상들은 플래시 메모리의 제조시 원하지 않는 전기적 특성 및 결함을 유발하여 제품의 신뢰성을 저하시키기 때문에 문제가 된다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 SAS(Self Aligned Source) 공정에서 공통 소스 라인을 형성하기 위한 필드 산화막 제거시, 스택 게이트가 식각되어 손실이 발생하는 것을 줄일 수 있고, 스택 게이트에 이온이 주입되는 것을 줄일 수 있는 플래시 메모리의 제조 방법을 제공함에 있다.
상기한 목적을 달성하기 위해 본 발명에 따른 플래시 메모리의 제조 방법은 필드 산화막을 이용하여 필드 영역과 액티브 영역으로 정의되고, 상기 액티브 영역에 플로팅 게이트와 컨트롤 게이트가 적층된 스택 게이트 구조가 형성된 기판을 구비하는 기판 구비 단계, 상기 스택 게이트를 감싸도록 상기 기판의 상부에 하부 반사 방지막을 형성하는 하부 반사 방지막 형성 단계, 상기 하부 반사 방지막의 상부에 포토레지스트 패턴을 형성하는 포토레지스트 패턴 형성 단계, 상기 포토레지스트 패턴을 장벽으로 하부 반사 방지막 및 필드 산화막을 순차적으로 식각하여 상기 필드 영역을 노출시키는 식각 단계, 상기 기판의 포토레지스트 패턴을 마스크로 상기 기판의 필드 영역에 불순물 이온을 주입하는 이온 주입 단계 및 에싱을 통해 상기 하부 반사 방지막 및 포토레지스트 패턴을 제거하는 에싱 단계를 포함할 수 있다.
여기서, 상기 하부 반사 방지막 형성 단계는 상기 하부 반사 방지막을 상기 기판의 필드 영역 및 액티브 영역의 상부 전체에 형성하는 것일 수 있다.
그리고 상기 식각 단계는 상기 포토레지스트 패턴의 개구에 대응되어 노출된 상기 하부 반사 방지막을 식각하여, 상기 기판의 필드 산화막을 식각하는 것일 수 있다.
또한, 상기 이온 주입 단계는 상기 스택 게이트 및 상기 스택 게이트의 측부에 잔류한 상기 하부 반사 방지막에 경사진 각도로 상기 불순물 이온을 주입하는 것일 수 있다.
또한, 상기 에싱 단계의 이후에는 상기 기판의 상부를 세정액으로 세정하여 상기 포토레지스트 패턴 및 하부 반사 방지막의 잔류물을 제거하는 세정 단계가 더 이루어지는 것일 수 있다.
상기와 같이 하여 본 발명에 의한 플래시 메모리의 제조 방법은 기판의 상부에 스택 게이트를 감싸도록 하부 반사 방지막을 구비하고 기존의 포토 에칭 공정을 수행함으로써, 스택 게이트 구조가 식각에 의해 손상되거나 손실되는 것을 줄일 수 있다.
또한, 본 발명에 따른 플래시 메모리의 제조 방법은 소스 라인 형성에 이용되는 불순물 이온 주입시 하부 반사 방지막이 스택 게이트에 불순물이 주입되는 것을 막도록 함으로써, 불순물이 소스 라인 영역에만 주입되도록 하여 제품의 신뢰성 을 향상시킬 수 있다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하에서는 본 발명에 따른 플래시 메모리의 제조 방법을 설명하도록 한다.
도 1은 본 발명에 따른 플래시 메모리의 제조 방법을 설명하기 위한 플로우챠트이다. 도 2 내지 도 7은 본 발명에 따른 플래시 메모리의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명에 따른 플래시 메모리의 제조 방법은 기판 구비 단계(S1), 하부 반사 방지막 형성 단계(S2), 포토레지스트 패턴 형성 단계(S3), 식각 단계(S4), 이온 주입 단계(S5), 에싱 단계(S6)를 포함한다. 이하에서는 도 1의 각 단계들을 도 2 내지 도 7을 함께 참조하여 설명하도록 한다.
도 1 및 도 2를 참조하면, 가장 먼저 기판(110)을 구비하는 기판 구비 단계(S1)가 이루어진다.
상기 기판(110)은 플래시 메모리가 형성되기 위한 기본을 제공한다. 상기 기판(110)은 웨이퍼(wafer)의 형태로 구비되고, 이후 반도체 다이를 형성한 이후에 소잉(Sawing) 공정을 통해 개별적으로 분리된다.
그리고 상기 기판(110)의 내부에는 필드 산화막(120)이 구비된다. 상기 필드 산화막(120)은 상기 기판(110)의 내부에 적어도 하나가 형성된다. 상기 기판(110)은 상기 필드 산화막(120)이 형성된 필드 영역과, 상기 필드 산화막(120)에 의해 구획되는 액티브 영역으로 구분된다. 그리고 상기 필드 산화막(120)이 형성된 영역에는 이후 공통 소스 라인이 형성된다. 상기 필드 산화막(120)은 상기 통상의 얕은 트렌치 고립(Shallow Trench Isolation, STI) 방법을 이용하여 형성됨이 일반적이지만, 상기 방법으로 본 발명의 내용을 한정하는 것은 아니다.
또한, 상기 기판(110)의 액티브 영역에는 상부에 차례로 터널링 산화막(130), 플로팅 게이트(140), ONO(Oxide-Nitride-Oxide, 150), 제어 게이트(160)가 적층되어 스택 게이트를 형성한다. 상기 스택 게이트(130 내지 160)의 구조는 플래시 메모리 구조에서 일반적으로 이용되는 것으로 본 발명이 속하는 기술 분야에 있어서 통상의 지식을 가진 자에게 널리 알려진 구성인 바, 상세한 설명은 생략하도록 한다.
도 1 및 도 3을 참조하면, 이후 상기 스택 게이트(130 내지 160)를 감싸도록 하부 반사 방지막(Bottom Anti-Reflection Coating, BARC, 10)을 형성하는 하부 반사 방지막 형성 단계(S2)가 이루어진다. 상기 하부 반사 방지막(10)은 상기 기판(110)의 상부 전체에 걸쳐서 형성된다. 상기 하부 반사 방지막(10)은 일반적으로 사용되는 폴리설폰, 폴리우레아, 폴리우레아설폰, 폴리아크릴레이트, 폴리비닐피리 딘 중에서 선택된 적어도 어느 하나의 재질을 이용하여 형성될 수 있으나, 상기 재질로서 본 발명의 내용을 한정하는 것은 아니다.
여기서, 상기 하부 반사 방지막(10)은 상기 기판(110)과 이후에 상기 기판(110)의 상부에 형성되는 포토레지스트의 사이에서 빛의 굴절률에 의한 차이를 완화시켜 미세 패턴을 형성하도록 하는 역할을 한다.
또한, 상기 하부 반사 방지막(10)은 이후 상기 필드 산화막(120)의 식각 및 소스 라인 영역에 이온 주입시에 장벽층으로 역할을 한다. 따라서, 식각에 의해 상기 스택 게이트(130 내지 160)에 손실이 발생하는 것과 스택 게이트(130 내지 160)에 불순물 이온이 주입되는 현상을 줄일 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
도 1, 도 4a 및 도 4b를 참조하면, 이후 상기 하부 반사 방지막(10)의 상부에 포토레지스트 패턴(21)을 형성하는 포토레지스트 패턴 형성 단계(S3)가 이루어진다.
먼저, 도 4a에 도시된 바와 같이, 상기 하부 반사 방지막(10)의 상부에 포토레지스트(20)가 전체적으로 형성된다. 상기 포토레지스트(20)는 통상의 양감광제 또는 음감광제 중 어느 것으로 사용해도 무방하다.
이후, 도 4b에 도시된 바와 같이, 상기 포토레지스트(20)에 마스크를 이용해 노광 공정을 수행하고, 현상 공정 및 경화 공정을 수행함으로써 포토레지스트 패턴(21)이 형성된다. 상기 포토레지스트 패턴(21)은 상기 필드 절연막(120)이 형성 된 영역에 대응되도록 개구(21a)가 형성된다. 따라서, 상기 개구(21a)를 통해 상기 필드 절연막(120)이 노출되어 식각될 수 있으며, 불순물 이온 주입이 가능하게 된다. 다만, 상기 필드 산화막(120)의 상부에 형성된 하부 반사 방지막(10)이 상기 개구(21a)를 통해 먼저 노출되므로, 상기 하부 반사 방지막(10)의 식각 이후에 상기 필드 산화막(120)이 식각될 수 있다. 이 때, 상기 필드 절연막(120)은 상기 스택 게이트(130 내지 160)의 사이에 대응하여 형성되어 있기 때문에, 상기 필드 절연막(120)의 완전한 식각을 위해 상기 개구(21a)는 상기 필드 절연막(120)보다 다소 큰 직경을 갖도록 형성될 수 있다.
도 1 및 도 5를 참조하면, 이후 상기 포토레지스트 패턴(21)의 개구(21a)를 통해서 상기 하부 반사 방지막(10) 및 필드 산화막(120)을 식각하는 식각 단계(S4)가 이루어진다.
이 때, 상기 하부 반사 방지막(10)은 상기 필드 절연막(120)의 상부에 형성되어 있으므로, 상기 필드 절연막(120)보다 상기 하부 반사 방지막(10)이 먼저 식각된다. 그리고 상기 포토레지스트 패턴(21)의 개구(21a)의 직경은 상기 필드 산화막(120)보다 다소 크도록 형성되기 때문에 상기 하부 반사 방지막(10)은 상기 필드 산화막(120)의 상부 영역 뿐만 아니라 상기 스택 게이트(130 내지 160)의 상기 개구(21a)에 대응된 영역에서도 식각된다.
결과적으로 상기 하부 반사 방지막(10)은 상기 개구(21a)에 따라 식각되어 하부 반사 방지막 패턴(11)을 형성하게 된다. 또한, 이후 상기 식각 단계(S4)에 의 해 상기 필드 산화막(120)이 식각되면, 그 하부의 상기 기판(110)의 필드 영역(111)이 상부로 노출된다.
도 1 및 도 6을 참조하면, 이후 상기 기판(110)의 필드 영역(111)에 불순물 이온을 주입하는 이온 주입 단계(S5)가 이루어진다. 상기 이온 주입 단계(S5)에서 주입되는 불순물로는 비소(As) 또는 인(P)이 사용되는 것이 일반적이다. 상기 불순물 이온이 주입되어 상기 기판(110)의 필드 영역(111)에 공통 소스 라인(도시되지 않음)이 형성될 수 있다.
상기 이온 주입 공정은 상기 기판(110)에 수직한 방향으로 불순물 이온이 주입되는 것으로 도시되어 있으나, 통상의 방법처럼 상기 기판(110)에 일정 경사진 각도로 불순물 이온을 주입하여 이루어진다. 그리고 상기 하부 반사 방지막 패턴(11)은 상기 스택 게이트(130 내지 160)의 측면을 감싸면서 형성되어 있기 때문에 상기 스택 게이트(130 내지 160)에 상기 이온이 주입되는 것을 차단할 수 있다.
물론, 상기 하부 반사 방지막 패턴(11)에 의해 상부가 덮이지 않은 상기 제어 게이트(160)로 불순물 이온이 일부 주입될 수도 있다. 그러나 상기 제어 게이트(160)가 상부로 노출된 면적은 스택 게이트(130 내지 160)의 측면에 비해 작은 면적이기 때문에 상기 제어 게이트(160)에 불순물이 주입되는 정도는 상대적으로 작으며, 상기 하부 반사 방지막 패턴(11)이 없는 기존의 구조에 비해 불순물 주입을 막을 수 있다.
따라서, 본 발명에 따른 플래시 메모리의 제조 방법은 상기 하부 반사 방지 막 패턴(11)을 구비하여 불순물 이온이 스택 게이트(130 내지 160)에 주입되는 것을 방지하여, 수율을 높일 수 있고, 동작의 신뢰성을 향상시킬 수 있다.
도 1 및 도 7을 참조하면, 이후 에싱(Ashing) 공정을 통해 상기 하부 반사 방지막 패턴(11) 및 포토레지스트 패턴(21)을 제거하는 에싱 단계(S6)가 이루어진다. 상기 에싱 단계(S6)는 통상의 에싱 방법처럼 액체 감광제 스트리퍼로 상기 하부 반사 방지막(10)의 패턴(11) 및 포토레지스트 패턴(21)이 부풀어오르게 한 뒤, 산화시켜서 제거하는 방법을 이용할 수 있다.
또한, 별도로 도시하지는 않았지만, 상기 에싱 단계(S6)의 이후에는 세정액을 이용하여 상기 하부 반사 방지막 패턴(11) 및 포토레지스트 패턴(21)의 잔류물을 제거하는 세정 단계가 더 이루어질 수도 있다.
상기와 같이 하여, 본 발명에 따른 플래시 메모리의 제조 방법은 기판(110)의 상부에 스택 게이트(130 내지 160)를 감싸도록 하부 반사 방지막(10)을 구비하고 기존의 포토 에칭 공정을 수행함으로써, 스택 게이트 구조가 식각에 의해 손상되거나 손실되는 것을 완화할 수 있다. 또한, 본 발명에 따른 플래시 메모리의 제조 방법은 소스 라인 형성시 이용되는 불순물 이온 주입 공정에서 하부 반사 방지막(10)이 스택 게이트(130 내지 160)에 불순물이 주입되는 것을 막도록 함으로써, 불순물이 소스 라인 영역에만 주입되도록 하여 제품의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명에 따른 플래시 메모리의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 2 및 도 7은 본 발명에 따른 플래시 메모리의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110; 기판 111; 소스 라인 영역
120; 필드 산화막 130; 터널링 산화막
140; 플로팅 게이트 150; ONO
160; 제어 게이트
Claims (5)
- 필드 산화막을 이용하여 필드 영역과 액티브 영역으로 정의되고, 상기 액티브 영역에 플로팅 게이트와 컨트롤 게이트가 적층된 스택 게이트 구조가 형성된 기판을 구비하는 기판 구비 단계;상기 스택 게이트를 감싸도록 상기 기판의 상부에 하부 반사 방지막을 형성하는 하부 반사 방지막 형성 단계;상기 하부 반사 방지막의 상부에 포토레지스트 패턴을 형성하는 포토레지스트 패턴 형성 단계;상기 포토레지스트 패턴을 장벽으로 하부 반사 방지막 및 필드 산화막을 순차적으로 식각하여 상기 필드 영역을 노출시키는 식각 단계;상기 기판의 포토레지스트 패턴을 마스크로 상기 기판의 필드 영역에 불순물 이온을 주입하는 이온 주입 단계; 및에싱을 통해 상기 하부 반사 방지막 및 포토레지스트 패턴을 제거하는 에싱 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 제조 방법.
- 제 1항에 있어서,상기 하부 반사 방지막 형성 단계는 상기 하부 반사 방지막을 상기 기판의 필드 영역 및 액티브 영역의 상부 전체에 형성하는 것을 특징으로 하는 플래시 메모리의 제조 방법.
- 제 1항에 있어서,상기 식각 단계는 상기 포토레지스트 패턴의 개구에 대응되어 노출된 상기 하부 반사 방지막을 식각하여, 상기 기판의 필드 산화막을 식각하는 것을 특징으로 하는 플래시 메모리의 제조 방법.
- 제 1항에 있어서,상기 이온 주입 단계는 상기 스택 게이트 및 상기 스택 게이트의 측부에 잔류한 상기 하부 반사 방지막에 경사진 각도로 상기 불순물 이온을 주입하는 것을 특징으로 하는 플래시 메모리의 제조 방법.
- 제 1항에 있어서,상기 에싱 단계의 이후에는 상기 기판의 상부를 세정액으로 세정하여 상기 포토레지스트 패턴 및 하부 반사 방지막의 잔류물을 제거하는 세정 단계가 더 이루어지는 것을 특징으로 하는 플래시 메모리의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080090131A KR20100031173A (ko) | 2008-09-12 | 2008-09-12 | 플래시 메모리의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080090131A KR20100031173A (ko) | 2008-09-12 | 2008-09-12 | 플래시 메모리의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100031173A true KR20100031173A (ko) | 2010-03-22 |
Family
ID=42180893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080090131A KR20100031173A (ko) | 2008-09-12 | 2008-09-12 | 플래시 메모리의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100031173A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9373698B2 (en) | 2013-12-27 | 2016-06-21 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices and electronic devices |
-
2008
- 2008-09-12 KR KR1020080090131A patent/KR20100031173A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9373698B2 (en) | 2013-12-27 | 2016-06-21 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices and electronic devices |
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Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20080912 |
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| PA0201 | Request for examination | ||
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Patent event date: 20110216 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20100805 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |