KR100720259B1 - 반도체 소자의 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 하나의 반도체 소자에 NMOS 트랜지스터 및 PMOS 트랜지스터를 동시에 형성하는 반도체 소자에 있어서, 게이트 폴리실리콘층에 P형 및 N형 불순물 이온을 주입한 후 게이트를 형성하는 방법을 사용할 경우 P형 및 N형 불순물이 확산되어 반도체 소자의 특성이 저하되는 문제를 해결하기 위하여, 셀 영역의 리세스 게이트 영역 형성 공정에서 사용되는 산화막 패턴을 PMOS 및 NMOS 트랜지스터 영역의 중심부에 형성한 후 게이트 형성 공정을 진행함으로써, 공정을 단순화 시킬 수 있고 불순물의 불필요한 확산을 방지하여, 고농도의 이온이 주입된 폴리실리콘층을 포함하는 P형 및 N형 게이트를 형성할 수 있도록 하는 발명에 관한 것이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.

도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.

본 발명의 목적은 반도체 소자의 형성 방법에 관한 것으로, 하나의 반도체 소자에 NMOS 트랜지스터 및 PMOS 트랜지스터를 동시에 형성하는 반도체 소자에 있어서, 게이트 폴리실리콘층에 P형 및 N형 불순물 이온을 주입한 후 게이트를 형성하는 방법을 사용할 경우 P형 및 N형 불순물이 확산되어 반도체 소자의 특성이 저하되는 문제를 해결하기 위하여, 셀 영역의 리세스 게이트 영역 형성 공정에서 사용되는 산화막 패턴을 PMOS 및 NMOS 트랜지스터 영역의 중심부에 형성한 후 게이트 형성 공정을 진행함으로써, 공정을 단순화 시킬 수 있고 불순물의 불필요한 확산을 방지하여, 고농도의 이온이 주입된 폴리실리콘층을 포함하는 P형 및 N형 게이트를 형성할 수 있도록 하는 발명에 관한 것이다.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.

도 1a를 참조하면, 반도체 기판(10)에 PMOS 트랜지스터 영역(1000A) 및 NMOS 트랜지스터 영역(1000B)을 정의 한다. 다음에는, 반도체 기판(10) 전면에 게이트 산화막(30) 및 폴리실리콘층(40)을 형성한다.

도 1b를 참조하면, PMOS 트랜지스터 영역(1000A)을 차단하는 제 1 감광막 패턴(50)을 형성한 후 N형 불순물 이온주입 공정을 수행하여 NMOS 트랜지스터 영역(1000B) 상부에 형성된 폴리실리콘층(40)이 N형 폴리실리콘층(60)이 되도록 한다. 다음에는, 제 1 감광막 패턴(50)을 제거한다.

도 1c를 참조하면, NMOS 트랜지스터 영역(1000B)을 차단하는 제 2 감광막 패턴(55)을 형성한 후 P형 불순물 이온주입 공정을 수행하여 PMOS 트랜지스터 영역(1000A) 상부에 형성된 폴리실리콘층(40)이 P형 폴리실리콘층(70)이 되도록 한다. 다음에는, 제 2 감광막 패턴(55)을 제거한다.

도 1d를 참조하면, N형 및 P형 폴리실리콘층(60, 70) 상부에 금속층(80) 및 하드마스크층(90)을 형성한다. 이때, P형 및 N형 불순물이 금속층(80)으로 불필요하게 확산되는 문제가 발생할 수 있다.

도 1e를 참조하면, 게이트 마스크를 이용한 식각 공정으로 하드마스크층(90), 금속층(80)을 순차적으로 식각한 후, PMOS 트랜지스터 영역(1000A)의 P형 폴리실리콘층(70)과 NMOS 트랜지스터 영역(1000B)의 N형 폴리실리콘층(60)을 각각 식각하여 P형 폴리실리콘층 패턴(75), 금속층 패턴(85) 및 산화막 패턴(95)을 포함하 는 P형 게이트와 N형 폴리실리콘층 패턴(65), 금속층 패턴(85) 및 하드마스크층 패턴(95)을 포함하는 N형 게이트로 구성되는 듀얼 게이트 구조를 형성한다.

상술한 바와 같이, 이온 주입 방법을 이용하여 P형 게이트 및 N형 게이트 구조를 형성할 경우 이온주입 공정에서 반도체 기판에 손상이 가해질 수 있다. 또한, N형 또는 P형 게이트와 인접한 영역에 불순물이 불필요하게 확산되는 문제가 발생하며, 동시에 N 형 및 P형 게이트를 식각할 경우 N형 폴리실리콘층 및 P형 폴리실리콘층의 식각 선택비가 상이하기 때문에 불량발생률이 높아지는 문제가 있다.

상기 문제점을 해결하기 위하여, 셀 영역의 리세스 게이트 영역 형성 공정에서 사용되는 산화막 패턴을 PMOS 및 NMOS 트랜지스터 영역의 중심부에 형성한 후 게이트 형성 공정을 진행함으로써, 공정을 단순화 시킬 수 있고 불순물의 불필요한 확산을 방지하여, 고농도의 이온이 주입된 폴리실리콘층을 포함하는 P형 및 N형 게이트를 형성할 수 있도록 하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.

상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 형성 방법은
반도체 기판상에 셀 영역의 리세스 게이트 예정 영역과 PMOS 및 NMOS 트랜지스터 영역에 형성되는 P형 및 N형 게이트 예정 영역을 노출시키는 산화막 패턴을 형성하는 단계;
상기 셀 영역에 리세스 게이트 영역을 형성한 후 상기 셀 영역의 산화막 패턴만을 제거하는 단계;
상기 반도체 기판 전체 표면에 게이트 산화막을 형성한 후 폴리실리콘층을 형성하는 단계;
상기 PMOS 트랜지스터 영역의 폴리실리콘층에 P형 불순물 이온을 주입하는 단계;
상기 NMOS 트랜지스터 영역의 폴리실리콘층에 N형 불순물 이온을 주입하는 단계; 및

상기 폴리실리콘층 상부에 게이트 물질층을 적층한 후, 게이트 마스크를 이용하여 상기 셀 영역에 리세스 게이트를 형성하고, 상기 PMOS 및 NMOS 트랜지스터 영역에 P형 및 N형 게이트를 각각 형성하는 단계를 포함하는 것과,
상기 게이트 물질층은 게이트 금속층 및 게이트 하드마스크층을 포함하는 것을 특징으로 한다.

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이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.

도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.

도 2a를 참조하면, 반도체 기판(100)에 셀 영역(2000A)과 PMOS 트랜지스터 영역(2000B) 및 NMOS 트랜지스터 영역(2000C)을 정한다. 다음에는, 반도체 기판(100) 전면에 패드 산화막(110), 패드 질화막(115) 및 하드마스크 산화막층(120)을 순차적으로 형성한다. 여기서, PMOS 트랜지스터 영역(2000B) 및 NMOS 트랜지스터 영역(2000C)은 반도체 기판(100)의 셀 영역이나 주변 회로 영역에 형성되는 경우를 모두 포함한다.

도 2b를 참조하면, 하드마스크 산화막층(120)을 부분 식각하여 셀 영역(2000A)에는 리세스 게이트 예정 영역을 노출시키고, PMOS 트랜지스터 영역(2000B)에 형성되는 P형 게이트 예정 영역 및 NMOS 트랜지스터 영역(2000C)에 형성되는 N형 게이트 예정 영역 사이의 공간을 차단하는 산화막 패턴(125)을 형성한다. 여기서, 산화막 패턴(125)은 실제 게이트로 형성되지 않는 영역의 반도체 기판(100)의 전면에 형성하는 것이 바람직하다.

도 2c를 참조하면, 셀 영역(2000A)의 산화막 패턴(125)을 이용한 식각공정으로 반도체 기판(100)을 리세스 하여 리세스 게이트 영역(140)을 형성한다. 다음에는, 반도체 기판(100) 전면에 감광막층을 형성한 후 셀 영역(2000A)을 노출시키는 마스크를 이용한 사진 식각 공정을 수행하여, PMOS 및 NMOS 트랜지스터 영역(2000B, 2000C) 상부에 감광막 패턴(130)을 형성한다.

도 2d를 참조하면, 감광막 패턴(130)을 식각 마스크로 이용하여 셀 영역(2000A)의 산화막 패턴(125)을 제거한다. 다음에는, 감광막 패턴(130)을 제거한다.

도 2e를 참조하면, PMOS 및 NMOS 트랜지스터 영역(2000B, 2000c)의 산화막 패턴(125)을 이용하여 전면 식각 공정을 수행한다. 따라서 전면 식각 공정으로 셀 영역(2000A)의 반도체 기판(100)과 P형 게이트 및 N형 게이트 예정 영역 표면에 잔류하는 패드 질화막(115) 및 패드 산화막(110)을 제거한다.

도 2f를 참조하면, PMOS 및 NMOS 트랜지스터 영역(2000B, 2000c)의 산화막 패턴(125)을 포함하는 반도체 기판(100) 전체 표면에 게이트 산화막(미도시)을 형성한 후 폴리실리콘층(160)을 형성한다.

도 2g를 참조하면, 폴리실리콘층(160) 상부를 평탄화 식각 한다. 이때, 산화막 패턴(125)을 식각 정지층으로 이용하는 것이 바람직하다.
도 2h를 참조하면, PMOS 트랜지스터 영역(2000B)의 폴리실리콘층(160)에 P형 불순물 이온을 주입하고, NMOS 트랜지스터 영역(2000C)의 폴리실리콘층(160)에 N형 불순물 이온을 주입한다. 따라서, P형 폴리실리콘층(175) 및 N형 폴리실리콘층(165)이 형성된다. 이때, 산화막 패턴(125)에 의해서 P형 및 N형 불순물이 불필요하게 확산되는 현상이 방지된다.

그 다음, 폴리실리콘층(160) 상부에 금속층(180) 및 게이트 하드마스크층(190)을 형성한 후 게이트 마스크를 이용하여 게이트 하드마스크층(190), 금속층(180)을 식각하여 게이트를 형성한다. 여기서, PMOS 및 NMOS 트랜지스터 영역(2000B, 2000c)의 산화막 패턴(125)을 동시에 제거할 수 있으며, 산화막 패턴(125) 하부에 잔류하는 패드 질화막(115) 및 패드 산화막(110)도 식각하여 게이트를 완성한다. 따라서 셀 영역(2000A)에는 리세스 게이트(200)를 형성하고, PMOS 및 NMOS 트랜지스터 영역(2000B, 2000C)에는 P형 및 N형 게이트(210, 220)를 각각 형성한다. 이때, 산화막 패턴(125)에 의해서 P형 및 N형 폴리실리콘층(175, 165)이 정의되므로 고농도의 불순물을 주입하여 반도체 소자의 특성을 향상시키되, 불순물의 불필요한 확산을 방지할 수 있다.

상술한 바와 같이, P형 게이트 및 N형 게이트를 형성하는데 있어서 셀 영역의 리세스 게이트 영역 형성 공정에서 사용되는 산화막 패턴을 PMOS 및 NMOS 트랜 지스터 영역의 중심부에 형성한 후 게이트 형성 공정을 진행함으로써, 공정을 단순화 시킬 수 있고 불순물의 불필요한 확산을 방지하여, 고농도의 이온이 주입된 폴리실리콘층을 포함하는 P형 및 N형 게이트를 형성할 수 있다.

이상에서 설명한 바와 같이, P형 게이트 및 N형 게이트를 형성하는데 있어서 셀 영역의 리세스 게이트 영역 형성 공정에서 사용되는 산화막 패턴을 이용함으로써, 공정을 단순화 시킬 수 있고 불순물의 불필요한 확산을 방지하여, 고농도의 이온이 주입된 폴리실리콘층을 포함하는 P형 및 N형 게이트를 형성할 수 있다. 따라서, 본 발명에 따른 반도체 소자의 형성 방법은 반도체 소자의 특성을 향상시킬 수 있으며 생산 수율을 증가시킬 수 있는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

1. 반도체 기판상에 셀 영역의 리세스 게이트 예정 영역과 PMOS 및 NMOS 트랜지스터 영역에 형성되는 P형 및 N형 게이트 예정 영역을 노출시키는 산화막 패턴을 형성하는 단계;

   상기 셀 영역에 리세스 게이트 영역을 형성한 후 상기 셀 영역의 산화막 패턴만을 제거하는 단계;

   상기 반도체 기판 전체 표면에 게이트 산화막을 형성한 후 폴리실리콘층을 형성하는 단계;

   상기 PMOS 트랜지스터 영역의 폴리실리콘층에 P형 불순물 이온을 주입하는 단계;

   상기 NMOS 트랜지스터 영역의 폴리실리콘층에 N형 불순물 이온을 주입하는 단계; 및

   상기 폴리실리콘층 상부에 게이트 물질층을 적층한 후, 게이트 마스크를 이용하여 상기 셀 영역에 리세스 게이트를 형성하고, 상기 PMOS 및 NMOS 트랜지스터 영역에 P형 및 N형 게이트를 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
2. 제 1 항에 있어서,

   상기 게이트 물질층은 게이트 금속층 및 게이트 하드마스크층을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.

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