KR100710189B1 - 반도체 소자의 트랜지스터 형성방법 - Google Patents

반도체 소자의 트랜지스터 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로, 본 발명에 따른 반도체소자의 트랜지스터 제조방법은 제1 도전형의 웰영역 및 제2 도전형의 웰영역을 각각 형성하는 단계와,상기 웰영역들이 형성된 반도체 기판의 소자분리영역에 트렌치를 형성하는 단계와, 상기 트렌치 하부의 반도체 기판에 제1 도전형을 이용한 이온주입공정을 수행하여, 상기 제1 도전형의 웰영역 내부의 상기 트렌치하부에 이온주입영역을 형성하는 단계와, 상기 트렌치 내부에만 트렌치 매립용 절연막을 형성하여 소자분리막을 형성하는 단계를 포함한다.
소자분리막,트랜지스터

Description

반도체 소자의 트랜지스터 형성방법{Method for forming a transistor in semiconductor device}
도 1은 일반적인 반도체 소자의 트랜지스터를 도시한 구조단면도
도 2 내지 도 6은 본 발명에 따른 반도체소자의 트랜지스터 형성방법을 도시한 공정 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
100: 반도체 기판 120a, 120b: 웰영역
140: 이온주입영역 160b: 게이트전극
170: 소스/드레인영역
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
일반적으로 모스 트랜지스터는 필드 효과 트랜지스터의 일종으로, 반도체 기판에 형성된 소스, 드레인 영역과 이 소스, 드레인 영역이 형성된 기판 상에 게이트 산화막과 게이트가 형성된 구조를 가진다. 또한 소스 및 드레인 영역의 안쪽에 농도가 엷은 LDD영역을 둔 구조의 모스 트랜지스터가 주로 사용된다.
상기와 같이 모스 트랜지스터는 채널의 종류에 따라 N채널 모스 트랜지스터와 P채널 모스 트랜지스터로 나눌 수 있으며, 상기 각 채널의 모스 트랜지스터가 하나의 기판에 형성되는 경우 이를 CMOS(complementary metal oxide semiconductor) 트랜지스터라 한다.
그러면, 도 1을 참조로 하여 종래의 일반적인 모스 트랜지스터의 구조에 대하여 설명하면 다음과 같다.
모스 트랜지스터는 소자분리막(13)이 정의되어 있고, P형 또는 N형 단결정 반도체 기판(10)상에 초기 산화막을 성장시킨 다음, P형 불순물 또는 N형 불순물이 매입된 웰(12a, 12b)이 형성되어 있고, 반도체 기판 웰 경계면 상에 게이트 산화막(16a)이 형성되어 있다. 그리고, 상기 게이트 산화막(16a)상에 폴리 실리콘층을 형성한 후 리소그래피 공정에 의해 게이트 전극(16b)을 형성한후, 상기에서 형성한 게이트 전극(16b)을 마스크로 하여 저농도 불순물 이온을 주입하고 열처리하여 저농도 확산영역(14a)을 형성한 다음, 게이트 전극(16b)의 측벽에 스페이서막(15)이 형성되어 있고, 이를 레지스트로 하여 고농도불순물 이온을 주입한 후 열처리하여 고농도 확산영역(14b)이 형성되어 있다.
따라서 소오스/드레인 영역(14)은 저농도의 확산영역(14a)과 고농도의 확산영역(14b)의 LDD 구조를 갖도록 이루어져 있다.
한편, 상기와 같은 모스 트랜지스터의 구조에서는 동작전압 인가시 소스/드 레인영역(14)에서 인접한 동일 도핑영역인 웰영역(12b)으로의 전류이동통로가 형성되어, 소자의 누설전류를 증가시킬 수 있는 문제점이 있다.
따라서, 상술한 문제점을 해결하기 위한 본 발명은 소자의 누설전류를 감소시키는 반도체 소자의 트랜지스터 형성방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 트랜지스터 제조방법은 제1 도전형의 웰영역 및 제2 도전형의 웰영역을 각각 형성하는 단계와,상기 웰영역들이 형성된 반도체 기판의 소자분리영역에 트렌치를 형성하는 단계와, 상기 트렌치 하부의 반도체 기판에 제1 도전형을 이용한 이온주입공정을 수행하여, 상기 제1 도전형의 웰영역 내부의 상기 트렌치하부에 이온주입영역을 형성하는 단계와, 상기 트렌치 내부에만 트렌치 매립용 절연막을 형성하여 소자분리막을 형성하는 단계를 포함한다.
상기 소자분리막이 형성된 후, 상기 활성영역 상에 게이트산화막 및 게이트를 형성하는 단계와, 상기 게이트가 형성된 반도체 기판에 이온주입공정을 수행하여, 소스/드레인영역을 형성하는 단계를 더 포함한다.
상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 '상'에 있다고 언급되어 지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
도 2 내지 도 6은 본 발명의 실시예에 따른 반도체소자의 트랜지스터 제조방법을 순차적으로 도시한 단면도들이다.
도 2에 도시한 바와 같이, P형의 반도체 기판(100) 내부의 소정영역에 P형 웰영역(120a) 및 N형 웰영역(120b)을 각각 형성한다.
상기 웰영역을 형성하는 공정은 다음과 같다. 우선, 반도체 기판 상에 스크린 산화막(110a)를 형성한 후, P형 웰정의영역을 노출시키는 제1 이온주입 마스크를 상기 반도체 기판(100) 상에 형성하고, 상기 반도체 기판 전면에 P형 이온을 주입하여 상기 제1 웰 형성영역에 P형 이온주입층을 형성한다. 이어, 상기 제1 이온주입 마스크를 제거하고, N형 웰정의영역을 노출시키는 제2 이온주입 마스크를 상기 P형 이온주입층과 이웃한 영역의 반도체 기판 상에 형성하고, 상기 반도체 기판 전면에 N형 이온을 주입하여 상기 N형 웰 정의영역에 N형 이온주입층을 형성한다. 이어, 상기 제2 이온주입 마스크를 제거한다.
상기 P형 및 N형 이온 주입층이 형성된 상태에서 상기 반도체 기판에 소정의 열처리 공정을 진행하여 상기 P형 및 N형 이온주입층의 이온들이 확산되도록 함으로써, P형 웰영역(120a) 및 N형 웰영역(120b)의 형성공정을 완료한다.
상기 P형 및 N형 웰영역(120a, 120b) 사이는 소정 거리 이격되어 있는 데, 상기 P형 및 N형 웰영역(120a, 120b) 사이는 후술하는 소자분리막이 형성될 영역이다.
계속하여, 상기 P형 및 N형 웰영역(120a, 120b)이 형성된 반도체 기판의 스크린 산화막(110a) 상에 질화막(110b)을 형성한다.
이어, 도 3에 도시된 바와 같이, 상기 기판 전면상에 감광막을 도포하고 포토리소그래피공정을 이용하여 상기 감광막을 선택적으로 패터닝하여 소자분리막이 형성될 영역에 상응하는 부위의 감광막을 제거한 마스크 패턴을 형성한다. 그런 다음 상기 마스크 패턴을 식각 마스크로 사용하여 식각한다. 이때, 식각 대상은 상측에서 하측으로부터 질화막(110b), 스크린 산화막(110a) 및 반도체 기판(100)의 소정깊이이다. 이로써, 트렌치(T)가 정의된다. 이어, 마스크 패턴을 제거한다.
이어, 도 4에 도시된 바와 같이, 상기 트렌치(T)가 형성된 반도체 기판 전면에 P형 이온을 주입하여, 상기 트렌치(T) 하부에 위치된 반도체 기판내에 이온주입영역(140)을 형성한다.
상기 P형 이온 주입 공정시 트렌치(T)가 형성된 영역의 반도체 기판에는 표면이 노출되어, 노출된 반도체 기판 즉, 트렌치 하부의 반도체 기판에만 이온주입영역(140)이 형성되고, 트렌치가 형성되지 않은 영역에는 질화막(110b)의 형성으로 인해 이 영역의 반도체 기판이 노출되지 않아 이영역에는 이온주입영역이 형성되지 않는다.
다시 말해, 상기 트렌치가 형성되지 않은 영역에만 형성된 질화막(110b)은 상기 이온주입영역 형성공정시 이온주입 마스킹하는 막질로써 사용된다.
도 5에 도시된 바와 같이, 상기 결과물 전면에 트렌치 내부를 완전히 채우도록 HDP(High Density Plasma) 산화막이나 TEOS(Tetra Ethyl Ortho Silicate) 산화막 등의 트렌치 매립용 절연막을 형성한다. 이후 화학기계연마(Chemical Mechanical Polishing: CMP)공정과 같은 평탄화공정에 의해 상기 반도체 기판(100)이 노출되도록 평탄화시켜 소자분리막(160)을 형성한다.
상기 평탄화 공정시 반도체 기판 상에 형성된 질화막(110b) 및 스크린 산화막(110a)이 제거될 수도 있지만, 상기 질화막(110b)가 노출될 때까지만 평탄화공정을 수행한 후 식각공정등의 제거공정을 통해 노출된 질화막(110b) 및 스크린 산화막(110a)이 제거될 수도 있다.
계속하여, 도 6에 도시된 바와 같이, 공지된 기술과 동일하게 상기 산화막 및 폴리실리콘막을 증착한 후 패터닝하여 게이트산화막(160a) 및 게이트(160b)를 형성하고, LDD (170a) 이온주입 이후 스페이서(165)를 형성하여 소오스/드레인 영역(170b)을 형성한다.
상기에서 P형과 N형을 바꾸어 설명할 수도 있다.
한편, 본 발명에 따른 모스 트랜지스터는 소스/드레인영역(170)에서 인접한 동일 도핑영역인 웰영역(120b) 사이에 이온주입영역(140)을 형성함으로써, 동작전압 인가시 소스/드레인영역에서 웰영역으로의 전류이동을 방지하여, 소자의 누설전류를 감소시킬 수 있다.
본 발명에 따른 반도체 소자의 트랜지스터 형성방법은 소스/드레인영역에서 인접한 동일 도핑영역인 웰영역 사이에 이온주입영역을 형성함으로써, 동작전압 인가시 소스/드레인영역에서 웰영역으로의 전류이동을 방지하여, 소자의 누설전류를 감소시킬 수 있는 효과가 있다.

Claims (3)

  1. 제1 도전형의 웰영역 및 제2 도전형의 웰영역을 각각 형성하는 단계와,
    상기 웰영역들이 형성된 반도체 기판의 소자분리영역에 트렌치를 형성하는 단계와,
    상기 트렌치 하부의 반도체 기판에 제1 도전형을 이용한 이온주입공정을 수행하여, 상기 제1 도전형의 웰영역 내부의 상기 트렌치하부에 이온주입영역을 형성하는 단계와,
    상기 이온주입영역이 형성된 트렌치 내부에만 트렌치 매립용 절연막을 형성하여 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성방법.
  2. 제1 항에 있어서, 상기 소자분리막이 형성된 후,
    상기 활성영역 상에 게이트산화막 및 게이트를 형성하는 단계와,
    상기 게이트가 형성된 반도체 기판에 이온주입공정을 수행하여, 소스/드레인영역을 형성하는 단계를 더 포함하는 반도체 소자의 트랜지스터 형성방법.
  3. 제1 항에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
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Citations (3)

* Cited by examiner, † Cited by third party
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KR0142787B1 (ko) * 1994-07-08 1998-08-17 문정환 모스 트랜지스터 제조방법
KR100353551B1 (ko) * 2000-01-28 2002-09-27 주식회사 하이닉스반도체 실리사이드 형성방법
KR100468692B1 (ko) * 1997-09-22 2005-03-16 삼성전자주식회사 반도체장치의트랜치형소자분리막형성방법

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