KR20010076836A - 반도체장치의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 트랜지스터 제조방법에 관한 것으로서, 특히, 저농도 불순물 도핑층과 고농도 불순물 도핑층을 반도체기판의 활성영역에 먼저 형성한 다음 이들의 소정 부위를 제거하여 트렌치를 형성하고 트렌치에 게이트절연막 및 게이트를 형성하므로서 게이트에 의한 단차를 제거하고 채널저항을 감소시켜 소자의 동작 특성을 개선하도록 한 반도체장치의 매몰형 모스 트랜지스터 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 트랜지스터 제조방법은 반도체기판의 표면으로부터 소정 깊이까지 고농도 도핑층을 형성하는 단계와, 상기 고농도 도핑층의 밑에 저농도 도핑층을 형성하는 단계와, 상기 고농도 도핑층의 소정 부위를 제거하여 상기 저농도 도핑층의 일부 표면을 노출시키는 제 1 개구부를 형성하는 단계와, 상기 노출된 상기 저농도 도핑층의 일부를 제거하여 상기 제 1 개구부의 폭보다 작은 폭을 가지며 상기 저농도 도핑층이 형성되지 않은 순수한 반도체기판의 내부 표면을 노출시키는 제 2 개구부를 형성하는 단계와, 상기 제 1 개구부와 제 2 개구부의 표면 및 노출된 상기 반도체기판의 내부 표면상에 게이트절연막을 형성하는 단계와, 상기 게이트절연막상에 상기 제 1 개구부와 제 2 개구부를 충전하는 도전층을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 트랜지스터 제조방법에 관한 것으로서, 특히, 저농도 불순물 도핑층과 고농도 불순물 도핑층을 반도체기판의 활성영역에 먼저 형성한 다음 이들의 소정 부위를 제거하여 트렌치를 형성하고 트렌치에 게이트절연막 및 게이트를 형성하므로서 게이트에 의한 단차를 제거하고 채널저항을 감소시켜 소자의 동작 특성을 개선하도록 한 반도체장치의 매몰형 모스 트랜지스터 제조방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 각각의 셀은 미세해져 내부의 전계 강도가 증가된다. 이러한 전계 강도의 증가는 소자 동작시 드레인 부근의 공핍층에서 채널영역의 캐리어를 가속시켜 게이트산화막으로 주입시키는 핫-캐리어 효과(hot-carriereffect)를 일으킨다. 상기 게이트산화막에 주입된 캐리어는 반도체기판과 게이트산화막의 계면에 준위를 생성시켜 문턱전압(threshold voltage : VTH)을 변화시키거나 상호 컨덕턴스를 저하시켜 소자 특성을 저하시킨다. 그러므로, 핫-캐리어 효과에 의한 소자 특성의 저하를 감소시키기 위해 LDD(Lightly Doped Drain) 등과 같이 드레인 구조를 변화시킨 구조를 사용하여야 한다.
종래 기술에 따라 제조된 LDD 트랜지스터를 셀부에 채용할 경우, 워드라인을 이루는 게이트라인의 폭에 의하여 트랜지스터의 채널길이가 결정된다. 즉, 게이트라인을 패터닝한 다음, 게이트라인을 이온주입 마스크로 이용하는 이온주입을 기판의 활성영역에 실시하여 게이트라인을 중심으로 대칭되는 형태의 저농도 불순물 도핑영역을 형성한다. 이러한 종래 기술에 의한 소자제조는 제작상의 편의성과 소자 특성의 제어가 용이하다.
그러나, 종래의 기술은 소자의 채널 길이가 적당한 크기로 형성되는 경우에는 소자 특성 및 제조에 큰 어려움이 없으나, 0.25㎛ 이하의 선폭(CD)을 갖는 소자제조시 치명적인 문제점들을 야기한다.
도 1은 종래 기술에 따라 제조된 반도체장치의 모스 트랜지스터 단면도이다.
도 1을 참조하면, 산화막 등으로 이루어진 소자격리막(11)에 의하여 소자활성영역과 소자격리영역이 정의된 실리콘으로 이루어진 반도체기판(10)의 활성영역 상에 산화막으로 이루어진 게이트절연막(12)을 개재한 게이트(13)가 형성되어 있다.
게이트(13) 및 게이트절연막(12)의 측면에는 산화막 또는 질화막으로 이루어진 측벽 스페이서(14)가 형성되어 있다.
이러한 게이트 측벽 스페이서(14) 하단의 기판 활성영역에는 저농도 불순물 확산영역(15)과 고농도 불순물 확산영역(16)이 LDD(lightly doped drain)구조의 소스/드레인을 이루며 형성되어 있다.
이러한 종래 기술에 따른 트랜지스터의 제조방법은 다음과 같다.
먼저, 실리콘등으로 이루어진 p형의 반도체기판(10) 표면의 소정 부분에 LOCOS(Local Oxidation of Silicon) 도는 STI(shallow trench isolation) 등의 방법에 의해 소자활성영역과 격리영역을 정의하는 소자격리막인 필드산화막(11)을 형성하여 소자의 활성영역 및 필드영역을 한정한다.
그 다음, 반도체기판(10)의 표면을 열산화하여 게이트절연막 형성용 산화막을 형성한다.
그리고, 필드산화막 및 게이트절연막 형성용 산화막의 상부에 게이트 형성용 폴리실리콘층을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다. 이때, 폴리실리콘층은 도핑된 것을 사용하거나 도핑되지 않은 실리콘층을 형성한 다음 이온주입 등의 방법으로 도핑시켜 도전성을 갖도록 한다.
그 다음, 폴리실리콘층 상에 포토레지스트를 도포한 후 게이트를 정의하는 노광마스크를 사용한 노광 및 현상을 실시하여 게이트 형성영역을 덮는 포토레지스트패턴(도시안함)을 형성한다.
그리고, 포토레지스트패턴으로 보호되지 않는 게이트 형성용 폴리실리콘층, 게이트절연막 형성용 산화막을 건식식각등의 비등방성 식각으로 제거하여 잔류한 폴리실리콘층으로 이루어진 게이트(13), 그리고 잔류한 산화막(12)으로 이루어진 게이트절연막(12)으로 이루어진 게이트패턴(13,12)을 형성한다.
그 다음, 게이트패턴을 이온주입 마스크로 이용하는 n형 불순물 이온주입을 저농도로 기판(10)의 노출된 활성영역에 실시하여 저농도 불순물 이온매몰층을 게이트패턴 양측에 서로 대응하는 형태로 형성한다. 이때, 저농도 불순물 이온매몰층은 LDD 구조의 저농도 불순물 확산영역을 형성하기 위하여 형성한다.
그리고, 게이트(13) 및 게이트절연막(12)의 측면에 절연체로 이루어진 측벽 스페이서(sidewall spacer,14)를 형성한다. 상기에서, 측벽 스페이서(14)는 게이트패턴을 덮도록 기판상에 산화실리콘 또는 질화막 등의 절연층을 증착한 후 반도체기판(10) 표면이 노출되도록 에치백(etchback)하므로써 형성된다. 측벽 스페이서(14)는 게이트(13)를 주변으로부터 절연시키는 동시에 소스/드레인의 고농도 불순물 확산영역을 형성하기 위한 이온주입마스크로 이용된다.
그리고, 게이트패턴과 측벽 스페이서(14)을 이온주입 마스크로 사용하여 반도체기판(10)의 노출된 활성영역에 n형의 불순물 이온들을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 고농도 불순물 이온매몰층을 형성한다. 이때, 고농도 불순물 이온매몰층은 저농도 불순물 이온매몰층과 대부분 중첩되고, 다만, 측벽 스페이서(14) 하부에서는 저농도 불순물 이온매몰층만 형성된다.
그 다음, 저농도 불순물 이온매몰층과 고농도 불순물 이온매몰층이 형성된 기판(10)에 어닐링 등의 열공정을 실시하여 소스/드레인 졍션을 형성하기 위한 불순물 이온들을 확산시켜 저농도 불순물 확산영역(15)과 고농도 불순물 확산영역(16)을 형성한다.
이와 같이 제조된 모스형 전계효과 트랜지스터의 채널길이는 게이트(13)의 폭과 거의 같은 크기를 갖게된다.
그러나, 상술한 바와 같이 종래 기술에 따라 제조된 트랜지스터는 반도체장치가 고집적화 되어 소자의 크기가 감소됨에 따라 게이트의 폭이 짧아져 채널의 길이가 감소되므로 단채널효과가 발생될 뿐만 아니라 펀치스루우가 증가되며, 게이트가 기판 표면 상부에 형성되므로 주위와의 단차가 커서 후속 평탄화공정 등의 마진이 감소하는 문제점이 있다.
따라서, 본 발명의 목적은 저농도 불순물 도핑층과 고농도 불순물 도핑층을 반도체기판의 활성영역에 먼저 형성한 다음 이들의 소정 부위를 제거하여 트렌치를 형성하고 트렌치에 게이트절연막 및 게이트를 형성하므로서 게이트에 의한 단차를 감소시키고 채널저항을 감소시켜 소자의 동작 특성을 개선하도록 한 반도체장치의 모스 트랜지스터 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 트랜지스터 제조방법은 반도체기판의 표면으로부터 소정 깊이까지 고농도 도핑층을 형성하는 단계와, 상기 고농도 도핑층의 밑에 저농도 도핑층을 형성하는 단계와, 상기 고농도 도핑층의 소정 부위를 제거하여 상기 저농도 도핑층의 일부 표면을 노출시키는 제 1 개구부를 형성하는 단계와, 상기 노출된 상기 저농도 도핑층의 일부를 제거하여 상기 제 1 개구부의 폭보다 작은 폭을 가지며 상기 저농도 도핑층이 형성되지 않은 순수한 반도체기판의 내부 표면을 노출시키는 제 2 개구부를 형성하는 단계와, 상기 제 1 개구부와 제 2 개구부의 표면 및 노출된 상기 반도체기판의 내부 표면상에 게이트절연막을 형성하는 단계와, 상기 게이트절연막상에 상기 제 1 개구부와 제 2 개구부를 충전하는 도전층을 형성하는 단계를 포함하여 이루어진다.
도 1은 종래 기술에 따라 제조된 반도체장치의 모스 트랜지스터 단면도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 모스 트랜지스터 제조공정 단면도
본 발명은 모스(MOS) 구조의 트랜지스터를 제조하는데 있어서 실리콘기판의 표면에 트렌치를 형성하고 이러한 트렌치에 게이트를 형성하므로서 게이트 상부 표면과 소스/드레인의 상부 표면이 동일한 레벨에 있게 하고, 또한, LDD 구조를 갖도록 하므로서 트랜지스터의 동작특성을 개선한다.
즉, 종래 기술에서 활성영역상에 게이트를 형성하고 그 게이트의 하부 레벨에 소스/드레인을 형성하는 대신, 게이트와 소스/드레인을 동일한 레벨에 형성하므로서 게이트에 기인한 단차발생을 크게 감소시키며, 게이트가 기판 표면 아래에 형성되므로서 야기될 수 있는 채널저항과 문턱전압 등을 LDD 구조를 채용하여 트랜지스터의 동작특성을 개선한다.
본 발명은 소자의 도전형에 따라 적절한 도전형의 웰을 기판의 활성영역에 형성한 다음, 웰 형성용 이온주입 마스크를 그대로 이용하여 소스/드레인 형성용 이온주입을 이온주입 에너지를 조절하여 기판에 실시하므로서 고농도 도핑영역과 저농도 도핑영역을 형성한다. 따라서, 별도의 마스킹 공정이 필요하지 않다.
또한, 본 발명은 게이트가 형성될 부위의 상기 도핑영역을 이단계 식각으로 각각 잔류시켜 LDD 구조의 소스/드레인을 형성하여 트렌치에 매몰된 형태의 게이트 구조상 필연적으로 길어지는 채널에 기인한 채널저항 증가를 방지한다.
따라서, 본 발명에 따라 제조된 트랜지스터는 게이트에 기인한 단차발생이 거의 없고, 길어진 채널 때문에 발생하는 채널 저항의 증가로 동작전압이 증가하는 것을 LDD 구조로 해결하므로서 채널 저항을 감소시켜 소자의 동작전압을 낮출 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 채널길이 방향에서 바라본 반도체장치의 모스 트랜지스터 제조공정 단면도이다.
도 2a를 참조하면, 실리콘등으로 이루어진 제 1 도전형의 반도체기판(20) 표면의 소정 부분에 LOCOS(Local Oxidation of Silicon) 도는 STI(shallow trench isolation) 등의 방법에 의해 소자활성영역과 격리영역을 정의하는 소자격리막인 필드산화막(도시안함)을 형성하여 소자의 활성영역 및 필드영역을 한정한다. 이때, 웰 형성용 이온주입 마스크를 이용한 이온주입 및 어닐링으로 반도체기판에 제 1 도전형의 웰을 형성할 수 있다.
그 다음, 반도체기판(20)의 노출된 표면에 고농도와 저에너지를 갖는 제 1 이온주입을 제 2 도전형 불순물로 실시하여 기판(20)의 상부 표면에 고농도 불순물 이온매몰층을 형성한 다음, 계속하여 이온주입 파라메타를 저농도와 고에너지를 갖도록 하여 제 2 이온주입을 제 2 도전형 불순물로 기판에 실시하여 제 2 이온주입의 Rp(range of projection)이 고농도 불순물 매몰층 하부에 위치하는 저농도 불순물 이온매몰층을 형성한다. 이때, 웰 형성용 이온주입 마스크를 이용하여 제 1 도전형 웰을 형성한 경우, 제 1 및 제 2 이온주입은 추가 이온주입 마스크를 사용하지 않고 기존의 웰 형성용 이온주입 마스크를 사용하여 고농도 및 저농도 불순물 이온매몰층을 형성할 수 있다.
그리고, 이들 고농도 및 저농도 불순물 이온매몰층의 불순물 이온들을 충분히 확산시켜 기판 상부 표면하에 고농도 도핑층(22)과 그 아래에 저농도 도핑층(21)을 형성한다.
도 2b를 참조하면, 고농도 도핑층의 소정 부위를 제거하여 저농도 도핑층(21)의 하부 게이트가 형성될 제 2 개구부 형성영역을 노출시키는 상부 게이트가 형성될 트렌치 형태의 제 1 개구부를 고농도 도핑층(220)을 일부 잔류시켜 형성한다. 이때, 제 1 개구부는, 고농도 도핑층(220) 표면에 포토레지스트를 도포한 후 게이트 형성영역 정의용 노광마스크를 이용한 노광 및 현상으로 포토레지스트 패턴을 형성한 다음, 포토레지스트패턴으로 보호되지 않는 부위의 상기 고농도 도핑층을 건식식각 등의 비등방성식각으로 제거하여 형성한 후, 상기 포토레지스트패턴을 제거하는 방법으로 형성한다.
도 2c를 참조하면, 다시 노출된 저농도 도핑층 표면 및 잔류한 고농도 도핑층(220) 표면에 하부 게이트가 형성될 제 2 개구부 표면만을 노출시키는 포토레지스트패턴을 형성한 후 이로부터 보호되지 않는 부위의 저농도 도핑층을 건식식각 등의 비등방성식각으로 제거하여 도핑되지 않은 기판(20) 표면을 노출시키는 제 2 개구부를 잔류한 저농도 도핑층(210)으로 형성한다. 이때, 잔류한 저농도 도핑층(210)은 트랜지스터의 LDD 구조를 형성한게 된다.
도 2d를 참조하면, 노출된 기판(20) 표면과 잔류한 고농도 도핑층(220) 및 저농도 도핑층(210)의 표면에 게이트절연막 형성용 산화막(23)을 형성한다. 이때,산화막(23)은 기판(20) 및 저농도 도핑층(210)과 고농도 도핑층(220)에 포함된 실리콘을 산소와 반응시키는 열산화반으으로 형성한다.
도 2e를 참조하면, 제 1 개구부와 제 2 개구부를 포함하는 산화막의 전면에 게이트 형성용 도전층을 증착한다. 이때, 도전층은 도핑된 폴리실리콘을 상기 제 1 및 제 2 개구부를 충분히 매립하는 두께로 화학기상증착으로 형성한다.
그리고, 고농도 도핑층(220)의 표면이 노출되도록 폴리실리콘층과 산화막에 평탄화공정을 실시한다. 이때, 평탄화공정은 화학기계적연마(chemical mechanical polishing) 또는 에치백으로 상기 고농도 도핑층(220)의 표면이 노출되도록 실시한다.
따라서, 잔류한 산화막으로 이루어진 게이트절연막(230)과 잔류한 폴리실리콘층으로 이루어진 게이트(24)가 형성된다.
본 발명의 실시예에 따라 제조된 트랜지스터는 고농도 도핑영역(220)과 저농도 도핑영역(210)으로 이루어진 LDD 구조의 소스/드레인과 이러한 소스/드레인에 양측면이 둘러싸인 형태의 게이트(24) 및 게이트(24)와 소스/드레인 사이에 개재된 게이트절연막(24)으로 이루어진 구조를 갖는다. 특히, 게이트(24)의 상부 표면과 소스/드레인의 고농도 도핑층(220) 상부 표면이 동일한 레벨을 갖도록 형성된다.
따라서, 본 발명은 웰 형성공정에서 사용한 이온주입 마스크를 이용하여 소소/드레인 형성용 이온주입을 실시하므로 별도의 마스킹공정이 필요하지 않아 공정이 단순화되며, 트렌치 또는 소스/드레인영역에 매몰된 형태의 게이트를 형성하므로 주변부위와의 단차가 크게 감소하며, 또한, LDD 구조를 채용하므로서 단채널 효과를 갖도록하여 트랜지스터 소자가 저전압에서 동작하도록 하는 장점이 있다.
결국, 종래 기술에 사용되는 두 개 내지 세 개 정도의 층간배선 보다 더 많은 수의 층간배선들을 채용할 수 있고, 이러한 배선들의 사진식각공정에서 단차 때문에 발생하는 문제점들을 해결할 수 있는 장점이 있다.
Claims (5)
- 반도체기판의 표면으로부터 소정 깊이까지 고농도 도핑층을 형성하는 단계와,상기 고농도 도핑층의 밑에 저농도 도핑층을 형성하는 단계와,상기 고농도 도핑층의 소정 부위를 제거하여 상기 저농도 도핑층의 일부 표면을 노출시키는 제 1 개구부를 형성하는 단계와,상기 노출된 상기 저농도 도핑층의 일부를 제거하여 상기 제 1 개구부의 폭보다 작은 폭을 가지며 상기 저농도 도핑층이 형성되지 않은 순수한 반도체기판의 내부 표면을 노출시키는 제 2 개구부를 형성하는 단계와,상기 제 1 개구부와 제 2 개구부의 표면 및 노출된 상기 반도체기판의 내부 표면상에 게이트절연막을 형성하는 단계와,상기 게이트절연막상에 상기 제 1 개구부와 제 2 개구부를 충전하는 도전층을 형성하는 단계로 이루어진 반도체장치의 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 고농도 도핑층과 상기 저농도 도핑층을 형성하는 단계는,소자활성영역과 소자격리영역이 정의된 상기 반도체기판의 소자활성영역에 웰 형성용 이온주입마스크를 사용하는 이온주입으로 제 1 도전형 웰을 형성하는 단계와,상기 이온주입마스크를 이용하는 이온주입으로 상기 반도체기판 표면으로부터 소정 깊이에 제 2 도전형 고농도 불순물 매몰층을 형성하는 단계와,상기 이온주입마스크를 이용하는 이온주입으로 상기 제 2 도전형 고농도 불순물 매몰층을 하부에 제 2 도전형 저농도 불순물 매몰층을 형성하는 단계와,상기 불순물을 충분히 확산시키는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 게이트절연막은 상기 고농도 및 저농도 도핑층과 노출된 상기 반도체기판의 내부 표면을 산화시켜 형성하는 것이 특징인 반도체장치의 트랜지스터 제조방법.
- 청구항 3에 있어서,상기 도전층을 형성하는 단계는,상기 제 1 개구부와 제 2 개구부를 층분히 매립하는 두께로 도전물질층을 상기 고농도 도핑층상에 형성하는 단계와,상기 도전물질층의 표면을 상기 고농도 도핑층의 표면이 노출되도록 평탄화하여 잔류한 상기 도전물질층으로 형성하는 것이 특징인 반도체장치의 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 도전층은 게이트인 것이 특징인 반도체장치의 트랜지스터 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030052823A (ko) * | 2001-12-21 | 2003-06-27 | 동부전자 주식회사 | 반도체 소자 및 그 제조방법 |
-
2000
- 2000-01-28 KR KR1020000004241A patent/KR20010076836A/ko not_active Application Discontinuation
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