KR19990041690A - 엘디디형 모스 트랜지스터 및 그 제조방법 - Google Patents

Abstract

본 발명은 엘디디(LDD:lightly doped drain)형 모스 트랜지스터 및 그 제조방법에 관한 것으로, 반도체 기판 상에 게이트 산화막과 제1, 2 게이트 전극이 각각 형성된 제1, 2 영역에 저농도 소스/드레인 영역을 형성한 다음 산화막이나 질화막으로 제1 스페이서층을 형성하고, 제1 영역만을 노출시키는 포토레지스트 패턴을 형성한 후 이방성 식각 공정으로 제1 스페이서층을 식각하여 게이트의 측면에 제1 스페이서를 형성하고, 고농도 소스/드레인 영역을 형성한 다음 반도체 기판 상에 산화막이나 질화막으로 제2 스페이서층을 형성하며, 제2 영역만을 노출시키는 포토레지스트 패턴을 형성한 후 이방성 식각 공정으로 제1, 2 스페이서층을 식각하여 제2 게이트의 측면에 상기 제1 스페이서와는 구조가 다른 제2 스페이서를 형성한 다음 고농도 소스/드레인 영역을 형성함으로써 선택적으로 원하는 LDD 스페이서 구조를 얻을 수 있을 뿐만 아니라 그에 따라 저농도 소스/드레인 영역의 폭이 달라져 드레인 또는 소스의 저농도 불순물 영역에서의 저항 조건과 게이트와 드레인 영역이 겹치는 정도인 접합 조건을 선택적으로 얻을 수 있으므로 트랜지스터의 특성을 다양화할 수 있을 뿐만 아니라 트랜지스터 특성의 미세 조정도 쉽게 할 수 있다.

Description

엘디디형 모스 트랜지스터 및 그 제조방법

본 발명은 엘디디(lightly doped drain:이하 "LDD"라 한다)형 모스 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 LDD형 모스 트랜지스터 제조시 트랜지스터 각각의 LDD 스페이서 구조를 선택적으로 다르게 한 LDD형 모스 트랜지스터 및 그 제조방법에 관한 것이다.

일반적으로 모스 트랜지스터는 반도체 기판에 형성된 소스, 드레인 영역과, 이 소스, 드레인 영역이 형성된 기판 상에 게이트 산화막과 게이트가 형성된 구조를 가진다.

또한, 소스 및 드레인 영역의 안쪽에 농도가 엷은 LDD 영역을 둔 구조의 모스 트랜지스터가 주로 사용되고 있다.

상기와 같은 모스 트랜지스터는 채널의 종류에 따라 N 채널 모스 트랜지스터와 P 채널 모스 트랜지스터로 나눌 수 있으며, 상기 각 채널의 모스 트랜지스터가 하나의 기판에 형성되는 경우 이를 CMOS(complementary metal oxide semiconductor) 트랜지스터라 한다.

그러면, 첨부된 도 3을 참조로 하여 종래의 LDD형 CMOS 트랜지스터의 구조 및 그 제조방법에 대하여 설명하면 다음과 같다.

도 3에서 알 수 있는 바와 같이 LDD형 CMOS 트랜지스터는 P형 또는 N형 단결정 실리콘 기판(1)에 P형 불순물이 매입된 P 웰(3)과 N형 불순물이 매입된 N 웰(3')이 각각 형성되어 있으며, 상기 실리콘 기판(1)의 각 웰(3, 3') 경계부 표면에는 필드 산화막(2)이 선택적으로 마련되어 소자 분리가 이루어진다.

상기 P 웰(3)과 N 웰(3') 상의 소자 영역에는 각각 게이트 산화막(4)과 게이트 전극(5)이 형성되어 있으며, 각 게이트 전극(5)의 측벽에는 LDD 스페이서(7)가 형성되어 있다.

또한, 상기 LDD 스페이서(7)의 하측 실리콘 기판(1)에는 불순물 농도가 엷은 저농도 소스/드레인 영역(6, 6')이 각각 형성되어 있고, 상기 LDD 스페이서(7)의 끝단과 상기 필드 산화막(2) 끝단 사이의 실리콘 기판(1)에는 상기 저농도 소스/드레인 영역(6, 6')과 인접하며 불순물 농도가 높은 고농도 소스/드레인 영역(8, 8')이 각각 형성되어 있다.

그리고, 상기 게이트 전극(5)과 필드 산화막(2) 및 게이트 산화막(4) 상부에는 절연을 위한 층간 절연막(9)이 형성되어 있으며, 상기 층간 절연막(9)과 게이트 산화막(4)은 고농도 소스/드레인 영역(8, 8')을 노출시키는 콘택트 홀(contact hole)이 형성되어 있다.

또한, 상기 층간 절연막(9) 상부에는 도전막의 전극(10)이 형성되어 상기 콘택트 홀을 통하여 고농도 소스/드레인 영역(8, 8')과 연결되어 있다.

상기와 같이 구성된 종래 LDD형 CMOS 트랜지스터의 제조방법을 도 3을 참조하여 간략히 설명하면 다음과 같다.

먼저 P형 또는 N형 단결정 실리콘 기판(1) 표면에 필드 산화막(2)을 형성하여 각 웰 영역을 정의한 다음, 정의된 웰 영역에 이온을 주입하고 확산하여 불순물 농도의 균일성이 높은 P 웰(3)과 N 웰(3')을 형성한다.

그리고 상기 기판(1) 또는 웰(3, 3') 상에 게이트 산화막(4)을 형성하고, 그 위에 다결정 실리콘으로 게이트 전극(5)을 형성한다.

상기 게이트 전극(5)을 마스크로 하여 상기 각 웰(3, 3')과 반대 도전형을 갖는 저농도의 불순물을 각 웰(3, 3')에 저 에너지로 이온 주입하여 저농도의 제1 소스/드레인 영역(6, 6')을 각각 형성한 다음, 기판(1) 전면에 걸쳐 저압 화학 기상 증착법(LPCVD:low pressure chemical vapor deposition)으로 산화막을 침적시킨 후 이방성 식각하여 게이트(5)의 측벽에 절연 스페이서(7)를 형성한다.

그 다음 상기 제1 소스/드레인 영역(6)을 형성하기 위한 이온주입 공정시 주입된 불순물과 동일 도전형의 불순물을 상기 스페이서(7)를 마스크로 하여 기판(1)에 이온 주입함으로써 고농도의 제2 소스/드레인 영역(8, 8')을 각각 형성하고, 그 위에 절연막(9)을 형성한다.

이후, 절연막(9)을 식각하여 콘택트 홀을 형성하고, 스퍼터링법 등에 의해 도전막을 증착하고 패터닝하여 전극(10)을 형성함으로써 LDD 구조의 모스 트랜지스터를 완성한다.

이와 같은 LDD형 CMOS 트랜지스터는 LDD라고 하는 농도가 엷은 드레인 영역을 갖추어 이 부분의 접합 내압을 통상의 드레인부보다 높여 게이트 전계의 집중을 이 LDD 부분에 한정시킴으로써 표면 부분의 내압 저하를 방지하였지만 N-모스 트랜지스터, P-모스 트랜지스터 모두 동일한 LDD 스페이서 구조를 가지므로 N-모스, P-모스 트랜지스터의 특성 변화 및 특성을 미세 조정하는 데 한계가 있다.

본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 모스 트랜지스터 제조시 선택적으로 원하는 LDD 스페이서 구조를 얻는 데 있다.

도 1 은 본 발명에 따른 선택적 스페이서를 갖는 LDD형 CMOS 트랜지스터를 도시한 단면 구조도이고,

도 2(a)∼(e)는 본 발명에 따른 LDD형 CMOS 트랜지스터의 제조 공정 순서도이고,

도 3 은 종래의 LDD형 CMOS 트랜지스터를 도시한 단면 구조도이다.

상기와 같은 목적을 달성하기 위하여 본 발명에서는 복수개의 트랜지스터가 형성되는 반도체 기판에서 각 트랜지스터의 저농도 소스/드레인 영역을 형성하기 위한 스페이서층 식각시 그 식각되는 스페이서층의 두께를 선택적으로 다르게 한다.

또한, 저농도 소스/드레인 영역이 형성되어 있는 반도체 기판 상에 선택적으로 구조가 다르게 형성된 스페이서를 이용하여 고농도 소스/드레인 영역을 형성함으로써 저농도 소스/드레인 영역의 폭을 조정할 수 있도록 한다.

이하, 첨부된 도면을 참조로 하여 본 발명에 따른 바람직한 일 실시예를 설명하면 다음과 같다.

도 1 은 본 발명의 일 실시예에 따른 트윈 웰(twin well) 방식의 LDD형 CMOS 트랜지스터의 단면도를 도시한 것으로, 그 단면 구조를 설명하면 다음과 같다.

P형 또는 N형 단결정 실리콘 기판(100)에 P형 불순물이 매입된 P 웰(120a)과 N형 불순물이 매입된 N 웰(120b)이 각각 형성되어 있으며, 상기 실리콘 기판(100)의 각 웰(120a, 120b) 경계부 표면에는 필드 산화막(110)이 선택적으로 마련되어 소자 분리가 이루어진다.

상기 P 웰(120a)과 N 웰(120b)상의 소자 영역에는 각각 게이트 산화막(130a, 130b)과 게이트 전극(140a, 140b)이 형성되어 있으며, 각 게이트 전극(140a, 140b)의 측벽에는 각각 그 폭이 서로 다른 스페이서(160a, 160b)가 형성되어 있다.

상기에서 P 웰(120a) 쪽의 스페이서(160a)는 두 개의 스페이서층으로 이루어지며, N 웰(120b) 쪽의 스페이서(160b)는 한 개의 스페이서층으로 이루어진다.

또한, 상기 각 스페이서(160a, 160b)의 하측 실리콘 기판(100)에는 불순물 농도가 엷은 저농도 소스/드레인 영역(150a, 150b)이 각각 형성되고, 상기 스페이서(160a, 160b)의 끝단과 상기 필드 산화막(110) 끝단 사이의 실리콘 기판(100)에는 상기 저농도 소스/드레인 영역(150a, 150b)과 인접하며 불순물 농도가 높은 고농도 소스/드레인 영역(170a, 170b)이 각각 형성되어 있다.

그리고, 상기 게이트 전극(140a, 140b)과 필드 산화막(110) 및 게이트 산화막(130a, 130b) 상부에는 절연을 위한 층간 절연막(180)이 형성되어 있으며, 상기 층간 절연막(180)과 게이트 산화막(130a, 130b)은 고농도 소스/드레인 영역(170a, 170b)을 노출시키는 콘택트 홀이 형성되어 있다.

또한, 상기 층간 절연막(180) 상부에는 도전막의 전극(190)이 형성되어 상기 콘택트 홀을 통하여 고농도 소스/드레인 영역(170a, 170b)과 연결되어 있다.

상기와 같이 구성된 서로 다른 LDD 구조를 가지는 트윈 웰 방식의 LDD형 CMOS 트랜지스터의 제조 과정을 첨부된 도 2a∼2e를 참조하여 상세히 설명하면 다음과 같다.

먼저, 열산화 공정을 이용하여 N형 또는 P형 단결정 실리콘 기판(100) 상에 얇은 초기 산화막을 형성하고, LOCOS(local oxidation of silicon) 방법으로 필드 산화막(110)을 형성하여 P형 영역과 N형 영역을 정의한다.

그리고 앞에서 정의된 두 영역에 각각 P형 불순물(이온)과 N형 불순물(이온)을 주입하고 열처리함으로써 P 웰(120a)과 N 웰(120b)을 형성하고, 일반적인 사진식각 공정에 의해 초기 산화막을 제거한다.

여기에서 P 웰(120a)에는 N 모스 트랜지스터가 형성되고, N 웰(120b)에는 P 모스 트랜지스터가 형성된다.

이후, 도 2a에서와 같이 열산화를 통하여 게이트 산화막(130a, 130b)을 각각 형성하고, 다결정 실리콘을 증착하여 패터닝함으로써 두 영역에 각각 게이트 전극(140a, 140b)을 형성한다.

그리고 사진(photolithography) 공정을 통해 P 웰(120a)과 N 웰(120b)에 각각 저농도의 N형 불순물과 P형 불순물을 주입한 후 열처리 공정을 통해 확산되도록 함으로써 저농도 소스/드레인 영역(150a, 150b)을 각각 형성한다.

그리고 도 2b에서와 같이 실리콘 기판(100) 상에 저압 화학 기상 증착법(LPCVD:low pressure chemical vapor deposition) 또는 상압 화학 기상 증착법(APCVD:atmospheric pressure chemical vapor deposition)에 의한 산화막이나 질화막으로 제1 스페이서층(160)을 형성한다.

이후, 도 2c에서와 같이 두 웰(120a, 120b) 중 한쪽, 예를 들면 N 웰(120b)만을 노출시키는 포토레지스트 패턴을 형성한 후 이방성 식각 공정으로 제1 스페이서층(160)을 식각하여 게이트 전극(140b)의 측면에 스페이서(160b)를 형성한다.

이어 P형의 불순물을 주입하여 N 웰(120b)에 고농도 소스/드레인 영역(170b)을 형성하고, CVD 방법으로 도 2d와 같이 산화막이나 질화막으로 제2 스페이서층(160')을 형성한다.

그리고 도 2e와 같이 P 웰(120a)만을 노출시키는 포토레지스트 패턴을 형성한 후 이방성 식각 공정으로 제1, 제2 스페이서층(160, 160')을 식각하여 게이트 전극(140a)의 측면에 스페이서(160a)를 형성한다.

이때 형성되는 P 웰(120a) 쪽의 스페이서(160a)는 두 개의 스페이서층(160, 160')을 식각하여 만들어지기 때문에 N 웰(120b) 쪽의 스페이서(160b)보다 큰 폭을 가진 구조를 가진다.

이어 N형의 불순물을 주입하여 P 웰(120a)에 고농도 소스/드레인 영역(170a)을 형성한다.

이와 같이 선택된 P 웰(120a) 쪽의 스페이서(160a) 폭을 조절하여 저농도 소스/드레인 영역(150a)의 폭을 조절할 수 있기 때문에 소스/드레인 항복 전압, 소스/드레인 포화 전류, 스위칭 온/오프 전류 등의 트랜지스터 특성을 개선하고 트랜지스터의 특성을 다양화할 수 있다.

이어, 도 1에서와 같이 층간 절연막(180)을 증착하고, 게이트 절연막(130a, 130b)과 함께 식각하여 P 웰(120a), N 웰(120b)의 각 고농도 소스 드레인 영역(170a, 170b)을 드러내는 콘택트 홀을 형성한다.

그리고 스퍼터링법 등으로 도전막을 증착하고 패터닝하여 콘택트 홀을 통하여 각 고농도 소스/드레인 영역(170a, 170b)과 연결되는 전극(190)을 형성함으로써 트윈 웰 방식의 LDD형 CMOS 트랜지스터를 완성한다.

상기의 일 실시예에서 CMOS 트랜지스터를 위주로 설명하였지만 본 발명은 상기 CMOS 트랜지스터에 한정되는 것이 아니라 일반적인 모든 모스 트랜지스터에 적용할 수 있다.

이와 같이 본 발명은 모스 트랜지스터 제조시 선택적으로 원하는 LDD 스페이서 구조를 얻을 수 있을 뿐만 아니라 그에 따라 저농도 소스/드레인 영역의 폭이 달라져 드레인 또는 소스의 저농도 불순물 영역에서의 저항 조건과 게이트와 드레인 영역이 겹치는 정도인 접합 조건을 선택적으로 얻을 수 있으므로 트랜지스터의 특성을 다양화할 수 있을 뿐만 아니라 트랜지스터 특성의 미세 조정도 쉽게 할 수 있다.

Claims (7)

1. 불순물 농도가 엷은 제1 및 제2 저농도 소스/드레인 영역과, 상기 제1 및 제2 저농도 소스/드레인 영역에 각각 인접하며 불순물 농도가 높은 제1 및 제2 고농도 소스/드레인 영역을 가지고 있는 제1 및 제2 LDD형 모스 트랜지스터 영역을 포함하는 반도체 기판;

   상기 반도체 기판의 제1 및 제2 LDD형 모스 트랜지스터 영역 위에 각각 형성되어 있는 제1 및 제2 게이트 산화막;

   상기 제1 및 제2 게이트 산화막 위에 각각 형성되어 있는 제1 및 제2 게이트 전극;

   상기 제1 및 제2 게이트 전극의 측벽에 형성되어 있는 제1 및 제2 스페이서를 포함하며, 상기 제1 및 제2 스페이서의 폭이 서로 다른 LDD형 모스 트랜지스터.
2. 청구항 1 에 있어서, 상기 제1 또는 제2 스페이서중 하나는 한 개의 스페이서층으로 되어 있으며, 다른 하나는 두 개의 스페이서층으로 되어 있는 것을 특징으로 하는 LDD형 모스 트랜지스터.
3. 청구항 1 에 있어서, 제1 모스 트랜지스터와 제2 모스 트랜지스터는 다른 종류의 채널을 가지는 것을 특징으로 하는 LDD형 모스 트랜지스터.
4. 청구항 1 에 있어서, 제1 모스 트랜지스터와 제2 모스 트랜지스터는 동일 종류의 채널을 가지는 것을 특징으로 하는 LDD형 모스 트랜지스터.
5. 제1 게이트와 제2 게이트가 상부에 각각 형성되어 있는 제1 및 제2 영역으로 나뉘어진 반도체 기판의 상기 제1 영역 및 제2 영역에 각각 제1 및 제2 저농도 소스/드레인 영역을 형성하는 단계와;

   상기 반도체 기판 상에 제1 절연막을 증착하는 단계와;

   상기 제1 절연막 중 상기 제1 영역 위의 부분을 식각하여 상기 제1 영역 위의 상기 제1 게이트 측벽 상에 제1 스페이서 구조를 형성하는 단계와;

   상기 제1 영역에 불순물을 주입하여 고농도의 소스/드레인 영역을 형성하는 단계와;

   상기 반도체 기판 상에 제2 절연막을 적층하는 단계와;

   상기 제1 및 제2 절연막 중 상기 제2 영역 위의 부분을 식각하여 상기 제2 영역 위의 제2 게이트 측벽상에 상기 제1 스페이서와는 다른 구조의 제2 스페이서를 형성하는 단계와;

   상기 제2 영역에 불순물을 주입하여 고농도의 소스/드레인 영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 LDD형 모스 트랜지스터 제조방법.
6. 청구항 5 에 있어서, 상기 제1 및 제2 절연막은 저압 화학 기상 증착법 또는 상압 화학 기상 증착법으로 증착하는 것을 특징으로 하는 LDD형 모스 트랜지스터 제조방법.
7. 청구항 5 또는 6 에 있어서, 상기 제1 및 제2 절연막은 산화막 또는 질화막인 것을 특징으로 하는 LDD형 모스 트랜지스터 제조방법.