KR100384870B1 - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 실리콘기판상의 소정영역에 워드라인들을 형성하는 단계와, 상기 워드라인 측면에 제1스페이서를 형성하는 단계, 상기 제1스페이서를 일정두께만큼 습식식각하는 단계, 및 상기 제1스페이서상에 제2스페이서를 형성하는 단계를 포함하는 반도체소자의 제조방법을 제공함으로써 워드라인 형성후 스페이서 형성시 스페이서용 산화막 불균일한 증착으로 인해 웨이퍼 가장자리에서 발생하는 불량(almost fail)을 방지한다.

Description

반도체소자의 제조방법{Method of fabricating semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 워드라인 형성후 스페이서 형성시 스페이서용 산화막 불균일한 증착으로 인해 웨이퍼 가장자리에서 발생하는 불량(almost fail)을 방지하기 위한 방법에 관한 것이다.

최근의 반도체소자 제조공정에 있어서, 워드라인을 형성한 후 이 워드라인과후속공정에서 형성될 도전층 콘택과의 절연을 위해 워드라인 측면에 스페이서를 형성한 후에 열캐리어 효과(hot carrier effect) 및 짧은 채널 효과(short channel effect)를 방지하기 위하여 제2스페이서를 형성하는 공정을 진행하고 있다.

이러한 상황에서 스페이서용 절연막의 불균일한 증착으로 인해 웨이퍼 중심부보다는 가장자리 지역에 스페이서용 절연막이 두껍게 증착되는 문제로 스페이서 절연막 타겟 설정시 웨이퍼 중심부에 맞출 경우에는 웨이퍼 가장자리에서는 오픈 불량(open fail)이 발생하고, 타겟을 가장자리로 맞출 경우에는 웨이퍼 중심부의 활성영역의 손상이 심하게 발생하여 셀과 셀간의 누설이 발생하게 된다.

이러한 상황은 워드라인 사이의 제1스페이서의 불균일한 스페이스(space)가 제2스페이서 식각공정을 진행하면서 더욱 두드러지게 반영되어 제2스페이서 형성후 웨이퍼 가장자리에서는 오픈 불량이 발생하게 된다. 웨이퍼 가장자리에서 스페이서용 산화막이 완전히 제거되지 않은 상황에서 후속공정인 콘택 패드 형성을 위해 폴리실리콘을 증착할 경우, 접합부와 폴리실리콘이 연결이 안되어 불량이 나타나게 된다. 실제로 웨이퍼 가장자리에 스페이서 식각 타겟을 맞춘 후, 웨이퍼 중심부에서 실리콘 기판의 손상이 과도하게 발행한 부분은 플러그 이온주입을 실시하여 송상층 부분의 저항을 확보하는 방향으로 공정을 변경하여 진행하고 있는 실정이다. 그러나 스페이서 두께를 조정하여 공정을 진행한다고 해도 짧은 채널 효과와 열캐리어 효과를 방지할 수 없는 문제에 봉착하게 된다.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 특히 워드라인을 형성하고 제1스페이서를 형성한 후, 스페이서를 습식식각한 다음에 제2스페이서를 형성함으로써 스페이서간의 공간을 확보할 수 있도록 하는 반도체소자의 제조방법을 제공하는 것을 그 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조방법은 실리콘기판상의 소정영역에 워드라인들을 형성하는 단계와, 상기 워드라인 측면에 제1스페이서를 형성하는 단계, 상기 제1스페이서를 일정두께만큼 습식식각하는 단계, 및 상기 제1스페이서상에 제2스페이서를 형성하는 단계를 포함하여 구성된다.

도 1a, 1b 및 1c는 본 발명에 의한 반도체소자 제조방법에서 제1스페이서를 형성한 후 제2스페이서용 산화막을 증착하기 전에 습식식각을 진행한 후의 상태를 나타낸 단면 SEM사진,

도 2a 및 2b는 본 발명에 의한 반도체소자 제조방법에서 제1스페이서를 습식식각하지 않은 상태에서 제2스페이서 식각공정을 실시한 후의 웨이퍼 가장자리지역과, 제1스페이서를 습식식각한 후에 제2스페이서 식각공정을 실시한 후의 웨이퍼 가장자리지역을 각각 나타낸 사진.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

본 발명은 스페이서 산화막의 증착 두께의 차이에 의한 불균일성을 습식식각을 이용하여 극복함으로써 워드라인간 공간을 확보한다. 스페이서 산화막을 습식식각함으로써 웨이퍼 중심지역에서는 기판의 손상을 줄이고, 웨이퍼 가장자리 지역에서는 공간을 확보하여 후속공정인 도전층 콘택패드 형성을 가능하게 한다.

본 발명에 의한 반도체소자의 제조방법은 먼저, 실리콘기판상의 소정영역에 워드라인을 형성하고, 워드라인 측면에 제1산화막스페이서를 형성한 후, 워드라인간 공간 확보를 위하여 제1산화막스페이서를 BOE용액 또는 HF용액을 사용하여 일정두께 만큼 습식식각한다. 이어서 상기 제1산화막스페이서상에 스페이서용 산화막을 증착하고 식각하여 제2산화막스페이서를 형성한다. 제2산화막스페이서는 산화막 증착후 건식식각전에 습식식각을 통하여 스페이서를 형성하기도 한다. 이후의 공정은 도전층 콘택패드 형성공정으로서 폴리실리콘을 증착하고 Ar 스퍼터링을 이용하여 평탄화하여 상기 워드라인간의 마진이 확보된 영역에 폴리실리콘 콘택패드를 형성하는 것이다.

상기한 바와 같이 본 발명에서는 BOE 또는 HF용액을 이용하여 제2스페이서 형성전에 제1스페이서를 일정두께 남도록 습식식각함으로써 웨이퍼 중심부에서는 활성영역이 손상을 받지 않도록 하여 접합부 손상에 의한 리프레쉬 불량(refresh fail)을 방지하고 웨이퍼 가장자리영역에서는 워드라인간 공간을 확보한다. 즉, 웨이퍼 가장자리영역에서는 워드라인간 공간을 확보하여 후속 콘택패드 형성공정에서 오픈불량을 방지하고 또한 웨이퍼 가장자리영역에 식각타겟을 맞추어 오버에치공정을 수행하는 경우에도 웨이퍼 센터부분에서 발생할 수 있는 활성영역의 손상을 감소시켰다.

도 1a, 1b 및 1c는 제1스페이서를 형성한 후, 제2스페이서용 산화막을 증착하기 전에 습식식각을 진행한 후의 상태를 나타낸 단면 SEM사진으로서, 도 1a는 100:1 BOE에 1초간, 도 1b는 100:1 BOE에 75초간, 그리고 도 1c는 50:1 HF에 85초간 제1스페이서를 습식식각한 경우를 각각 나타내고 있다. 상기 공정을 진행한 후의 CD바이어스 테스트 결과를 다음 표에 나타내었다.

	100:1 BOE 1sec	100:1 BOE 75sec	50:1 HF 115sec
	셀영역	N+영역	셀영역	N+영역	셀영역	N+영역
증착상태	0.3725	0.5022	0.3795	0.5028	0.3687	0.5024
습식식각후	0.3557	0.4826	0.3152	0.4414	0.2996	0.428
CD바이어스	0.0168	0.0195	0.0642	0.0614	0.069	0.0744

도 2a 및 2b는 제1스페이서를 습식식각하지 않은 상태에서 제2스페이서 식각공정을 실시한 후의 웨이퍼 가장자리지역과 제1스페이서를 습식식각한 후에 제2스페이서 식각공정을 실시한 후의 웨이퍼 가장자리지역을 각각 나타낸 사진이다. 도 2b에서 알 수 있듯이 제1스페이서를 일정두께 습식식각한 후에 제2스페이서를 형성하면 웨이퍼 가장자리지역에서의 오픈 불량을 방지할 수 있게 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의하면, 통상적인 반도체 제조공정에서 제1스페이서 식각후 이온주입공정을 진행한 이후에 BOE에 의한 세정공정을 진행하고 있으므로 공정의 추가없이도 BOE를 이용한 제1스페이서의 습식식각공정을 수행할 수 있다. 또한, 건식식각보다 균일성이 좋은 습식식각을 통하여 웨이퍼 균일성을 개선할 수 있으며, 워드라인간 공간 마진 부족으로 인한 웨이퍼 가장자리에서의 불량을 해결할 수 있다. 또한, 건식식각 타겟에 의한 실리콘기판의 손상을 줄일 수 있어 셀과 셀간의 누설을 줄여 리프레쉬 특성을 향상시킬 수 있으며, 리프레쉬 개선에 따른 수율 증가 효과를 얻을 수 있다.

Claims (7)

1. 실리콘기판상의 소정영역에 워드라인들을 형성하는 단계와,

   상기 워드라인 측면에 제1스페이서를 형성하는 단계,

   상기 제1스페이서를 일정두께만큼 습식식각하는 단계, 및

   상기 제1스페이서상에 제2스페이서를 형성하는 단계를 포함하는 반도체소자의 제조방법.
2. 제1항에 있어서,

   상기 제1스페이서 및 제2스페이서를 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
3. 제1항에 있어서,

   상기 제1스페이서를 BOE 또는 HF를 사용하여 습식식각하는 것을 특징으로 하는 반도체소자의 제조방법.
4. 제1항에 있어서,

   상기 제1스페이서를 형성한 후, 일정두께만큼 습식식각하여 워드라인간의 공간을 확보하는 것을 특징으로 하는 반도체소자의 제조방법.
5. 제1항에 있어서,

   상기 제2스페이서의 형성시 스페이서용 절연막을 증착한 후 습식식각을 통해 스페이서를 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
6. 제1항에 있어서,

   상기 제2스페이서를 형성하는 단계후에 기판 소정영역에 도전층 콘택패드를 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체소자의 제조방법.
7. 제6항에 있어서,

   상기 도전층 콘택패드는 상기 제1스페이서의 습식식각에 의해 공간이 확보된 워드라인과 워드라인 사이의 영역에 형성하는 것을 특징으로 하는 반도체소자의 제조방법.