KR20010028055A - 자기정렬콘택 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 장치 제조 방법 중 자기정렬콘택 형성 방법에 관한 것으로, 반도체 기판 상에 게이트 전극을 형성한다. 상기 게이트 전극에 실리콘 질화막을 증착한 후 에치백하여 제 1 스페이서를 형성한다. 상기 기판 전면에 BPSG막을 증착한 후 식각하여 자기정렬콘택을 형성한다. 이 때, 상기 제 1 스페이서의 실리콘 질화막에 대한 상기 BPSG막의 식각 선택비를 조절하여 충분한 콘택 면적이 확보되도록 한다. 상기 기판 전면에 실리콘 질화막을 증착한 후 에치백하여 제 2 스페이서를 형성한다. 이로써, 충분한 콘택 면적 확보와 게이트 도전막과 후속 랜딩 패드 도전막과의 절연 마진이 확보된다.
Description
본 발명은 반도체 제조 방법에 관한 것으로, 좀 더 구체적으로 자기정렬콘택 형성 방법에 관한 것이다.
반도체 장치가 고집적화 되어감에 따라 소자의 크기가 작아지고 소자간의 간격이 줄고 있다. 반도체 메모리인 DRAM(Dynamic Random Access Memory)에 있어서, 고용량 메모리를 만들기 위해서 소자의 피치(pitch) 크기가 0.3㎛ 이하로 감소하고 있다. 따라서, 소자의 선폭, 콘택홀(contact hole)의 크기 및 패턴의 정렬 마진(alignment margin) 등이 감소하여 사진 공정에 어려움을 주고 있다. 이러한 문제점을 해결하기 위한 방안으로 자기정렬콘택(SAC:Self Align Contact)이 도입되었다. 자기정렬콘택은 구조물을 이용하여 콘택 정렬이 용이하도록 하고 랜딩 패드(landing pad)를 형성하여 후속 콘택 플러그와 접속이 용이하게 한다. 자기정렬콘택 방법을 사용하면 콘택홀의 크기가 증가하여 사진 공정이 용이하며 콘택홀의 면적 증대로 콘택 저항을 감소시킬 수 있는 이점이 있다.
그러나, 자기정렬콘택 방법을 사용하는데 있어서 랜딩 패드용 폴리실리콘과 게이트 전극용 폴리실리콘 사이의 층간 절연 마진을 확보하는 것이 중요하다. 하지만, 절연막의 두께를 늘려 절연하는 것은 디자인 룰(design rule)의 감소에 따른 피치 크기의 감소로 한계에 이르고 있다.
그리고, 자기정렬콘택 식각시 화학물(chemistry)과 공정 조건 최적화를 통한 정렬 마진 개선 방법도 콘택 오픈(conatct open) 능력과 트레이드 오프(trade off)되는 현상으로 한계에 이르고 있다.
도 1 및 도 2는 종래의 자기정렬콘택 형성 방법의 문제점을 보여주는 단면도이다.
도 1을 참조하면, 반도체 기판(110) 내에 소자 격리막(112)이 형성되어 활성 영역과 비활성 영역이 정의된다. 상기 기판 상에 게이트 전극(114)이 형성된 후 이온 주입 공정을 통해 상기 활성 영역에 소오스/드레인(source/drain) 영역(116)이 형성된다. 상기 기판(110) 전면에 절연막(118)이 증착된 후 에치백(etch back) 공정을 통해 식각되어 상기 게이트 전극(114)에 스페이서(spacer;118)가 형성된다. 상기 절연막은 실리콘 질화막으로 형성된다. 이 때, 후속 패드 폴리실리콘과의 절연을 고려하여 상기 스페이서가 너무 두껍게 형성되면 게이트 전극(114) 간의 피치(pitch) 크기의 감소로 도 1에 도시된 바와 같이 게이트 전극(114) 사이의 폭이 좁아져 상기 소오스/드레인 영역(116)과의 콘택 면적이 작아지거나 전혀 오픈(open)되지 않는다.
도 2를 참조하면, 반도체 기판(210) 내에 소자 격리막(212)이 형성되어 활성 영역과 비활성 영역이 정의된다. 상기 기판 상에 게이트 전극(214)이 형성되고 이온 주입 공정을 통해 상기 게이트 전극 사이에 소오스/드레인 영역(216)이 형성된다. 상기 기판(210) 전면에 실리콘 질화막(218)이 증착된 후 에치백 공정을 통해 식각되어 상기 게이트 전극(214)에 스페이서(218)가 형성된다. 이 때, 콘택 면적 확보를 위해 화학물과 공정 조건을 최적화하여 도 2에 도시된 바와 같이 상기 스페이서(218)의 폭을 얇게 형성하면 상기 게이트 전극(214)과 후속 랜딩 패드용 폴리실리콘 사이의 절연 성능이 떨어져 단락(short)이 발생할 수 있다.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, 게이트 전극에 이중으로 스페이서를 형성하여 게이트 전극과 랜딩 패드용 도전막 사이의 절연 성능을 향상 시키는 자기정렬콘택 형성 방법을 제공함에 그 목적이 있다.
도 1 및 도 2는 종래의 자기정렬콘택 형성의 문제점을 보여주는 단면도이다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 자기정렬콘택 형성 방법을 순차적으로 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
110, 210, 310 : 반도체 기판 112, 212, 312 : 소자 격리막
114, 214, 322 : 게이트 전극 116, 216, 324 : 소오스/드레인 영역
118, 218, 326 : 제 1 스페이서 328 : 층간 절연막
330 : 포토레지스트막 332 : 제 2 스페이서
상술한 목적을 달성하기 위한 본 발명에 의하면, 자기정렬콘택 형성 방법은 반도체 기판 상에 게이트 전극을 형성한다. 상기 게이트 전극 상에 제 1 스페이서를 형성한다. 상기 제 1 스페이서 상에 제 2 스페이서를 형성한다.
(실시예)
이하 도 3a 내지 도 3c를 참조하여 본 발명의 실시예를 자세히 설명한다.
본 발명의 신규한 자기정렬콘택 형성 방법은 게이트 전극에 이중으로 스페이서를 형성하는 것이다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 자기정렬콘택 형성 방법을 순차적으로 보여주는 단면도이다.
도 3a를 참조하면, 반도체 기판(310) 내에 얕은 트렌치 격리(STI:Shallow Trench Isolation)에 의한 소자 격리막(312)이 형성되어 활성 영역과 비활성 영역이 정의된다. 상기 반도체 기판(310) 상에 게이트 산화막(314)이 형성된다. 상기 게이트 산화막(314) 상에 폴리실리콘막(316)이 증착된다. 상기 폴리실리콘막은 약 1000Å 두께로 증착된다. 상기 폴리실리콘(316) 대신에 도전성이 좋은 도프된(doped) 폴리실리콘이 사용될 수 있다. 상기 폴리실리콘막(316) 상에 텅스텐 실리사이드(tungsten silicide;318)가 증착된다. 상기 텅스텐 실리사이드(318)는 상기 폴리실리콘(316)보다 도전성이 뛰어나지만 산화막과의 부착성(adhesion)이 안 좋기 때문에 그 사이에 상기 폴리실리콘(316)이 삽입되어 있다. 상기 텅스텐 실리사이드(318)는 약 1500Å 두께로 증착된다. 상기 텅스텐 실리사이드(318) 상에 절연막(320)이 증착된다. 상기 절연막(320)은 약 2500Å 두께로 증착된다. 사진 공정을 통해 상기 절연막, 텅스텐 실리사이드, 폴리실리콘막 및 게이트 산화막(320, 318, 316, 314)이 차례로 식각되어 게이트 전극(322)이 형성된다. 상기 반도체 기판(310) 전면에 실리콘 질화막(326)이 증착된다. 상기 실리콘 질화막(326)이 에치백(etch back) 공정을 통해 식각되어 상기 게이트 전극(322)에 제 1 스페이서(326)가 형성되어 자기정렬콘택이 형성된다. 상기 제 1 스페이서(326)의 두께는 약 700Å 정도이다.
상기 기판 전면에 BPSG(Boron Phosphorus Silicate Glass;328)가 증착된 후 약 800 내지 900℃ 온도에서 리플로우(reflow)된다. 상기 BPSG막(328) 대신에 USG(Undoped Silicate Glass), SOG(Spin On Glass), HDP(High Density Plasma) 산화막 등이 사용될 수 있다. 상기 BPSG막(328) 상에 포토레지스트막(330)이 증착된다. 사진 공정을 통해 상기 포토레지스트막(330)에 식각 패턴(330)이 형성된다.
도 3b를 참조하면, 상기 식각 패턴(330)을 마스크로 사용하여 상기 소오스/드레인 영역(324)이 노출될 때까지 상기 BPSG막(328)이 식각된다. 이 때, 상기 실리콘 질화막으로 형성된 제 1 스페이서(326)는 식각 정지막 내지 상기 게이트 전극(322)을 보호하는 보호막 역활을 수행한다. 이로써, 상기 소오스/드레인(324) 영역이 노출되고 상기 제 1 스페이서(326)가 노출된다.
기존의 자기정렬콘택 식각 공정시 상기 실리콘 질화막(326)에 대한 상기 BPSG막(328)의 신택비가 높은 특성을 가지고 잇다. 일반적으로 선택비가 높으면 상기 BPSG막(328) 식각시 상기 제 1 스페이서(326)에 폴리머(polymer)가 많이 증착되어 콘택 오픈 마진(contact open margin)이 줄어드는 문제가 발생된다. 반대로, 선택비가 낮으며 폴리머 증착이 적어 콘택 오픈 마진은 증가하나 상기 제 1 스페이서의 실리콘 질화막의 식각량이 많아 절연 마진이 줄어드는 문제가 발생된다. 본 발명에서는 제 1 스페이서 형성 후 콘택 영역을 최대한 확보한다.
도 3c를 보는 바와 같이, 상기 기판(310) 전면에 실리콘 질화막이 증착된다. 에치백 공정을 수행하므로 상기 실리콘 질화막이 식각되어 상기 제 1 스페이서(326) 상에 제 2 스페이서(332)가 형성된다. 상기 제 2 스페이서(332)의 두께는 약 300Å 정도이다. 상기 제 1 스페이서(326) 상에 제 2 스페이서(332)가 더 형성되므로 충분한 절연 성능을 발휘하며 자기정렬 콘택으로서의 역할을 수행할 수 있다.
본 발명은 게이트 전극 스페이서를 이중으로 형성하므로 콘택 영역의 오픈 능력과 절연 능력을 동시에 구현할 수 있는 효과가 있다.
Claims (3)
- 반도체 기판 상에 게이트 전극(322)을 형성하는 단계;상기 게이트 전극(322) 상에 제 1 스페이서(326)를 형성하는 단계 및;상기 제 1 스페이서(326) 상에 제 2 스페이서(332)를 형성하는 단계를 포함하는 자기정렬콘택 형성 방법.
- 제 1 항에 있어서,상기 제 1 스페이서(326)의 두께는 약 700Å, 상기 제 2 스페이서(332)의 두께는 약 300Å으로 형성하는 자기정렬콘택 형성 방법.
- 제 1 항에 있어서,상기 제 1, 제 2 스페이서(326, 332)는 실리콘 질화막으로 형성하는 자기정렬콘택 형성 방법.
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Cited By (2)
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|---|---|---|---|---|
| KR100431295B1 (ko) * | 2001-10-12 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체소자의 플러그 형성방법 |
| CN109103253A (zh) * | 2017-06-21 | 2018-12-28 | 比亚迪股份有限公司 | Mos型功率器件及其制备方法 |
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1999
- 1999-09-17 KR KR1019990040114A patent/KR20010028055A/ko not_active Application Discontinuation
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