KR100318443B1 - 반도체소자제조방법 - Google Patents
반도체소자제조방법 Download PDFInfo
- Publication number
- KR100318443B1 KR100318443B1 KR1019980057267A KR19980057267A KR100318443B1 KR 100318443 B1 KR100318443 B1 KR 100318443B1 KR 1019980057267 A KR1019980057267 A KR 1019980057267A KR 19980057267 A KR19980057267 A KR 19980057267A KR 100318443 B1 KR100318443 B1 KR 100318443B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- semiconductor device
- nitride film
- forming
- bpsg
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 40
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 150000004767 nitrides Chemical class 0.000 claims abstract description 47
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 claims abstract description 20
- 230000004888 barrier function Effects 0.000 claims abstract description 19
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 15
- 239000011229 interlayer Substances 0.000 claims abstract description 15
- 238000000151 deposition Methods 0.000 claims abstract description 12
- 238000005498 polishing Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 9
- 239000000126 substance Substances 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 16
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 claims description 4
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 claims description 4
- 239000002002 slurry Substances 0.000 claims description 4
- 238000007517 polishing process Methods 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims description 2
- 239000003795 chemical substances by application Substances 0.000 claims 2
- 239000003990 capacitor Substances 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000005336 cracking Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체소자 제조 공정중에서, 특히 자기정렬 콘랙홀 형성 공정에서 질화막과 층간절연막 간의 열팽창계수 차이로 인해 발생되는 질화막 깨어짐 현상을 방지할 수 있는 반도체소자 제조방법을 제공하고자 하는 것으로, 이를 위한 본 발명은 반도체소자 제조방법은, 반도체기판 상부에 다수의 게이트전극패턴을 형성하는 단계; 자기정렬콘택을위한 식각장벽용 제1질화막을 형성하는 단계; 상기 게이트전극패턴들 간의 공간을 채우면서 상기 게이트전극패턴을 덮는 층간절연막용 BPSG막을 증착 및 플로우시키는 단계; 상기 BPSG막을 상기 제1질화막이 드러날 때까지 화학적기계적연마(CMP)하여 평탄화하는 단계; 화학기상증착(CVD)으로 산화막을 증착하는 단계; 상기 산화막과 상기 질화막 및 상기 BPSG막을 통과하여 상기 반도체기판에 콘택되는 비트라인을 형성하는 단계: 후속 에칭 공정의 식각장벽용 제2질화막을 형성하는 단계; 및 열공정을 실시하는 단계를 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 메모리소자(memory device) 등의 반도체소자 제조방법에 관한 것으로, 특히 자기정렬 콘택홀(self-aligned contact hole) 형성 공정에서의 층간절연막 형성방법에 관한 것이다.
도1은 통상적인 디램(DRAM: Dynamic RAM)의 구조를 나타내는 단면도로서, 도면부호 1은 게이트전극(워드라인), 2는 질화막스페이서(워드라인용), 3은 질화막장벽층(워드라인용), 4는 폴리실리콘 콘택플러그, 5는 마스크 산화막(워드라인용), 6은 비트라인, 7은 질화막 장벽층(비트라인용), 8은 질화막 스페이서(비트라인용), 9 및 9'는 BPSG 층간절연막, 10은 캐패시터의 하부전극을 각각 나타낸다.
도1을 참조하여, 종래기술 및 그 문제점을 살펴보도록 한다.
반도체 메모리소자인 디램(DRAM: Dynamic RAM)의 제조공정은 일반적으로 반도체기판에 게이트(gate)전극(1) 및 소스/드레인(도시되지 않음)을 갖는 모스트랜지스터를 형성하고, 층간절연막(9)을 증착한 후, 마스크(mask) 및 식각(etch) 공정을 통해 상기 층간절연막(9)을 식각하여 상기 소스 또는 드레인이 노출되는 콘택홀을 형성하고, 이 콘택홀을 통하여 비트라인(bit line)(6) 또는 캐패시터 (capacitor)의 하부전극(10)이 소스 또는 드레인에 연결되도록 제조된다.
그러나 소자의 집적도(density)가 증가함에 따라 게이트전극(워드라인)(1) 사이의 폭(width)이 감소하고, 따라서 콘택홀의 마스크작업시 약간의 오정렬(mis alignment)이 발생하여도 게이트전극과 비트라인 또는 캐패시터 간의 단락(short)이 발생하게 되었다. 그래서 이러한 문제점을 극복하기 위하여 게이트전극을 형성하고, 게이트전극 위에 마스크절연막(5)을 형성한 후 식각장벽(etch barrier)인 질화막(3)을 증착하여, 이후 콘택형성을 위한 식각공정시 게이트전극 측벽에 질화막스페이서(spacer)(2)가 형성되면서 자기정렬적으로 콘택홀이 형성되도록 하였다.
한편, 주지의 사실인 바와 같이, 종래의 디램 제조공정 중 집적도가 증가함에 따라 캐패시터의 높이를 계속 증가시켜야 하는 단점이 있었고, 이를 해결하기 위하여 도1과 같은 캐패시터의 하부전극(10)을 인너형 실린더(inner cylinder) 구조로 제조하는 방법이 연구되고 있다. 그리고, 캐패시터의 하부전극(10)과 비트라인(6)의 단락을 방지하기 위하여 자기정렬적으로 캐패시터의 하부전극과 소스 또는 드레인을 연결하는 방법이 사용되고 있다. 이와 같이 자기정렬적인 캐패시터를 형성하기 위해서는 비트라인(6) 상부에 질화막(7)을 증착하여 인너형 실린더를 형성하기 위한 식각 공정시 비트라인(6) 측벽에 질화막스페이서(8)가 형성되도록 하여야 한다.
그러나, 도1에 도시된 바와 같이, 상기의 질화막(7)은 하부의 층간절연막(9)과 접촉하게 되고, 하부의 층간절연막(9)은 주로 유동성이 좋은 BPSG막을 사용하게 되는데 후속 공정에서 열적(thermal) 공정이 수반되는 경우, 하부의 BPSG 층간절연막과 상부의 질화막(7)의 열팽창(thermal expansion) 계수 차이로 인하여 상부의 질화막(7)이 깨어지는 현상이 발생한다. 이러한 질화막(7)의 깨어짐은 소자 작동의 신뢰성이나 수율(yield)을 감소시키는 원인이 된다.
한편, 이와 같은 경우 비트라인용 질화막 하부의 층간절연막을 BPSG 대신에, CVD 산화막으로 대치하면 BPSG보다 유동성이 적어서 후속 열처리공정에서도 상부의 질화막 깨어짐(crack)이 줄어들 수 있으나, 이 경우 좁은 폭을 가지는 게이트전극사이를 완전히 채워주지 못한다는 단점이 있다.
본 발명은 상기 문제점을 해결하기 위해 안출된 것으로서, 반도체소자 제조 공정중에서, 특히 자기정렬 콘랙홀 형성 공정에서 질화막과 층간절연막 간의 열팽창계수 차이로 인해 발생되는 질화막 깨어짐 현상을 방지할 수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
도1은 종래기술에 의해 제조공정에 따른 단면도.
도2a 내지 도2c는 본 발명의 일실시예에 따른 반도체소자 제조공정도.
* 도면의 주요 부호에 대한 설명 *
1: 워드라인 2:질화막 스페이서(워드라인용)
3: 질화막 장벽층(워드라인용) 4: 폴리실리콘 플러그
5: 마스크 산화막(워드라인용) 6: 비트라인
7: 질화막 장벽층(비트라인용) 8: 질화막 스페이서(비트라인용)
9,9': BPSG 10: 폴리실리콘
11: CVD 산화막 12: 잔류 BPSG
13: 자기정렬 콘택홀
상기 목적들을 달성하기 위한 본 발명에 의한 반도체소자 제조방법은, 반도체기판 상부에 다수의 게이트전극패턴을 형성하는 단계; 자기정렬콘택을위한 식각장벽용 제1질화막을 형성하는 단계; 상기 게이트전극패턴들 간의 공간을 채우면서 상기 게이트전극패턴을 덮는 층간절연막용 BPSG막을 증착 및 플로우시키는 단계; 상기 BPSG막을 상기 제1질화막이 드러날 때까지 화학적기계적연마(CMP)하여 평탄화하는 단계; 화학기상증착(CVD)으로 산화막을 증착하는 단계; 상기 산화막과 상기 질화막 및 상기 BPSG막을 통과하여 상기 반도체기판에 콘택되는 비트라인을 형성하는 단계: 후속 에칭 공정의 식각장벽용 제2질화막을 형성하는 단계; 및 열공정을 실시하는 단계를 포함하여 구성됨을 특징으로 한다.
본 발명의 기술적 특징은, 자기정렬 콘택 형성시 식각장벽으로 사용되는 질화막이 CMP측면에서 BPSG막에 비해 연마속도가 1/10 정도 느리다는 점을 이용하여 하부의 질화막이 드러날 때까지 CMP공정을 진행하여 BPSG막이 게이트전극 사이의골 부분에만 잔류하게 한 후, CVD 산화막을 추가로 증착하여 층간절연막을 구성하는 방법으로 된다. 그래서 후속 공정에서 질화막을 증착하고 열적 공정이 가해져도 질화막의 깨어짐을 근본적으로 방지할 수 있으며, 이에 대하여는 상세하게 후술될 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면에서 종래기술과 동일한 구성요소에 대하여는 동일한 도면 부호를 인용하였다.
도2a 내지 도2c는 본 발명의 일실시예에 의한 반도체소자 제조방법 나타내는 공정도를 도시하고 있다.
먼저 도2a를 참조하면, 반도체기판에 마스크절연막(3)과 절연막스페이서(도시되지 않음)가 형성된 게이트전극(1)을 형성하고, 자기정렬 콘택의 식각장벽층을 증착한다. 이때 식각장벽층은 질화막(3)을 사용하며, 그 증착두께는 200-600Å이 되도록 한다. 여기서 상기 식각장벽층(3)은 질화막과 비도핑된(undoped) CVD산화막 (도시되지 않음)의 적층구조로 실시할 수도 있다. 그리고 이때의 CVD산화막의 두께는 100 내지 1000Å으로 실시함이 바람직하다.
그런 후에, 층간절연막으로서 BPSG막(9)을 증착하고 열처리하여 플로우 (flow)시킨다. 이때 열처리 온도는 700-850℃로 하고 증착두께는 1500 내지 7000Å이 되도록 증착한다. 이때의 열처리 온도는 게이트전극(1)사이의 골만 채울 수 있는 한 가장 낮은 온도에서 실시함이 바람직하다.
다음으로 도2b를 참조하면, 상기 BPSG막(9)을 화학기계연마(CMP)에 의해 연마한다. 이때 연마량은 하부의 식각장벽층인 질화막(3)이 드러날 때까지 진행하여 상기 BPSG막(9)이 게이트전극 사이에만 잔류(도면부호 12참조)하도록 한다. 이때 하부의 식각장벽층인 질화막(3)은 BPSG막(9)에 비하여 CMP 연마속도가 1/10 이하로 작으므로, 충분히 오버폴리싱(over polishing)하여도 하부 질화막(3)의 손실(loss)을 최소화할 수 있으며, 공정 마진이 매우 크다는 장점이 있어서 쉽게 공정에 적용할 수 있다는 장점이 있다. 그리고, 상기 화학적기계적연마 공정은 실리카(SiO2) 또는 세리아(CeO2)가 주요연마제로 구성된 슬러리를 사용하는 것이 바람직하며, 세리아(CeO2)가 주요연마제로 구성된 슬러리를 사용하는 경우 그 연마제의 구성비가 중량분율 2% 미만으로 구성되는 것이 바람직하다.
계속하여 상기 평탄화된 반도체기판 상부에 CVD산화막(11)을 증착한다. 이때 증착되는 CVD산화막(11)의 두께는 1000 내지 5000Å이 되도록 증착한다. 보통 CMP를 진행하지 않고 BPSG 증착 및 플로우만 진행하는 경우도 도펀트(dopant)가 확산되지 않도록 일정두께의 CVD산화막을 증착하므로 상기 공정은 기존 공정에 비하여 별도의 추가공정이 필요하지 않다는 장점이 있다.
계속하여 도2c를 참조하면, 상기 공정이 완료된 기판상에 하부의 소스/드레인 접합을 노출시키는 콘택홀(13)을 자기정렬적으로 형성하는 공정을 진행한다. 도면부호 2는 콘택홀 형성을 위한 식각공정시 생성된 질화막스페이서를 나타낸다.
이후, 도시되지는 않았지만, 상기 콘택홀에 도전층을 매립하여 콘택 플러그 (plug)을 형성하고, 이후 비트라인을 형성하고 순차적으로 상기 비트라인 상부에 후속 인너형 실린더 에칭시 식각장벽으로 작용될 질화막을 전면 증착한 후, 후속 캐패시터가 만들어질 BPSG막을 증착하고 약 700-850℃에서 BPSG 플로우를 위한 열처리가 실시된다. 이와 같은 열처리가 실시될 때, 비트라인용 질화막 하부는 단지 CVD 산화막과 접하게 되고 유동성이 큰 BPSG막과는 접하지 않기 때문에, 비트라인 질화막의 깨어짐을 방지할 수 있다.
그래서 본 발명에 의한 반도체소자 제조방법은, 종래의 자기정렬형 콘택 형성시 사용되는 식각장벽층을 CMP 공정에서의 연마정지층으로 이용하여 층간 절연막을 연마하고, 워드라인 사이에만 열팽창계수가 큰 BPSG막이 잔류하게 함으로서, 후속공정에서 증착되는 질화막의 깨어짐을 방지하여 반도체소자의 수율을 향상시키고 소자 신뢰성을 향상시켜 반도체소자의 고집적화를 가능하게 한다.
상술한 내용은 본 발명의 실시예에 관하여 설명이 이루어졌지만, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은, 반도체소자의 제조공정에서 열처리에 의한 질화막의 깨어짐을 방지하여 반도체소자의 수율 및 생산성을 향상시키는 효과가 있다.
Claims (6)
- 반도체기판 상부에 다수의 게이트전극패턴을 형성하는 단계;자기정렬콘택을위한 식각장벽용 제1질화막을 형성하는 단계;상기 게이트전극패턴들 간의 공간을 채우면서 상기 게이트전극패턴을 덮는 층간절연막용 BPSG막을 증착 및 플로우시키는 단계;상기 BPSG막을 상기 제1질화막이 드러날 때까지 화학적기계적연마(CMP)하여 평탄화하는 단계;화학기상증착(CVD)으로 산화막을 증착하는 단계;상기 산화막과 상기 제1질화막 및 상기 BPSG막을 통과하여 상기 반도체기판에 콘택되는 비트라인을 형성하는 단계:후속 에칭 공정의 식각장벽용 제2질화막을 형성하는 단계; 및열공정을 실시하는 단계를 포함하여 구성됨을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서,상기 제1질화막의 두께를 200 내지 1000Å으로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
- 제2항에 있어서,상기 BPSG막을 1500 내지 7000Å으로 형성하고 700 내지 850℃에서 플로우하는 것을 특징으로 하는 반도체소자 제조방법.
- 제3항에 있어서,상기 산화막을 1000 내지 5000Å으로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서,상기 화학적기계적연마 공정은 실리카(SiO2) 또는 세리아(CeO2)가 주요연마제로 구성된 슬러리를 사용하는 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서,상기 화학적기계적연마 공정에서, 세리아(CeO2)가 주요연마제로 구성된 슬러리를 사용하며, 그 연마제의 구성비가 중량분율 2% 미만으로 구성된 것을 특징으로 하는 반도체소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980057267A KR100318443B1 (ko) | 1998-12-22 | 1998-12-22 | 반도체소자제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980057267A KR100318443B1 (ko) | 1998-12-22 | 1998-12-22 | 반도체소자제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000041408A KR20000041408A (ko) | 2000-07-15 |
| KR100318443B1 true KR100318443B1 (ko) | 2002-04-22 |
Family
ID=19564648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980057267A KR100318443B1 (ko) | 1998-12-22 | 1998-12-22 | 반도체소자제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100318443B1 (ko) |
-
1998
- 1998-12-22 KR KR1019980057267A patent/KR100318443B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000041408A (ko) | 2000-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0840371B1 (en) | Method for manufacturing a semiconductor memory device | |
| US20040043542A1 (en) | Methods of forming self-aligned contact structures in semiconductor integrated circuit devices | |
| US6649503B2 (en) | Methods of fabricating integrated circuit devices having spin on glass (SOG) insulating layers and integrated circuit devices fabricated thereby | |
| US6261891B1 (en) | Method of forming a passivation layer of a DRAM | |
| KR100252039B1 (ko) | 자기정렬 콘택홀 형성방법 | |
| KR20020045028A (ko) | 셀프 얼라인 콘택 식각 공정을 채용할 경우 보이드 없이패드를 형성할 수 있는 반도체 소자의 제조방법 | |
| KR100366614B1 (ko) | 티형 트렌치 소자분리막 형성방법 | |
| KR100366634B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100318443B1 (ko) | 반도체소자제조방법 | |
| US7037821B2 (en) | Method for forming contact of semiconductor device | |
| KR100546152B1 (ko) | 반도체소자의콘택형성방법 | |
| KR100536042B1 (ko) | 반도체 장치에서 리세스 게이트 전극 형성 방법 | |
| KR100224788B1 (ko) | 반도체 소자의 제조방법 | |
| KR20020017796A (ko) | 반도체 소자 제조방법 | |
| KR100223323B1 (ko) | 반도체소자의 제조방법 | |
| KR100855285B1 (ko) | 반도체 소자의 제조방법 | |
| KR100307968B1 (ko) | 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법 | |
| KR20010048350A (ko) | 반도체 장치 제조 방법 | |
| KR20000018489A (ko) | 반도체장치의 배선 형성방법 | |
| KR20010058980A (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR100240878B1 (ko) | 반도체 장치의 커패시터 제조 방법 | |
| KR100469914B1 (ko) | 반도체소자의 형성방법 | |
| KR0141949B1 (ko) | 반도체소자의 제조방법 | |
| KR100546145B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| KR20010028055A (ko) | 자기정렬콘택 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101125 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |