KR20010065796A - 더블 스페이서를 이용한 복합 반도체장치의 제조 방법 - Google Patents
더블 스페이서를 이용한 복합 반도체장치의 제조 방법 Download PDFInfo
- Publication number
- KR20010065796A KR20010065796A KR1019990065739A KR19990065739A KR20010065796A KR 20010065796 A KR20010065796 A KR 20010065796A KR 1019990065739 A KR1019990065739 A KR 1019990065739A KR 19990065739 A KR19990065739 A KR 19990065739A KR 20010065796 A KR20010065796 A KR 20010065796A
- Authority
- KR
- South Korea
- Prior art keywords
- spacer
- substrate
- peripheral circuit
- memory cell
- insulating material
- Prior art date
Links
- 125000006850 spacer group Chemical group 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 239000010408 film Substances 0.000 claims abstract description 43
- 230000002093 peripheral effect Effects 0.000 claims abstract description 34
- 150000004767 nitrides Chemical class 0.000 claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 claims abstract description 21
- 239000011229 interlayer Substances 0.000 claims abstract description 19
- 239000011810 insulating material Substances 0.000 claims abstract description 17
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract description 14
- 239000010409 thin film Substances 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 239000002131 composite material Substances 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 8
- 238000004140 cleaning Methods 0.000 claims description 3
- 230000000873 masking effect Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 abstract description 9
- 230000004888 barrier function Effects 0.000 abstract description 4
- 239000007943 implant Substances 0.000 abstract 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
Abstract
더블 스페이서를 이용한 복합 반도체장치의 제조 방법에 개시한다. 본 발명의 제조방법은 반도체 기판상의 메모리셀 영역과 주변회로 영역에, 각각 게이트산화막, 게이트전극을 형성하며, 게이트전극 측벽에 제 1절연물질로 된 제 1스페이서를 형성한 후에, 메모리셀 영역의 기판 내에 도전형 불순물을 주입하여 소오스/드레인 접합을 형성하며, 결과물에 제 2절연물질을 증착하고 메모리셀 영역만 마스킹 한 상태로 제 2절연물질을 전면 식각해서 주변회로 영역의 제 1스페이서 측벽에 제 2스페이서를 형성한 후에, 주변회로 영역의 기판내에 도전형 불순물을 주입하여 소오스/드레인 접합을 형성하며, 메모리셀 영역의 기판에 잔여된 제 2절연물질과 주변회로 영역의 제 2스페이서를 모두 제거한 후에, 결과물 전면에 식각 정지용 질화박막을 형성하며, 질화박막 상부에 BPSG을 증착해서 층간 절연막을 형성한다. 따라서, 본 발명은 BPSG 층간 절연막 하부의 기판 전면에 형성된 질화박막에 의해 복합 반도체장치의 콘택홀 식각시 발생하는 주변회로의 기판 손실을 방지하고 질화박막이 BPSG 층간 절연막의 이온 장벽 역할을 수행하므로 층간 절연 특성 및 갭필 특성을 향상시킬 수 있다.
Description
본 발명은 복합 반도체장치(Merged Memory and Logic)의 제조 방법에 관한것으로서, 특히 더블 스페이서(double spacer)를 이용한 복합 반도체장치의 제조 방법에 관한 것이다.
최근에 들어 등장하고 있는 복합 반도체장치(MML:Merged Memory Logic)는 한 칩내에 메모리 셀 어레이부, 예컨대 DRAM(Dynamic Random Access Memory)과 아날로그 또는 그 주변회로, 예컨대 로직이 함께 존재하는 소자이다. 이로 인해 복합 반도체 장치는 소자의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다.
한편, 반도체 메모리의 집적화로 인한 셀면적의 감소와 함께 열적 예산(thermal budget)의 감소도 필수적으로 따르고 있으며, 이러한 열적 예산의 감소로 반도체 소자의 스페이서를 통한 소오스/드레인 영역과 게이트전극의 오버랩에 상당한 어려움을 격고 있다. 이러한 어려움을 극복하기 위하여 더블 스페이서를 사용 하는 방법이 대두되었다.
종래, 더블 스페이서를 이용한 복합 반도체장치의 제조 공정은 다음과 같다. 메모리 셀 영역과 그 주변회로 영역에 해당하는 반도체 기판에 모두 게이트산화막, 게이트전극을 형성하고 기판 전면에 제 1절연막으로서 질화물질을 증착하고 이를 식각해서 그 게이트전극 측벽에 제 1스페이서를 형성한다. 그리고, 도전형 불순물을 이온주입하여 기판 내에 메모리 셀 영역의 기판내에 소오스/드레인 접합을 형성한다. 그 다음, 기판 전면에 이후 콘택홀 식각시 식각 정지 역할을 하는 질화박막을 형성한다. 곧 바로 기판 전면에 제 2절연막으로 산화물질을 증착하고 메모리 셀 영역을 마스킹한 후에 주변회로 영역의 기판의 제 2절연막을 식각해서 제 1스페이서 상부에 제 2스페이서를 형성한다. 그리고, 주변회로 영역의 기판내에소오스/드레인 접합을 형성한다. 이후, 층간 절연을 위해서 갭필 특성이 우수한 BPSG(Boro Phospho Silicate Glass)를 증착한다.
그러나, BPSG를 사용한 층간 절연막 제조 공정시 주변회로 영역의 기판이 노출된 상태이기 때문에 보론(B) 또는 인(P)이 기판으로 배출확산되는 것을 방지하기 위해 BPSG을 증착하기전에 먼저, HTO(HighTemperatureOxide)를 추가 증착한다. 이 경우 메모리 셀 영역의 셀 사이의 공간이 좁기 때문에 갭필 특성이 열악하여 보이드 등의 문제를 야기한다. 그러므로, HTO를 증착하기전에 습식 세정 공정을 진행하여 기판 표면의 산화물질을 모두 제거한다.
하지만, 종래 기술은 BPSG 증착전에 HTO막이 있어 갭필시 보이드를 통한 플러그 브릿지로 듀얼 비트(dual bit) 불량을 유발하며 소자가 점차 고집적화되면서 갭필 마진이 더욱 작아지게 된다. 또한 접합 형성을 위한 소오스/드레인 이온주입을 진행할 경우 Rp를 균일하게 하기 위하여 스크린 산화막 제조 공정을 진행하게 된다. 이에 제 2스페이서를 식각할 때 질화박막까지 완전히 제거하기 위해서는 과도식각이 이루어진다. 이에 따라, 기판의 표면 손실이 150Å이상 발생하게 되어 소자의 수율을 저하시킨다.
또한, 제 2스페이서 식각시 게이트전극 상부의 하드 마스크용 질화막이 열악한 경우 약 4000Å의 손실이 발생하는데, 이후 콘택 플러그를 위한 CMP(Chemical Mechanical Polishing) 공정시 주변회로 영역에서는 콘택 플러그의 과도 CMP로 인해 게이트전극의 상부 도전체 일부가 드러나는 문제점이 있었다.
이외에도, 식각 정지용 질화박막이 남아 있는 메모리 셀 영역과 질화박막이제거된 주변회로 영역에 동시에 콘택 플러그 공정을 진행할 경우 주변회로 영역의 기판 손실이 커서 누설 전류 특성이 증가되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 메모리 셀과 주변회로 영역에 모두 질화물질로 제 1스페이서를 형성한 후에 주변회로 영역만 산화물질로 제 2스페이서를 형성하고 소오스/드레인 접합을 형성한 후에 세정 공정으로 산화물질을 제거한 후에 기판 전면에 콘택 플러그용 식각 정지역할을 하는 질화박막을 형성하고 층간 절연막 제조 공정을 실시함으로써 복합 반도체장치의 콘택홀 식각시 발생하는 주변회로의 기판 손실을 방지하고 질화박막이 BPSG 층간 절연막의 이온 장벽 역할을 수행하므로 층간 절연 특성 및 갭필 특성을 향상시킬 수 있는 더블 스페이서를 이용한 복합 반도체장치의 제조 방법을 제공하는데 있다.
도 1 내지 도 5는 본 발명에 따른 더블 스페이서를 이용한 복합 반도체장치의 제조방법을 설명하기 위한 공정 순서도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 실리콘 기판 12: 도프트 폴리실리콘막
14: 버퍼 산화막 16: 하드마스크용 질화막
18: 제 1스페이서 20,24: 소오스/드레인 접합
22: 산화막 22': 제 2스페이서
26: 질화박막 28: 층간 절연막
상기 목적을 달성하기 위하여 본 발명은 복합 반도체장치의 제조방법에 있어서, 반도체 기판상의 메모리셀 영역과 주변회로 영역에, 각각 게이트산화막, 게이트전극을 형성하는 단계와, 게이트전극 측벽에 제 1절연물질로 된 제 1스페이서를 형성하는 단계와, 메모리셀 영역의 기판 내에 도전형 불순물을 주입하여 소오스/드레인 접합을 형성하는 단계와, 결과물에 제 2절연물질을 증착하고 메모리셀 영역만마스킹 한 상태로 제 2절연물질을 전면 식각해서 주변회로 영역의 제 1스페이서 측벽에 제 2스페이서를 형성하는 단계와, 주변회로 영역의 기판내에 도전형 불순물을 주입하여 소오스/드레인 접합을 형성하는 단계와, 메모리셀 영역의 기판에 잔여된 제 2절연물질과 주변회로 영역의 제 2스페이서를 모두 제거하는 단계와, 결과물 전면에 식각 정지용 질화박막을 형성하는 단계와, 질화박막 상부에 층간 절연막을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하고자 한다.
도 1 내지 도 5는 본 발명에 따른 더블 스페이서를 이용한 복합 반도체장치의 제조방법을 설명하기 위한 공정 순서도이다. 이를 참조하면, 본 발명의 복합 반도체장치의 일 예는 다음과 같다.
우선, 도 1에 도시된 바와 같이 반도체 기판으로서 실리콘기판(10)에 통상의 소자 분리 공정을 이용하여 소자의 활성 영역과 비활성 영역을 정의하기 위한 필드 산화막(미도시함)을 형성한다. 그리고, 실리콘기판(10)의 메모리셀 영역(100)과 주변회로 영역(200)에, 각각 게이트산화막(미도시함), 게이트전극을 형성한다. 여기서, 게이트전극은 도프트 폴리실리콘(12)과 버퍼용 산화막(14) 및 하드 마스크용 질화막(16)이 적층된 구조를 갖는다.
그리고, 상기 기판 전면에 제 1절연물질로서 질화물을 증착하고 이를 식각해서 게이트전극 측벽에 질화물로 된 제 1스페이서(18)를 350Å∼450Å의 두께로 형성한다. 그리고, 주변회로 영역(200)을 마스킹한 상태에서 메모리셀 영역(100)의 기판 내에 도전형 불순물을 주입하여 소오스/드레인 접합(20)을 형성한다.
그 다음, 도 2에 도시된 바와 같이 상기 결과물에 제 2절연물질로서 산화막(22)을 증착하고 메모리셀 영역만 마스킹 한 상태에서 산화막을 전면 식각해서 주변회로 영역의 제 1스페이서(18) 측벽에 제 2스페이서(22')를 형성한다. 이때 상기 제 2스페이서의 두께는 450Å∼550Å로 한다.
그리고, 도 3에 도시된 바와 같이 상기 기판(10) 전면에 이온 주입 투과 영역(Rp)을 조정하기 위한 스크린 산화박막(미도시함)을 추가 형성하고, 주변회로 영역(200)의 기판내에 도전형 불순물을 주입하여 소오스/드레인 접합(24)을 형성한다.
그 다음, 도 4에 도시된 바와 같이 상기 메모리셀 영역(100)의 기판에 잔여된 산화막(22)과 주변회로 영역(200)의 제 2스페이서(22')를 모두 제거한다. 이때 산화물 제거하는 공정은, 습식 세정 공정을 이용한다.
그리고, 도 5에 도시된 바와 같이 상기 결과물 전면에 이후 층간 절연막의 콘택홀 제조 공정시 식각 정지역할을 하는 질화박막(26)을 약 150Å의 두께로 형성한다. 또, 상기 질화박막(26)은 이후 BPSG 층간 절연막(28)의 보론(B) 또는 인(P)이 기판으로 배출확산되지 않도록 장벽역할도 한다.
그 다음, 도 6에 도시된 바와 같이 상기 질화박막(26) 상부에 층간 절연막(28)으로서 갭필 특성이 우수한 BPSG를 증착한다. 이후, 도면에 도시되지는 않았지만 층간 절연막내에 콘택홀을 형성하고 도전 물질을 증착하여 상기 접합 영역과 연결되는 콘택 플러그 제조 공정을 진행한다.
그러므로, 상기와 같은 본 발명에 따른 더블 스페이서를 이용한 복합 반도체장치의 제조 방법은 주변회로 영역의 기판에 제 2스페이서를 형성한 후에 질화박막을 증착함으로써 이 질화박막은 이후 BPSG 층간 절연막의 보론(B) 또는 인(P)이 기판으로 배출확산되지 않도록 장벽역할을 한다. 이에, BPSG 층간 절연막 증착 이전에 별도의 HTO 증착 공정을 생략할 수 있어 메모리 셀 영역의 갭필 공간이 늘어나서 약 400Å의 갭필 마진을 얻을 수 있고 BPSG 증착시 보이드 유발을 줄일 수 있다.
그리고, 본 발명은 주변회로 영역의 소오스/드레인 접합을 형성한 후에 제 2스페이서 및 산화물만을 제거하기 때문에 종래 기술에서 제 2스페이서 및 식각 정지용 질화막을 모두 제거한 식각 공정에 비해 과도 식각으로 인한 기판 손실을 크게 줄일 수 있는 이점이 있다.
또한, 본 발명은 BPSG 층간 절연막의 평탄화를 위한 플로우 써멀(flow thermal)을 낮출 수 있으므로 전체적으로 써멀 싸이클(thermal cycle)이 크게 줄어든다. 이로 인해 반도체소자의 열적 스트레스로 인한 수율 저하를 막을 수 있다.
또한, 본 발명은 이후 콘택 플러그를 위한 CMP공정시 BPSG 층간 절연막과 기판 구조물 사이의 질화박막이 식각 정지 역할을 하기 때문에 종래 게이트전극 상부의 하드 마스크용 질화막이 식각 정지용으로 작용해서 패턴 밀도가 넓은 주변회로영역의 게이트전극의 손상을 미연에 방지할 수 있는 효과가 있다. 특히, 메모리 셀 영역과 주변회로 영역에 동시에 콘택 플러그를 형성하는 경우 식각 정지용 질화박막이 기판 전면에 형성되어 있으므로 주변회로 영역의 콘택홀 식각 공정에 의한 기판 손실을 줄일 수 있어 누설 전류 특성을 향상시킬 수 있다.
Claims (7)
- 복합 반도체장치의 제조방법에 있어서,반도체 기판상의 메모리셀 영역과 주변회로 영역에, 각각 게이트산화막, 게이트전극을 형성하는 단계;상기 게이트전극 측벽에 제 1절연물질로 된 제 1스페이서를 형성하는 단계;상기 메모리셀 영역의 기판 내에 도전형 불순물을 주입하여 소오스/드레인 접합을 형성하는 단계;상기 결과물에 제 2절연물질을 증착하고 메모리셀 영역만 마스킹 한 상태로 제 2절연물질을 전면 식각해서 주변회로 영역의 제 1스페이서 측벽에 제 2스페이서를 형성하는 단계;상기 주변회로 영역의 기판내에 도전형 불순물을 주입하여 소오스/드레인 접합을 형성하는 단계;상기 메모리셀 영역의 기판에 잔여된 제 2절연물질과 주변회로 영역의 제 2스페이서를 모두 제거하는 단계;상기 결과물 전면에 식각 정지용 질화박막을 형성하는 단계; 및상기 질화박막 상부에 층간 절연막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 더블 스페이서를 이용한 복합 반도체장치의 제조 방법.
- 제 1항에 있어서, 상기 제 1절연물질은 질화물질이고, 제 2절연물질은 산화물질인 것을 특징으로 하는 더블 스페이서를 이용한 복합 반도체장치의 제조 방법.
- 제 1항에 있어서, 상기 제 1스페이서의 두께는 350Å∼450Å이고 제 2스페이서의 두께는 450Å∼550Å인 것을 특징으로 하는 더블 스페이서를 이용한 복합 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 주변회로 영역에 소오스/드레인 접합을 형성하기전에 기판 전면에 스크린 산화박막을 추가 형성하는 것을 특징으로 하는 더블 스페이서를 이용한 복합 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 메모리셀 영역의 기판에 잔여된 제 2절연물질과 주변회로 영역의 제 2스페이서를 모두 제거하는 공정은, 습식 세정 공정을 이용하는 것을 특징으로 하는 더블 스페이서를 이용한 복합 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 식각 정지용 질화박막의 두께는 약 150Å인 것을 특징으로 하는 더블 스페이서를 이용한 복합 반도체장치의 제조 방법.
- 제 1항에 있어서, 상기 층간절연막은 BPSG인 것을 특징으로 하는 더블 스페이서를 이용한 복합 반도체장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065739A KR20010065796A (ko) | 1999-12-30 | 1999-12-30 | 더블 스페이서를 이용한 복합 반도체장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065739A KR20010065796A (ko) | 1999-12-30 | 1999-12-30 | 더블 스페이서를 이용한 복합 반도체장치의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010065796A true KR20010065796A (ko) | 2001-07-11 |
Family
ID=19632917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990065739A KR20010065796A (ko) | 1999-12-30 | 1999-12-30 | 더블 스페이서를 이용한 복합 반도체장치의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010065796A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100653035B1 (ko) * | 2001-12-18 | 2006-11-30 | 매그나칩 반도체 유한회사 | 반도체 소자의 절연막 스페이서 형성 방법 |
| KR100824468B1 (ko) * | 2005-09-09 | 2008-04-22 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| US7436017B2 (en) | 2003-02-06 | 2008-10-14 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit using a selective disposable spacer |
-
1999
- 1999-12-30 KR KR1019990065739A patent/KR20010065796A/ko not_active Application Discontinuation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100653035B1 (ko) * | 2001-12-18 | 2006-11-30 | 매그나칩 반도체 유한회사 | 반도체 소자의 절연막 스페이서 형성 방법 |
| US7436017B2 (en) | 2003-02-06 | 2008-10-14 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit using a selective disposable spacer |
| US7588979B2 (en) | 2003-02-06 | 2009-09-15 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby |
| US8222684B2 (en) | 2003-02-06 | 2012-07-17 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor integrated circuit using a selective disposal spacer technique and semiconductor integrated circuit manufactured thereby |
| KR100824468B1 (ko) * | 2005-09-09 | 2008-04-22 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| US7629638B2 (en) | 2005-09-09 | 2009-12-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof |
| US7638832B2 (en) | 2005-09-09 | 2009-12-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4074451B2 (ja) | 半導体装置の製造方法 | |
| JP3445495B2 (ja) | 半導体装置 | |
| KR100444306B1 (ko) | 반도체소자의 제조방법 | |
| KR20040061967A (ko) | 반도체 소자의 제조방법 | |
| KR100609193B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR20010065796A (ko) | 더블 스페이서를 이용한 복합 반도체장치의 제조 방법 | |
| US20040067653A1 (en) | Method of forming contact hole | |
| KR100403329B1 (ko) | 반도체소자의 비트라인 형성방법 | |
| US7045450B2 (en) | Method of manufacturing semiconductor device | |
| KR100536042B1 (ko) | 반도체 장치에서 리세스 게이트 전극 형성 방법 | |
| KR100460270B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20020017796A (ko) | 반도체 소자 제조방법 | |
| KR100481987B1 (ko) | 반도체 소자의 ｍｏｓ 커패시터 형성 방법 | |
| KR100200747B1 (ko) | 반도체장치의 소자분리방법 | |
| KR100419751B1 (ko) | 반도체소자의 제조방법 | |
| KR100379516B1 (ko) | 반도체 소자의 제조방법 | |
| KR20010005107A (ko) | 반도체 소자의 플러그 형성 방법 | |
| KR100265823B1 (ko) | 트렌치형 캐패시터를 구비한 디램 제조방법 | |
| KR100408713B1 (ko) | 반도체소자의 듀얼 게이트전극 형성방법 | |
| KR100384870B1 (ko) | 반도체소자의 제조방법 | |
| KR20020045190A (ko) | 반도체 소자의 제조방법 | |
| KR20040001268A (ko) | 반도체 소자의 제조방법 | |
| KR20050014165A (ko) | 반도체소자의 제조방법 | |
| KR20050000891A (ko) | 반도체 소자 및 그의 제조방법 | |
| KR20020030173A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |