KR100309477B1 - 반도체장치 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치 제조방법에 관한 것으로, 종래 반도체장치 제조방법은 고전압 트랜지스터의 드리프트구조를 형성하기 위해 이온주입 후에 열처리하여 이온을 확산시키는데, 그 후에도 국부산화공정에의한 열공정등에 의해 드리프트구조가 과다 확산되어 고전압 트랜지스터의 전압특성이 열화 되는 문제점이 있었다. 따라서 본 발명은 반도체기판 상부에 차례로 고농도엔웰, 고농도피웰을 각각 형성하고 상기 형성한 고농도피웰의 상부에서 고전압트랜지스터의 드리프트구조가 형성될 영역만 정의한 후 그 부분에 엔형 이온을 주입하여 엔형도핑영역을 형성하고, 고농도엔웰의 상부에서 고전압트랜지스터의 드리프트구조가 형성될 영역만 정의한 후 그 부분에 피형 이온을 주입하여 피형도핑영역을 형성하는 제 1공정과; 상기 각 웰의 이격부분 및 로직영역에 형성될 웰의 이격부분을 각각 정의하면서 그 부분을 국부산화하여 국부산화영역을 형성하고, 로직영역에 차례로 엔웰, 피웰을 형성한 후 상기 국부산화영역을 통해 그 하부 반도체기판 상에 각 웰간의 격리를 위한 이온을 주입하는 제 2공정과; 상기 형성한 구조 상부전면에 고전압 트랜지스터에 적당한 높이로 제 1게이트산화막을 형성한 후 형성될 트랜지스터의 문턱전압을 결정하기 위해서 각 웰 상에 이온을 주입한 다음, 로직이 형성될 영역상의 제 1게이트산화막을 사진식각공정을 통해 제거한 후 상기 구조 상부전면에 얇은 제 2게이트산화막을 형성하는 제 3공정과; 상기 형성한 제 2게이트산화막 상부에 도핑된 폴리실리콘막을 형성하고, 상기 각 웰 상부에 게이트를 형성하도록 상기 폴리실리콘막 및 제 2게이트산화막, 제 1게이트산화막을 사진식각공정을 통해 패터닝 한 후 상기 형성한 각 게이트중 로직영역의 게이트를 하드마스크로 로직영역의 각 웰의 특성에 맞는 이온을 주입하여 저농도 소스/드레인영역을 형성하는 제 4공정과; 상기 형성한 구조의 상부전면에 절연막을 형성하고 이를 식각하여 각 게이트의 측면에 게이트측벽을 형성한 후 상기 게이트측벽을 포함한 게이트를 하드마스크로 로직영역 및 고전압영역의 각 웰에 그 특성에 맞는 이온을 주입하여 고농도 소스/드레인영역을 형성하는 제 5공정으로 이루어지는 반도체장치 제조방법을 통해 고전압용 트랜지스터와 로직용 트랜지스터를 동시에 형성하는 0.35㎛공정에 있어서 고전압 트랜지스터용 웰을 먼저 형성하고, 드레프트구조를 형성하기 위한 이온을 주입한 후 이를 확산하는 열처리공정을 생략하고, 이후 공정인 국부산화영역 형성공정과 로직용 웰 형성공정의 열처리를 이용하여 드레프트구조를 완성함으로써 후속공정에 의한 드레프트구조 과다확산을 방지할 수 있어 로직용 트랜지스터 및 고전압용 트랜지스터의 특성열화를 방지할 수 있는 효과가 있다.

Description

반도체장치 제조방법{SEMICONDUCTOR APPARATUS FORMING METHOD}
본 발명은 반도체장치 제조방법에 관한 것으로, 특히 0.35㎛기술에서 로직을 구성하는 일반 트랜지스터와 고전압용 트랜지스터를 동시에 형성하면서 그 형성순서를 바꾸어 공정을 단순화하면서도 과도한 확산에 의한 고전압 트랜지스터의 특성열화를 방지하기에 적당하도록 한 반도체장치 제조방법에 관한 것이다.
종래 반도체장치 제조방법의 일실시예를 도 1a 내지 도 1e의 수순단면도를 참고하여 설명하면 다음과 같다.
반도체기판(1) 상부에 차례로 엔웰(2), 고농도엔웰(3), 고농도피웰(4), 피웰(5)을 각각 정의하여 형성하는 제 1공정과; 상기 형성한 고농도피웰(4)의 상부에서 고전압트랜지스터의 드리프트구조가 형성될 영역만 정의한 후 그 부분에 엔형이온을 주입하여 엔형도핑영역(6)을 형성하고, 고농도엔웰(3)의 상부에서 고전압트랜지스터의 드리프트구조가 형성될 영역만 정의한 후 그 부분에 피형이온을 주입하여 피형도핑영역(7)을 형성한 다음 열처리하여 상기 이온을 확산시켜 드리프트영역을 형성하고, 상기 각 웰(2,3,4,5) 간을 격리하기 위하여 각 웰(2,3,4,5)의 이격부분에 이온을 주입한 후 상기 각 웰(2,3,4,5)의 이격부분을 국부산화하여 국부산화영역(8)을 형성하는 제 2공정과; 상기 형성한 구조 상부전면에 고전압 트랜지스터에 적당한 높이로 제 1게이트산화막(9)을 형성한 후 형성될 트랜지스터의 문턱전압을 결정하기 위해서 각 웰(2,3,4,5) 상에 이온을 주입한 다음, 로직이 형성될 영역상의제 1게이트산화막(9)을 사진식각공정을 통해 제거한 후 상기 구조 상부전면에 얇은 제 2게이트산화막(10)을 형성하는 제 3공정과; 상기 형성한 제 2게이트산화막(10) 상부에 도핑된 폴리실리콘막(11)을 형성하고, 상기 각 웰(2,3,4,5) 상부에 게이트를 형성하도록 상기 폴리실리콘막(11) 및 제 2게이트산화막(10), 제 1게이트산화막(9)을 사진식각공정을 통해 패터닝 한 후 상기 형성한 각 게이트중 로직영역의 게이트를 하드마스크로 로직영역의 각 웰(2,5)의 특성에 맞는 이온을 주입하여 저농도 소스/드레인영역(12,13)을 형성하는 제 4공정과; 상기 형성한 구조의 상부전면에 절연막을 형성하고 이를 식각하여 각 게이트의 측면에 게이트측벽(14)을 형성한 후 상기 게이트측벽(14)을 포함한 게이트를 하드마스크로 로직영역 및 고전압영역의 각 웰(2,3,4,5)에 그 특성에 맞는 이온을 주입하여 고농도 소스/드레인영역(15,16)을 형성하는 제 5공정으로 이루어진다.
먼저, 도 1a에 도시한 바와 같이 반도체기판(1) 상부에 차례로 엔웰(2), 고농도엔웰(3), 고농도피웰(4), 피웰(5)을 각각 정의하여 형성하는데, 엔웰(2)이 형성될 영역의 반도체기판(1)이 드러나도록 감광막패턴을 형성한 후 엔형이온을 도핑하고, 잔류하는 감광막패턴을 제거한 후 고농도엔웰(3)이 형성될 영역의 반도체기판(1)이 드러나도록 감광막패턴을 형성한 다음 고농도엔형이온을 도핑한다.
그리고, 상기 잔류하는 감광막패턴을 제거하고, 고농도피웰(4)이 형성될 영역의 반도체기판(1)이 드러나도록 감광막패턴을 형성한 후 고농도피형이온을 도핑하고, 잔류하는 감광막패턴을 제거한 다음, 피웰(5)이 형성될 영역의 반도체기판(1)이 드러나도록 감광막패턴을 형성하고 피형이온을 도핑한 후 감광막패턴을 제거하고,상기 웨이퍼를 열처리하여 상기 주입된 이온들이 확산하면서 웰(2,3,4,5)을 형성하도록 한다.
그 다음, 도 1b에 도시한 바와 같이 상기 형성한 고농도피웰(4)의 상부에서 고전압트랜지스터의 드리프트구조가 형성될 영역만 오픈 되도록 감광막패턴으로 정의하여 그 부분에 엔형이온을 주입하여 엔형도핑영역(6)을 형성하고, 상기 감광막패턴을 제거한다.
그리고, 상기 고농도엔웰(3)의 상부에서 고전압트랜지스터의 드리프트구조가 형성될 영역만 감광막패턴으로 정의하여 그 부분에 피형이온을 주입하여 피형도핑영역(7)을 형성한 후 상기 웨이퍼를 1100℃에서 30분간 열처리하여 상기 각 도핑영역(6,7)에 주입된 이온을 확산시켜 드리프트영역을 형성한다.
그리고, 상기 각 웰(2,3,4,5) 간을 격리하기 위하여 각 웰(2,3,4,5)의 이격부분에 이온을 주입하는데, 피웰(5)과 엔웰(2) 사이에는 엔형이온을 주입하고, 엔웰(2)과 고농도피웰(4) 사이에는 고농도엔형이온을 주입하며, 고농도피웰(4)과 고농도엔웰(3) 사이에는 고농도피형이온을 주입하여 인접한 소자간의 누설전류를 차단할 수 있도록 한 다음, 상기 각 웰(2,3,4,5)간의 이격부분을 국부산화하여 국부산화영역(8)을 형성한다.
그 다음, 도 1c에 도시한 바와 같이 상기 형성한 구조 상부전면에 고전압 트랜지스터에 적당한 높이로 제 1게이트산화막(9)을 형성하는데, 450Å~550Å정도의 두께로 형성한다.
그리고, 각 트랜지스터의 문턱전압을 결정하기 위해서 각 웰(2,3,4,5) 상에이온을 주입한 다음, 로직이 형성될 영역상의 제 1게이트산화막(9)을 사진식각공정을 통해 습식식각으로 제거한 후 상기 구조 상부전면에 얇은 제 2게이트산화막(10)을 125Å의 두께로 형성하여 로직이 형성되는 웰(2,5)에는 125Å두께의 제 2게이트산화막(10)이 형성되고, 고전압 트랜지스터가 형성되는 웰(3,4)에는 575~675Å두께의 제 1게이트산화막(9)과 제 2게이트산화막(10)의 적층구조가 게이트산화막으로 쓰이게 된다.
그 다음, 도 1d에 도시한 바와 같이 상기 형성한 제 2게이트산화막(10) 상부에 도핑된 폴리실리콘막(11)을 형성하고, 상기 각 웰(2,3,4,5) 상부에 게이트를 형성하도록 상기 폴리실리콘막(11) 및 제 2게이트산화막(10), 제 1게이트산화막(9)을 사진식각공정을 통해 패터닝 한 후 상기 형성한 각 게이트 중 로직영역의 게이트를 하드마스크로 로직영역의 각 웰(2,5)의 특성에 맞는 이온을 주입하여 저농도 소스/드레인영역(12,13)을 형성한다.
이때, 각 웰(2,5)에 서로 틀린 이온을 주입하기 위해 감광막패턴을 이용하여 한 웰(2,5)씩 이온을 주입하게되고, 고전압 트랜지스터가 형성되는 웰(3,4)은 항상 마스킹되어 이온이 주입되지 않는다.
그 다음, 도 1e에 도시한 바와 같이 상기 형성한 구조의 상부전면에 절연막을 형성하고 이를 식각하여 각 게이트의 측면에 게이트측벽(14)을 형성한 후 상기 게이트측벽(14)을 포함한 게이트를 하드마스크로 로직영역 및 고전압 트랜지스터가 형성되는 각 웰(2,3,4,5)에 그 특성에 맞는 이온을 주입하여 고농도 소스/드레인영역(15,16)을 형성한다.
상기한 바와 같은 종래 반도체장치 제조방법은 고전압 트랜지스터의 드리프트구조를 형성하기 위해 이온주입 후에 열처리하여 이온을 확산시키는데, 그 후에도 국부산화공정에의한 열공정등에 의해 드리프트구조가 과다확산되어 고전압 트랜지스터의 전압특성이 열화되는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 공정순서를 변화시킴에 의해 고전압 트랜지스터의 드리프트구조의 과다확산을 방지하여 로직용 트랜지스터 및 고전압트랜지스터 전압특성의 열화를 방지할 수 있는 반도체장치 제조방법을 제공하는데 있다.
도 1은 종래 반도체장치 제조방법을 보인 수순단면도.
도 2는 본 발명 일실시예의 수순단면도.
*** 도면의 주요부분에 대한 부호의 설명 ***
21 : 반도체기판 22 : 고농도엔웰
23 : 고농도피웰 24 : 엔형도핑영역
25 : 피형도핑영역 26 : 국부산화영역
27 : 엔웰 28 : 피웰
29 : 제 1게이트산화막 30 : 제 2게이트산화막
31 : 폴리실리콘막 32 : 피형저농도 소스/드레인영역
33 : 엔형저농도 소스/드레인영역 34 : 게이트측벽
35 : 피형고농도 소스/드레인영역 36 : 엔형고농도 소스/드레인영역
상기한 바와 같은 본 발명의 목적을 달성하기 위한 반도체장치 제조방법은 반도체기판 상부에 차례로 고농도엔웰, 고농도피웰을 각각 형성하고 상기 형성한 고농도피웰의 상부에서 고전압트랜지스터의 드리프트구조가 형성될 영역만 정의한 후 그 부분에 엔형이온을 주입하여 엔형도핑영역을 형성하고, 고농도엔웰의 상부에서 고전압트랜지스터의 드리프트구조가 형성될 영역만 정의한 후 그 부분에 피형이온을 주입하여 피형도핑영역을 형성하는 제 1공정과; 상기 각 웰의 이격부분 및 로직영역에 형성될 웰의 이격부분을 각각 정의하면서 그 부분을 국부산화하여 국부산화영역을 형성하고, 로직영역에 차례로 엔웰, 피웰을 형성한 후 상기 국부산화영역을 통해 그 하부 반도체기판상에 각 웰간의 격리를 위한 이온을 주입하는 제 2공정과; 상기 형성한 구조 상부전면에 고전압 트랜지스터에 적당한 높이로 제 1게이트산화막을 형성한 후 형성될 트랜지스터의 문턱전압을 결정하기 위해서 각 웰 상에 이온을 주입한 다음, 로직이 형성될 영역상의 제 1게이트산화막을 사진식각공정을 통해 제거한 후 상기 구조 상부전면에 얇은 제 2게이트산화막을 형성하는 제 3공정과; 상기 형성한 제 2게이트산화막 상부에 도핑된 폴리실리콘막을 형성하고, 상기 각 웰 상부에 게이트를 형성하도록 상기 폴리실리콘막 및 제 2게이트산화막, 제 1게이트산화막을 사진식각공정을 통해 패터닝 한 후 상기 형성한 각 게이트중 로직영역의 게이트를 하드마스크로 로직영역의 각 웰의 특성에 맞는 이온을 주입하여 저농도 소스/드레인영역을 형성하는 제 4공정과; 상기 형성한 구조의 상부전면에 절연막을 형성하고 이를 식각하여 각 게이트의 측면에 게이트측벽을 형성한 후 상기 게이트측벽을 포함한 게이트를 하드마스크로 로직영역 및 고전압영역의 각 웰에 그 특성에 맞는 이온을 주입하여 고농도 소스/드레인영역을 형성하는 제 5공정으로 이루어지는 것을 특징으로 한다.
상기한 바와 같은 본 발명에 의한 반도체장치 제조방법을 도 2a 내지 도 2e에 도시한 수순단면도를 일 실시예로하여 상세히 설명하면 다음과 같다.
먼저, 도 2a에 도시한 바와 같이 반도체기판(21) 상부에 차례로 고농도엔웰(22), 고농도피웰(23)을 각각 형성하고 상기 형성한 고농도피웰(23)의 상부에서 고전압트랜지스터의 드리프트구조가 형성될 영역만 정의한 후 그 부분에 엔형이온을 주입하여 엔형도핑영역(24)을 형성하고, 고농도엔웰(22)의 상부에서 고전압트랜지스터의 드리프트구조가 형성될 영역만 정의한 후 그 부분에 피형이온을 주입하여 피형도핑영역(25)을 형성한다.
이때, 고농도엔웰(22)이 형성될 영역의 반도체기판(21)이 드러나도록 감광막패턴을 형성한 후 고농도엔형이온을 도핑하고, 잔류하는 감광막패턴을 제거한 다음, 고농도피웰(23)이 형성될 영역의 반도체기판(21)이 드러나도록 감광막패턴을 형성하고 고농도피형이온을 도핑한 후 상기 웨이퍼를 열처리하여 상기 주입된 이온들을 확산시켜 고농도엔웰(22) 및 고농도피웰(23)을 형성한다.
그 다음, 도 2b에 도시한 바와 같이 상기 각 웰(22,23)의 이격부분 및 로직영역에 형성될 웰의 이격부분을 각각 정의하면서 그 부분을 국부산화하여 국부산화영역(26)을 형성하고, 로직영역에 차례로 엔웰(27), 피웰(28)을 형성한 후 상기 국부산화영역(26)을 통해 그 하부 반도체기판(21)상에 각 웰(22,23,27,28)간의 격리를 위한 이온을 주입한다.
이때, 국부산화영역(26)을 고온에서 산화하기 때문에 상기 엔형도핑영역(24), 및 피형도핑영역(25)에 주입된 이온이 1차로 확산되고, 상기 제 1공정과 동일하게 감광막패턴을 이용하여 반도체기판(21)상에 이온을 주입한 다음 1000℃에서 30분간 열처리하여 형성하는 엔웰(27) 및 피웰(28)의 형성과정에 의해 상기 엔형도핑영역(24), 및 피형도핑영역(25)에 주입된 이온은 2차로 확산되어 완전한 드리프트구조가 되므로 별도 공정에 의한 드리프트확산이 필요 없으며 상기 국부산화영역(26) 및 로직영역의 웰(27,28)을 형성하면서 과다확산되는 것도 방지할 수 있게된다.
그 다음, 도 2c에 도시한 바와 같이 상기 형성한 구조 상부전면에 고전압 트랜지스터에 적당하도록 450Å~550Å정도의 두께로 제 1게이트산화막(29)을 형성한후 형성될 트랜지스터의 문턱전압을 결정하기 위해서 각 웰(22,23,27,28) 상에 이온을 주입한 다음, 로직이 형성될 영역상의 제 1게이트산화막(29)을 사진식각공정을 통해 제거한 후 상기 구조 상부전면에 얇은 제 2게이트산화막(30)을 125Å의 두께로 형성하여 로직이 형성되는 웰(27,28)에는 125Å두께의 제 2게이트산화막(30)이 형성되고, 고전압 트랜지스터가 형성되는 웰(22,23)에는 575~675Å두께의 제 1게이트산화막(29)과 제 2게이트산화막(30)의 적층구조가 게이트산화막으로 쓰이게 된다.
그 다음, 도 2d에 도시한 바와 같이 상기 형성한 제 2게이트산화막(30) 상부에 도핑된 폴리실리콘막(31)을 형성하고, 상기 각 웰(22,23,27,28) 상부에 게이트를 형성하도록 상기 폴리실리콘막(31) 및 제 2게이트산화막(30), 제 1게이트산화막(29)을 사진식각공정을 통해 패터닝 한 후 상기 형성한 각 게이트 중 로직영역의 게이트를 하드마스크로 로직영역의 각 웰(27,28)의 특성에 맞는 이온을 주입하여 저농도 소스/드레인영역(32,33)을 형성한다.
이때, 각 웰(27,28)에 서로 틀린 이온을 주입하기 위해 감광막패턴을 이용하여 한 웰(27,28)씩 이온을 주입하게되고, 고전압 트랜지스터가 형성되는 웰(22,23)은 항상 마스킹되어 이온이 주입되지 않는다.
그 다음, 도 2e에 도시한 바와 같이 상기 형성한 구조의 상부전면에 절연막을 형성하고 이를 식각하여 각 게이트의 측면에 게이트측벽(34)을 형성한 후 상기 게이트측벽(34)을 포함한 게이트를 하드마스크로 로직영역 및 고전압영역의 각 웰(22,23,27,28)에 그 특성에 맞는 이온을 주입하여 고농도 소스/드레인영역(35,36)을 형성한다.
상기한 바와 같은 본 발명 반도체장치 제조방법은 고전압용 트랜지스터와 로직용 트랜지스터를 동시에 형성하는 0.35㎛공정에 있어서 고전압 트랜지스터용 웰을 먼저 형성하고, 드레프트구조를 형성하기 위한 이온을 주입한 후 이를 확산하는 열처리공정을 생략하고, 이후 공정인 국부산화영역 형성공정과 로직용 웰 형성공정의 열처리를 이용하여 드레프트구조를 완성함으로써 후속공정에 의한 드레프트구조 과다확산을 방지할 수 있어 로직용 트랜지스터 및 고전압용 트랜지스터의 특성열화를 방지할 수 있는 효과가 있다.

Claims (1)

  1. 반도체기판 상부에 차례로 고농도엔웰, 고농도피웰을 각각 형성하고 상기 형성한 고농도피웰의 상부에서 고전압트랜지스터의 드리프트구조가 형성될 영역만 정의한 후 그 부분에 엔형이온을 주입하여 엔형도핑영역을 형성하고, 고농도엔웰의 상부에서 고전압트랜지스터의 드리프트구조가 형성될 영역만 정의한 후 그 부분에 피형이온을 주입하여 피형도핑영역을 형성하는 제 1공정과; 상기 각 웰의 이격부분 및 로직영역에 형성될 웰의 이격부분을 각각 정의하면서 그 부분을 국부산화하여 국부산화영역을 형성하고, 로직영역에 차례로 엔웰, 피웰을 형성한 후 상기 국부산화영역을 통해 그 하부 반도체기판상에 각 웰간의 격리를 위한 이온을 주입하는 제 2공정과; 상기 형성한 구조 상부전면에 고전압 트랜지스터에 적당한 높이로 제 1게이트산화막을 형성한 후 형성될 트랜지스터의 문턱전압을 결정하기 위해서 각 웰 상에 이온을 주입한 다음, 로직이 형성될 영역상의 제 1게이트산화막을 사진식각공정을 통해 제거한 후 상기 구조 상부전면에 얇은 제 2게이트산화막을 형성하는 제 3공정과; 상기 형성한 제 2게이트산화막 상부에 도핑된 폴리실리콘막을 형성하고, 상기 각 웰 상부에 게이트를 형성하도록 상기 폴리실리콘막 및 제 2게이트산화막, 제 1게이트산화막을 사진식각공정을 통해 패터닝 한 후 상기 형성한 각 게이트중 로직영역의 게이트를 하드마스크로 로직영역의 각 웰의 특성에 맞는 이온을 주입하여 저농도 소스/드레인영역을 형성하는 제 4공정과; 상기 형성한 구조의 상부전면에 절연막을 형성하고 이를 식각하여 각 게이트의 측면에 게이트측벽을 형성한 후 상기 게이트측벽을 포함한 게이트를 하드마스크로 로직영역 및 고전압영역의 각 웰에 그 특성에 맞는 이온을 주입하여 고농도 소스/드레인영역을 형성하는 제 5공정으로 이루어지는 것을 특징으로 하는 반도체장치 제조방법.
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