JP3487844B1 - Ldmos型半導体装置の製造方法 - Google Patents
Ldmos型半導体装置の製造方法Info
- Publication number
- JP3487844B1 JP3487844B1 JP2002174950A JP2002174950A JP3487844B1 JP 3487844 B1 JP3487844 B1 JP 3487844B1 JP 2002174950 A JP2002174950 A JP 2002174950A JP 2002174950 A JP2002174950 A JP 2002174950A JP 3487844 B1 JP3487844 B1 JP 3487844B1
- Authority
- JP
- Japan
- Prior art keywords
- region
- film
- oxide film
- gate oxide
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000012535 impurity Substances 0.000 claims abstract description 63
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 55
- 229920005591 polysilicon Polymers 0.000 claims description 55
- 150000004767 nitrides Chemical class 0.000 claims description 34
- 230000003647 oxidation Effects 0.000 claims description 21
- 238000007254 oxidation reaction Methods 0.000 claims description 21
- 238000002513 implantation Methods 0.000 claims description 16
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 26
- 238000005468 ion implantation Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 description 54
- 239000000758 substrate Substances 0.000 description 22
- 230000015572 biosynthetic process Effects 0.000 description 20
- 238000005530 etching Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 101100153643 Phaeosphaeria nodorum (strain SN15 / ATCC MYA-4574 / FGSC 10173) Tox1 gene Proteins 0.000 description 1
- 101150008866 Tox3 gene Proteins 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- XOOUIPVCVHRTMJ-UHFFFAOYSA-L zinc stearate Chemical compound [Zn+2].CCCCCCCCCCCCCCCCCC([O-])=O.CCCCCCCCCCCCCCCCCC([O-])=O XOOUIPVCVHRTMJ-UHFFFAOYSA-L 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
2)との間の、NWELLの表面付近の境界及びチャネ
ル領域のそれぞれの上側のゲート酸化膜を均一にする。 【解決手段】 NWELLの上側に予めゲート酸化膜1
04aを形成する。その後、ゲート酸化膜上に、肉厚部
と肉薄部とからなる、膜厚に高低差のある段差付きのマ
スク本体130aを形成する。肉厚部をマスクとして利
用して、NWELL中にDWELL用の不純物イオン注
入を行い、次いで肉厚部と肉薄部を有するマスク本体全
体をマスクとして利用して、ソース・ドレイン領域用の
不純物イオン注入を行った後、不純物の熱拡散を行っ
て、DWELL拡散層122とソース拡散層124及び
ドレイン拡散層126とを同時形成する。
Description
造方法、特にLDMOS(Lateral Doubl
e−Diffused MOS)型半導体装置の製造方
法に関する。 【0002】 【従来の技術】一般に、LDMOS型半導体装置は、高
信頼性を要する比較的使用電圧の高いICに使用され
る。従来のLDMOS型半導体装置の構成例が、文献:
特開平8−97410号公報(出願人:テキサスインス
ツルメンツ(TI)社)に開示されている。この文献に
開示されている半導体装置は、自己整合されるチャネル
長が、深いウエル(DWELL)領域とソース領域を形
成する為の熱処理のみによっては決定されないLDMO
S構造を有している。 【0003】以下、この従来のLDMOS構造の半導体
装置の製造方法について図5を参照して説明する。 【0004】図5は、LDMOS型半導体装置の従来の
製造工程を説明するための工程図である。尚、図5にお
いて、各工程段階で得られる構造体は、ゲート電極周辺
領域の断面切り口で示してある。この断面において、断
面を表すハッチング表示は、一部省略している。また、
以下の説明は、N型のLDMOS型半導体装置に関する
ものである。 【0005】まず、P型半導体基板300を用意し、ド
レインドリフト領域となるN型ウエル領域(NWEL
L)302を公知の技術によって形成する。次いで、公
知の酸化又はCVD技術により、P型半導体基板300
従って、NWELL上に酸化膜などのフィールド絶縁膜
304を形成する(図5(A))。 【0006】次いで、公知のホトリソ・エッチング技術
により、DWELL(二重拡散層の深い領域)形成予定
領域上及びドレイン形成予定領域上の、絶縁膜304の
部分を開孔する。 【0007】公知の酸化技術により、開孔に露出してい
る基板300の露出面を酸化させてマスク酸化膜306
を形成して、残存する絶縁膜304とマスク酸化膜30
6とで厚みに段差を有し、かつ基板面を被覆する絶縁膜
305を形成する(図5(B))。 【0008】その後、公知のホトリソ技術によりDWE
LL形成予定領域を開孔して窓309を作成するよう
に、この絶縁膜上に部分的にレジストパターン308を
形成する(図5(B))。 【0009】公知の不純物注入技術により、DWELL
形成領域の窓309から、NWELL302内に例えば
ボロン等のP型不純物310を注入する(図5
(B))。然る後、熱拡散処理を行って、NWELL3
02内にDWELL312を形成する(図5(C))。 【0010】然る後、公知のエッチング技術により、レ
ジストパターン308を除去した後、公知のCVD技術
により、絶縁膜305上に窒化膜314を形成する(図
5(C))。次いで、絶縁膜305の厚みの段差部の側
壁に、酸化物若しくは窒化物にてサイドウォール316
を形成する(図5(C))。 【0011】ここで、窒化膜314は、サイドウォール
316の作成のために行われるエッチングに対するマス
クの役割を果たす。 【0012】次いで、サイドウォール316と絶縁膜3
05の肉厚部304とをマスクに用いて、公知の不純物
注入技術により、例えばAs等のN型不純物をP型不純
物310の注入レベルよりも浅いレベルに注入した後、
熱拡散を行ってソース領域318及びドレイン320領
域を形成する。 【0013】この時、DWELL312とソース領域3
18及びドレイン領域320は、セルフアラインであり
ながらも、サイドウォールにより異なるエッチングマス
クで形成されている。この為、通常のLDMOS形成方
法よりもチャネル長を長くすることが可能となり、高温
拡散処理が不要となる。 【0014】次いで、公知のエッチング技術により、絶
縁膜304、窒化膜314、サイドウォール316、マ
スク酸化膜306を除去した後、公知の酸化技術により
基板300の露出面上に酸化膜322を形成する(図5
(D))。次いで、公知のCVD技術、ホトリソ・エッ
チング技術を用いて、チャネルとなる領域326の上側
に、酸化膜322を介して、例えばポリシリコン膜等の
ゲート電極324を形成する(図5(D))。 【0015】以降、コンタクト形成、配線形成その他の
所要の処理を経てLDMOS型半導体装置が形成され
る。尚、コンタクト及び配線等の形成については、公知
の技術を用いており、説明を省略してある。 【0016】 【発明が解決しようとする課題】上述した従来技術で
は、ソース領域及びDWELL領域を形成後、ゲート酸
化膜を形成している。基板、DWELL領域及びソース
領域の順に不純物濃度が大きくなっているため、不純物
濃度の差により、酸化速度に差が生じる。このため、基
板にDWELL領域やソース領域の形成後に、酸化膜3
22を形成すると、必然的にソース領域上(Tox
1)、DWELL上(Tox2)、NWELL上(To
x3)の各ゲート酸化膜部分間で段差(Tox1>To
x2>Tox3)が形成される。これら段差が形成され
る酸化膜322の部分は、ゲート酸化膜の領域322a
である。この段差の様子を図6に概略的に示す。図6で
は、上述した従来技術によって形成されたLDMOS型
半導体装置のチャネルを含む周辺領域327における断
面図を示している。 【0017】このようなゲート酸化膜の領域322aに
厚みの異なる部分があると、ゲート酸化膜中の電界分布
が一様でなくなり、ゲート酸化膜耐圧等の信頼性に問題
があった。 【0018】特に、DWELL及びNWELL間の境界
領域の上側の部分のゲート酸化膜の段差がゲート酸化膜
の耐圧特性へ与える影響は大きい。従って、従来よりD
WELLとNWELLとの境界付近の上側のゲート酸化
膜部分のみならずゲート酸化膜部分の膜厚を均一に、す
なわち、ゲート酸化膜の表面を平坦に形成できる半導体
装置の製造方法が望まれていた。 【0019】 【課題を解決するための手段】そこで、この出願に係る
発明者は、鋭意研究を行ったところ、ゲート酸化膜に供
する酸化膜を予め均一の厚みにかつ平坦に形成した後
に、下地中に、不純物濃度の異なるDWELL領域と、
ソース及びドレイン領域とを、不純物注入工程と、同時
熱拡散工程とを用いて、形成すれば、耐圧特性の優れた
ゲート酸化膜を有するLDMOS型半導体装置が得られ
るという結論に達した。 【0020】この発明のLDMOS型半導体装置の製造
方法によれば、以下のような工程を含む。 【0021】(a)先ず、第一導電型の半導体下地中に
互いに離間して形成される第1及び第2主電極領域の形
成予定領域間に対応する下地面上に、ゲート酸化膜を形
成する。 【0022】(b)次に、このゲート酸化膜上に、中央
部の肉厚部と周辺部の肉薄部とを有するマスク本体を形
成する。 【0023】(c)この肉厚部に対して第1主電極領域
が形成される側に位置する第1下地領域に、肉厚部をマ
スクとしてウエル領域用の第二導電型の不純物を注入す
る。 【0024】(d)この肉厚部に対して第2主電極領域
が形成される側に位置する第2下地領域と、第1下地領
域の両方に、マスク本体をマスクとして、第1及び第2
主電極領域用の第一導電型の不純物を、第二導電型の不
純物の注入レベルよりも浅いレベルに注入する。 【0025】(e)これら第一及び第二導電型の不純物
を、同時に拡散させて、第一導電型の第1及び第2主電
極領域を形成すると共に、第二導電型のウエル領域を第
1主電極領域に沿って形成する。 【0026】 【0027】 【0028】 【0029】 また、(b)工程で形成するマスク本体
は、ゲート酸化膜上に、マスク本体をポリシリコンで形
成する。 【0030】 マスク本体の形成工程は、ゲート酸化膜
上に形成したポリシリコン膜の上面側の領域に酸化促進
用の不純物を注入する工程と、不純物の注入済みのポリ
シリコン膜上に窒化膜を形成する工程と、然る後、ポリ
シリコン膜を側面側から酸化する工程と、窒化膜及びポ
リシリコン膜の酸化された領域を除去する工程とを含む
工程とする。 【0031】このように形成されたマスク本体を用い
て、異なる導電型の不純物を第1及び第2主電極形成予
定領域及びウエル領域形成予定領域に注入し同時拡散す
ることにより、熱拡散によってのみチャネル長を決定さ
れないLDMOS型半導体装置を形成できる。 【0032】 この方法によれば、予め均一な膜厚でし
かも平坦にゲート酸化膜を形成した(a)工程の後に、
(b)、(c)、(d)及び(e)の工程を順に行って
いる。このため、(a)工程後の処理に熱処理が含まれ
ていても、ゲート酸化膜の膜厚に高低差を生じさせる恐
れはない。従って、ゲート酸化膜形成後に、下地中に、
下地とは不純物濃度が異なると共に、互いに不純物濃度
が異なる2種類の不純物拡散領域を形成しても、下地領
域及びウエル領域間の下地表面付近の境界領域上はもと
より、下地表面付近のウエル及びソース領域上のゲート
酸化膜の部分に段差が実質的に生じない。この発明によ
れば、ゲート酸化膜は、拡散処理前にすでに実質的に均
一の厚みに形成され、その後に熱処理を受けてもゲート
酸化膜の厚みに実質的に変化を生じないので、下地領域
とウエル領域との境界領域に近いゲート酸化膜の領域は
もとより、ウエル領域及び第1主電極領域に近いゲート
酸化膜の領域の厚さは、均一に保たれる。 【0033】 【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。なお、図中、各構成成分
の寸法、形状及び配置関係は、この発明が理解できる程
度に概略的に示してあるにすぎない。また、以下に述べ
る使用材料、膜厚、注入エネルギーなどの数値的条件
は、この発明の範囲内の一例にすぎない。また、各図に
おいて、同様の構成成分については、同一の番号を付
し、その重複する説明を省略することもある。また、断
面を表すハッチング等については、一部省略して示して
いる。 【0034】 [参考例] 図1及び図2を参照して、この発明の参考例を説明す
る。 【0035】図1(A)−(D)及び図2(A)−
(E)は、LDMOS型半導体装置の製造工程図であっ
て、各図は製造段階で得られた半導体装置の部分的構造
体を断面で示している。以下の説明においては、第1主
電極領域をソース領域とし、かつ第2主電極領域をドレ
イン領域とした構成例につき、説明する。 【0036】まず、第二導電型の半導体基板としてP型
半導体基板100を用意する。従来技術と同様に、P型
半導体基板100に拡散層としてN型ウエル領域(NW
ELLとも称する。)102を形成する。以下の説明で
は、このNWELL102を第一導電型の下地とする。
NWELLは、ゲート電極形成後、DWELLとドレイ
ン領域との間の領域が、ドレインドリフト領域として機
能する。NWELL102は、基板中に拡散領域として
形成しても良いし、或いは、基板上にエピタキシャル成
長させて形成しても良く、設計上の問題である。また、
基板100とこの基板100に設けたNWELL102
とを含めて下地としても良い。 【0037】次いで、公知の酸化技術及びCVD技術に
より、酸化膜104を200Å程度の膜厚で、第1の耐
酸化性の絶縁膜として第1の窒化膜106を200Å程
度の膜厚で、ポリシリコン(Poly−Si)膜108
を1200Å程度の膜厚で、第2の耐酸化性の絶縁膜と
して第2の窒化膜110を100Å程度の膜厚で、それ
ぞれ均一にかつ平坦に順次形成する(図1(A))。こ
の形成された酸化膜104の一部分の領域が、後工程で
ゲート酸化膜となる。 【0038】公知のホトリソエッチング技術により、ゲ
ート電極形成予定領域外に相当する部分の第2の窒化膜
110、ポリシリコン膜108及び第1の窒化膜106
を選択的に除去して、島状の、互いに形状及び大きさが
実質的に同じ第1の窒化膜106a、ポリシリコン膜1
08a及び第2の窒化膜110aを形成する(図1
(B))。すなわち、ゲート電極形成予定領域は、平面
的に上から見たとき、後工程で下地中に形成される第1
及び第2主電極領域の形成予定領域102a及び102
b間に実質的に対応する下地面上の領域である。 【0039】公知の酸化技術により、P型半導体基板1
00上の酸化膜104及びポリシリコン膜108aの一
部を酸化して酸化膜112a及び112bを形成する。 【0040】このとき、ポリシリコン膜108aの上下
の主表面(すなわち上面及び下面)側は、第2及び第1
の窒化膜110a及び106aが形成されている為酸化
されず、ポリシリコン膜108aの側面にのみ側面から
横方向(すなわち水平方向に)例えばL1=1〜2μm
の深さまで酸化膜(側面酸化膜ともいう。)112bが
形成される(図1(C))。 【0041】また、酸化膜112aは周知の通り、先に
形成された酸化膜104が膨大化した部分である。尚、
ポリシリコン膜の中央部は酸化されないでポリシリコン
膜108bの領域として残存する。また、島状の第1窒
化膜106aの、酸化膜104の領域104aは、実質
的に酸化作用を受けずに残存した領域である。この残存
した酸化膜104aの領域は、ゲート酸化膜となるの
で、以下、この酸化膜104aをゲート酸化膜104a
と称する。 【0042】この酸化工程で、第1の窒化膜106aの
端縁と接する領域では、ゲート酸化膜104aと酸化膜
112aとの間に酸化膜の膜厚に多少の段差が生じる。
この酸化膜の段差は、従来のバーズビークと比較して著
しく高低差の小さい段差である。 【0043】形成する半導体素子の大きさ、チャネル長
を考慮して、ゲート酸化膜形成後の工程で形成する厚み
に段差を有するマスク本体の段差位置を設定することに
より、問題となるNWELL及びDWELL間の境界領
域は、ゲート酸化膜104aの段差が影響しない領域に
形成できる。 【0044】その後、公知のエッチング技術により、P
型基板100上の酸化膜112a、ポリシリコンの酸化
膜112b及び第2の窒化膜110aを除去する。この
除去により、第1の窒化膜106aの中央部にポリシリ
コン膜108bが残存する。この島状の第1の窒化膜1
06aと、この窒化膜106aの中央部のポリシリコン
膜の残存部分108bとがマスク本体130を本質的に
形成している。このマスク本体130は、中央の肉厚部
と、その周辺の肉薄部とを有している。肉厚部は島状の
第1の窒化膜106aの部分とポリシリコン膜108b
とを含み、及び肉薄部は、島状の第1の窒化膜106a
のみを含んでいる(図1(D))。 【0045】次いで、公知の酸化技術により、下地、従
ってNWELL102の露出表面にマスク酸化膜114
aを200Å程度の膜厚に形成する。この時、ポリシリ
コン膜108bの露出された表面も酸化され、酸化膜1
14bが形成される(図2(A))。 【0046】このため、本来のマスク本体130の一部
分に酸化膜114bが形成されるが、この構成例では、
この酸化膜114bを含めてマスク本体としても、その
後の処理には実質的に何ら支障がない。図中、この酸化
膜114bを含めたマスク本体を130aとして示す。 【0047】従って、ゲート酸化膜104a上に、第1
の窒化膜106a及びポリシリコン膜108bにより、
肉厚部と肉薄部との間で膜厚に段差のあるマスク本体1
30aが形成されている(図2(A))。 【0048】次に、この肉厚部に対して第1主電極領域
が形成される側に位置する第1下地領域103aに、肉
厚部をマスクとしてウエル領域、従ってDWELL領域
用の第二導電型の不純物を注入する。 【0049】そのために、先ず、公知のホトリソ技術に
より、DWELL形成予定領域を開孔するようにレジス
トパターン116を形成する。このレジストパターン1
16は、ポリシリコン膜108bの一部分を少なくとも
覆い、かつ、後述するソース領域となる、NWELL1
02中の領域上を除いたNWELL102の上側に、イ
オン注入の保護膜として、設けられる。レジストパター
ン116のDWELL形成予定領域側の端縁は、ポリシ
リコン膜108bと第1の窒化膜106aとによって形
成された、マスク本体130aの肉厚部上にくるように
開孔する。 【0050】次に、公知の不純物注入技術により、段差
のあるマスク本体130aの肉厚部(窒化膜106aと
ポリシリコン膜108bとが積層された領域)とレジス
トパターン116をマスクとして用いて、例えばボロン
等のP型不純物118を、例えば40keV、1.0E
+14個cm2程度のドーズ量で、NWELL102内
にイオン注入する。 【0051】この時、不純物注入エネルギーは、不純物
がマスク本体の肉薄部、すなわち窒化膜106aとゲー
ト酸化膜104aとの積層膜を通過し、かつ、マスク本
体の肉厚部、すなわちポリシリコン膜108bと窒化膜
106aとゲート酸化膜104aとの積層膜を通過しな
いように設定する。(図2(B))。 【0052】続いて、この肉薄部に対して第2主電極領
域が形成される側に位置する第2下地領域103bと、
上述した第1下地領域103aとの双方の領域に、マス
ク本体130aをマスクとして用いて、第一導電型の不
純物を注入する。この第一導電型不純物は、第1及び第
2主電極領域を形成するための不純物である。 【0053】そのために、公知のエッチング技術によ
り、レジストパターン116を除去した後、公知の不純
物注入技術により、膜厚に段差のあるマスク本体130
aの全体をマスクとして用いて、例えばAs等のN型不
純物120を120keV、1.0E+15個/cm2
程度のドーズ量で、NWELL102内にイオン注入す
る(図2(C))。このN型不純物120の注入レベル
(位置)は、NWELL102の表面からP型不純物の
注入レベルよりも浅いレベルとする。 【0054】この時の不純物注入エネルギーは、不純物
が、マスク本体130a外のマスク酸化膜114aのみ
を通過するよう設定する。 【0055】次いで、公知の拡散技術により、P型不純
物118及びN型不純物120を同時に熱拡散すなわち
活性化させ、DWELL122の拡散層とソース領域1
24及びドレイン領域126の拡散層とを形成する(図
2(D))。このDWELL122は、ソース領域12
4に沿って形成される。 【0056】形成されたDWELL122とNWELL
102との間の境界132の一端は、ゲート酸化膜10
4aの下面に接触している。NWELL102の表面付
近の境界132及びチャネル領域134は、ゲート酸化
膜の膜厚の均一部分の下側に位置している。また、DW
ELL122とドレイン領域126の間のゲート酸化膜
104a下側のNWELL領域102は、ドレインドリ
フト領域136として機能する。 【0057】このDWELL122とNWELL102
との間の、NWELL102の表面付近における境界1
32は、ゲート酸化膜104aのソース領域124側の
端縁から充分離れた位置に形成される。従って、ゲート
酸化膜の端縁領域に膜厚の高低差があっても、その膜厚
の高低差の影響を実質的に受けない位置にDWELL1
22とNWELL102の当該境界を設けることができ
る。 【0058】次いで、公知のエッチング技術により、ま
ず、窒化膜106aをエッチングしないガスを用いて、
窒化膜106a下のゲート酸化膜104a以外の残存し
ている酸化膜114a及びポリシリコン膜108bをす
べて除去し、続いて、酸化膜104aをエッチングしな
いガスを用いて、窒化膜106aを除去する。 【0059】公知のCVD技術によりゲート酸化膜10
4a上に、例えばポリシリコン等でゲート電極128を
形成する(図2(E))。 【0060】その後、コンタクト形成、配線形成その他
の所要の工程を経てLDMOS型半導体装置が形成され
る。尚、コンタクト及び配線形成については公知の技術
を用いており、従って、詳細な説明を省略する。 【0061】 以上説明したように、この発明の参考例
によれば、マスク本体130aの肉薄部(窒化膜106
a)と酸化膜(104a、114a)とを通過するが、
マスク本体130aの肉厚部(ポリシリコン膜108b
+窒化膜106a+酸化膜114b)と酸化膜104a
は通過しないように、不純物注入エネルギーを設定して
P型不純物を導入し、及びマスク本体130aの全体を
通過しないで「マスク酸化膜114a」のみを通過する
よう不純物エネルギーを設定してN型不純物を導入する
ことにより、不純物の熱拡散のみでは決定されないかつ
自己整合されるチャネル長を持ったLDMOS構造を実
現できると同時に、チャネル領域上のゲート酸化膜にバ
ーズビーク等の膜厚段差が実質的に形成されていない
為、信頼性の高いゲート酸化膜を提供できる。 【0062】さらには、前述のポリシリコン膜108b
と窒化膜106aによって生じる段差の位置と、この段
差のそれぞれの側で設定される不純物注入エネルギーの
相違とによって、不純物拡散領域の境界が形成される位
置を制御できる。このため、上述した方法によれば、チ
ャネル長が不純物の熱拡散のみで決定されないLDMO
S構造となるため、DWELL形成の低温化が可能とな
り、従って、ロジック部(半導体基板上の使用電圧の低
い素子部)との整合性の向上が図れる。 【0063】 [実施の形態] 図3及び4を参照して、この発明の実施の形態を説明す
る。図3(A)−(D)及び図4(A)−(D)は、こ
の発明のLDMOS型半導体装置の他の製造工程図であ
り、各図は、製造の段階で得られる構造体の断面で示し
てある。 【0064】 この実施の形態においても、第一及び第
二の導電型をN型及びP型とし、第1及び第2主電極領
域をソース及びドレイン領域として説明する。 【0065】 ドレインドリフト領域となるNWELL
202の形成までの工程については、参考例と同様であ
る。 【0066】公知の酸化技術及びCVD技術により、酸
化膜204を200Å程度の膜厚で、ポリシリコン膜2
06を2000Å程度の膜厚で、それぞれ均一かつ平坦
に、順次に作成する。次いで、ポリシリコン膜206中
の主表面側に、公知の不純物注入法によって、例えばリ
ン等の不純物208を導入する(図3(A))。この不
純物208は、酸化促進のために注入する。 【0067】次いで、ポリシリコン膜206の主表面
(上面)側に、例えば窒化膜などの耐酸化性の絶縁膜2
10を100Å程度の膜厚で形成する(図3(B))。 【0068】公知のホトリソ・エッチング技術により、
絶縁膜210及びポリシリコン膜206の、ゲート電極
形成予定領域外の部分を除去するようにパターニングす
る。このパーターニングにより、それぞれ島状の、形状
及び大きさが実質的に同じ絶縁膜210a及びポリシリ
コン膜206aが残存形成されている(図3(C))。
上述したゲート電極形成予定領域は、平面上に上から見
たとき、後工程で下地中に形成される第1及び第2主電
極領域の形成予定領域202a及び202b間に実質的
に対応する下地面上の領域である。 【0069】次に、公知の酸化技術により、P型基板上
の酸化膜204及び島状のポリシリコン膜206aの一
部を酸化処理して酸化膜212a及び212bを形成す
る(図3(D))。この時、ポリシリコン膜206aの
上面すなわち主表面側には窒化膜210aが形成されて
おり、下面には酸化膜204が形成されているので、ポ
リシリコン膜206aは、その上下面側からは酸化され
ない。またポリシリコン膜206aの側面は露出してい
るので、側面側から酸化される。このとき、ポリシリコ
ン膜206aは、高濃度の不純物208がドープされて
いる為、ポリシリコン膜206aの他の部分よりも酸化
レートが速い。この時、例えばポリシリコン膜206a
の上面及び上面の近傍の側面では側面から横方向すなわ
ち水平方向に、例えば、L2=1.5μmの位置まで酸
化膜が形成されるのに対し、ポリシリコン膜206の底
面側の側面では側面から、例えば、L3=0.7μm程
度の水平方向の位置まで酸化膜が形成されるにすぎな
い。尚、酸化膜212aは、周知の通り、先に形成され
た酸化膜204が膨大化した部分である。また、ポリシ
リコン膜206aは、側面側と側面側の上部とが酸化さ
れるが、中央部は酸化されないでポリシリコンのまま、
ポリシリコン膜206bとして残存する。この残存ポリ
シリコン膜206bは、中央が肉厚部で、周辺が肉薄部
の、段差を有するマスク本体の形状となっている。 【0070】 また、島状のポリシリコン膜206aの
下側にある酸化膜204の部分は、参考例で説明したと
同様に、そのままの形状で残存する。この残存した酸化
膜204の部分がゲート酸化膜204aとなる。酸化膜
204aと212aとの間には、微少の高低差を有する
バーズビークが生ずるが、参考例で既に説明したと同様
に、NWELL及びDWELLの境界領域は、バーズビ
ーク等の酸化膜の段差の影響を受けない領域に形成でき
る。 【0071】次に、この肉厚部に対して第1主電極が形
成される側に位置する第1下地領域203aに、肉厚部
をマスクとしてウエル領域従ってDWELL用の第二導
電型の不純物を注入する。 【0072】このために、先ず、酸化膜212a、21
2b及び窒化膜210aを全面除去した後、公知の酸化
技術により、マスク酸化膜214を形成する(図4
(A))。このマスク酸化膜214は、NWELL20
2の上面にマスク酸化膜214aとして形成されると共
に、ポリシリコン膜206bの露出面にもマスク酸化膜
214bとして形成されるが、ポリシリコン膜206b
の表面のマスク酸化膜214bを含めてマスク本体22
0としても、後処理には実質的になんら支障がない。 【0073】次いで、公知のホトリソ技術により、DW
ELL形成予定領域を開孔するレジストパターン216
をイオン注入の保護膜として形成する。このとき、DW
ELL形成予定領域側のレジストパターン216の端縁
は、ポリシリコン膜206bの肉厚部上にくるように設
定することができる。 【0074】次いで、公知の不純物注入技術により、レ
ジストパターン216及びマスク本体220の肉厚部2
20bをマスクとして、例えばボロン等のP型不純物2
18を40keV、1.0E+14個/cm2程度のド
ーズ量で、NWELL202中に注入する。この時、不
純物注入エネルギーは、不純物がマスク本体220の肉
薄部220a、すなわちポリシリコン膜206bの段差
下部の領域と酸化膜214b及び204aとを通過し、
かつマスク本体220の肉厚部220b、すなわち、ポ
リシリコン膜206bの段差上部の領域とポリシリコン
膜206bの段差下部の領域と酸化膜214b及び20
4aとを通過しないよう設定する(図4(B))。 【0075】次に、この肉厚部に対して第2主電極領域
が形成される側に位置する第2下地領域203bと、上
述した第1下地領域203aとの双方の領域に、マスク
本体220をマスクとして用いて、第一導電型の不純
物、従って、N型の不純物を注入する。 【0076】そのために、公知のエッチング技術によ
り、レジストパターン216を除去し、次いで、全面に
公知の不純物注入技術により、例えばAs等のN型不純
物222を120keV、1.0E+15個/cm2程
度のドーズ量でNWELL202に注入する。この時の
イオン注入エネルギーは、不純物がマスク酸化膜214
aのみを通過するように設定する(図4(C))。ま
た、この場合、N型不純物222は、P型不純物218
よりも、NWELL202の表面から浅いレベル(位
置)に注入される。 【0077】次いで、公知の拡散技術により、P型不純
物218及びN型不純物222を熱拡散させてDWEL
L224の拡散層とソース領域226及びドレイン領域
228の拡散層とを形成する(図4(D))。このDW
ELL224は、ソース領域226に沿って形成され
る。 【0078】形成されたDWELL224とNWELL
202との間の境界230の一端は、ゲート酸化膜20
4aの下面に接触している。NWELL202の表面付
近の境界230及びチャネル領域232は、ゲート酸化
膜の膜厚の均一部分の下側に位置している。また、DW
ELL224とドレイン領域228の間のゲート酸化膜
204a下側のNWELL領域202は、ドレインドリ
フト領域234として機能する。 【0079】DWELL224とソース領域226及び
ドレイン領域228とを拡散層として形成した後、マス
ク本体として形成したポリシリコン膜206bを、その
ままゲート電極として残存させる。その場合、ゲート電
極206bの表面の酸化膜214bは、必要に応じて除
去すればよい。 【0080】その後、コンタクト形成、配線形成その他
の所要の処理を経てLDMOS型半導体装置が形成され
る。尚、コンタクト及び配線形成については公知の技術
を用いており、その詳細な説明を省略する。 【0081】 この発明の実施の形態によれば、マスク
本体220の肉薄部(ポリシリコン膜206bの段差下
部と酸化膜(214b、204a))とを通過するが、
マスク本体220の肉厚部(ポリシリコン膜206bの
段差上部とポリシリコン膜206bの段差下部と酸化膜
(214b、204a))とを通過しないよう不純物注
入エネルギーを設定してP型不純物を導入し、及びマス
ク酸化膜214aのみを通過するよう不純物エネルギー
が設定されたN型不純物を導入することにより、不純物
の熱拡散のみでは決定されないかつ自己整合されるチャ
ネル長を持ったLDMOS構造を実現できると同時に、
チャネル領域上のゲート酸化膜にバーズビーク等の段差
が形成されない為、参考例で述べた効果と同様に、信頼
性の高いゲート酸化膜を提供できる。 【0082】さらに、P型不純物及びN型不純物導入時
にマスクとして使用するポリシリコン膜206bをゲー
ト電極として使用する為、マスク工程を削減でき、工程
簡略化が可能となる。 【0083】また、ゲート電極をマスクに用いてDWE
LL及びソース及びドレイン領域とを形成することか
ら、ゲート電極とDWELL及びソース及びドレイン領
域との合わせずれを考慮する必要がなくなり、素子サイ
ズの縮小が可能となる。 【0084】 尚、上述した実施の形態では、N型のL
DMOSに適用した例を詳細に説明したが、P型のLD
MOSに関しても同様に適用可能である。 【0085】ドレイン領域側にDWELLを設ける構造
が可能ならば、第1主電極領域をドレイン領域とし、第
2主電極領域をソース領域としてもよい。 【0086】 【発明の効果】上述した実施の形態例からも明らかなよ
うに、この発明のLDMOS型半導体装置の製造方法に
よれば、予め均一かつ平坦なゲート酸化膜を形成した後
に、下地中に深いウエル領域と、ソース及びドレイン領
域とを、不純物注入及び熱拡散のそれぞれの工程を用い
て形成している。このため、ゲート酸化膜自体の膜厚に
は、実質的な段差は無い。しかも、下地領域と深いウエ
ル領域との間の、下地表面付近の境界は、ゲート酸化膜
の端縁から離れた膜厚の均一なゲート酸化膜の下側の箇
所に形成される。 【0087】また、ゲート酸化膜の端縁に微小の高低差
の段差があったとしても、形成する半導体素子の大き
さ、チャネル長を考慮して、ゲート酸化膜形成後の工程
で形成する厚みに段差を有するマスク本体の段差位置を
設定することにより、問題となるNWELL及びDWE
LL間の境界領域は、ゲート酸化膜の段差が影響しない
領域に形成できる。 【0088】従って、この発明の製造方法によれば、熱
拡散によってのみではチャネル長が決定されないLDM
OS型半導体装置を、ゲート酸化膜中の電界分布が安定
し、ゲート酸化膜の耐圧特性の向上が従来よりも図れる
装置として製造できる。
体装置の製造工程図である。 【図2】(A)〜(E)は、図1に続く、参考例のLD
MOS型半導体装置の製造工程図である。 【図3】(A)〜(D)は、実施の形態のLDMOS型
半導体装置の製造工程図である。 【図4】(A)〜(D)は、図3に続く、実施の形態の
LDMOS型半導体装置の製造工程図である。 【図5】(A)〜(D)は、従来技術のLDMOS型半
導体装置の製造工程図である。 【図6】従来技術によって製造されたLDMOS型半導
体装置のチャネル領域周辺における断面図である。
Claims (1)
- (57)【特許請求の範囲】 【請求項1】 LDMOS型半導体装置を製造するに当
たり、 (a)第一導電型の下地中に互いに離間して形成される
べき第1及び第2主電極領域間に対応する下地面上に、
ゲート酸化膜を形成する工程と、 (b)中央の肉厚部と周辺の肉薄部とで構成されるマス
ク本体を、前記ゲート酸化膜上に形成する工程と、 (c)前記肉厚部に対し前記第1主電極領域が形成され
る側に位置する第1下地領域に、該肉厚部をマスクとし
て用いてウエル領域用の第二導電型の不純物を注入する
工程と、 (d)前記肉厚部に対し前記第2主電極領域が形成され
る側に位置する第2下地領域と、前記第1下地領域との
双方に、前記マスク本体をマスクとして用いて第1及び
第2主電極領域用の第一導電型不純物を、前記第二導電
型の不純物の注入レベルよりも浅いレベルに注入する工
程と、 (e)前記第一及び第二導電型の不純物を、同時に拡散
させて、第一導電型の前記第1及び第2主電極領域を形
成すると共に、第二導電型の前記ウエル領域を前記第1
主電極領域に沿って形成する工程とを含み、 前記(b)工程は、 前記ゲート酸化膜上に、前記マスク本体をポリシリコン
で形成する工程を含み、 前記マスク本体の形成工程は、 前記ゲート酸化膜上に、ポリシリコン膜を形成する工程
と、 該ポリシリコン膜の上面側の領域に酸化促進用の不純物
を注入する工程と、 該不純物注入済みの前記ポリシリコン膜上に窒化膜を形
成する工程と、 然る後、該ポリシリコン膜を側面側から酸化する工程
と、 前記窒化膜及び該ポリシリコン膜の酸化された領域を除
去する工程と を含むことを特徴とするLDMOS型半導
体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002174950A JP3487844B1 (ja) | 2002-06-14 | 2002-06-14 | Ldmos型半導体装置の製造方法 |
US10/368,423 US6800528B2 (en) | 2002-06-14 | 2003-02-20 | Method of fabricating LDMOS semiconductor devices |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002174950A JP3487844B1 (ja) | 2002-06-14 | 2002-06-14 | Ldmos型半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP3487844B1 true JP3487844B1 (ja) | 2004-01-19 |
JP2004022765A JP2004022765A (ja) | 2004-01-22 |
Family
ID=29728003
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002174950A Expired - Fee Related JP3487844B1 (ja) | 2002-06-14 | 2002-06-14 | Ldmos型半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6800528B2 (ja) |
JP (1) | JP3487844B1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6165821A (en) * | 1998-02-09 | 2000-12-26 | International Rectifier Corp. | P channel radhard device with boron diffused P-type polysilicon gate |
US7141455B2 (en) * | 2002-11-25 | 2006-11-28 | Texas Instruments Incorporated | Method to manufacture LDMOS transistors with improved threshold voltage control |
US7157341B2 (en) * | 2004-10-01 | 2007-01-02 | International Business Machines Corporation | Gate stacks |
US7575977B2 (en) * | 2007-03-26 | 2009-08-18 | Tower Semiconductor Ltd. | Self-aligned LDMOS fabrication method integrated deep-sub-micron VLSI process, using a self-aligned lithography etches and implant process |
US7749874B2 (en) * | 2007-03-26 | 2010-07-06 | Tower Semiconductor Ltd. | Deep implant self-aligned to polysilicon gate |
US9484454B2 (en) | 2008-10-29 | 2016-11-01 | Tower Semiconductor Ltd. | Double-resurf LDMOS with drift and PSURF implants self-aligned to a stacked gate “bump” structure |
US9330979B2 (en) * | 2008-10-29 | 2016-05-03 | Tower Semiconductor Ltd. | LDMOS transistor having elevated field oxide bumps and method of making same |
RU2515124C1 (ru) * | 2012-11-13 | 2014-05-10 | Открытое акционерное общество "Научно-производственное предприятие "Пульсар" (ОАО "НПП "Пульсар") | Способ изготовления транзисторной свч ldmos структуры |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
BE897139A (nl) * | 1983-06-27 | 1983-12-27 | Bell Telephone Mfg Cy Nov | Proces voor het maken van een halfgeleider-inrichting en inrichting hierdoor verkregen |
US4818715A (en) * | 1987-07-09 | 1989-04-04 | Industrial Technology Research Institute | Method of fabricating a LDDFET with self-aligned silicide |
JPH01125866A (ja) | 1987-11-10 | 1989-05-18 | Citizen Watch Co Ltd | 半導体集積回路の製造方法 |
JPH04306880A (ja) | 1991-04-03 | 1992-10-29 | Sharp Corp | 半導体装置及びその製造方法 |
JPH05152293A (ja) * | 1991-04-30 | 1993-06-18 | Sgs Thomson Microelectron Inc | 段差付き壁相互接続体及びゲートの製造方法 |
JP3212060B2 (ja) | 1993-09-20 | 2001-09-25 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
KR0130376B1 (ko) * | 1994-02-01 | 1998-04-06 | 문정환 | 반도체소자 제조방법 |
JPH0897410A (ja) | 1994-07-01 | 1996-04-12 | Texas Instr Inc <Ti> | 自己整合した横型dmosトランジスタの製造法 |
KR0163932B1 (ko) * | 1995-02-24 | 1999-01-15 | 김광호 | 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조 및 그 제조방법 |
JPH0936361A (ja) | 1995-07-21 | 1997-02-07 | Canon Inc | 絶縁ゲート型トランジスタの製造方法及び電極の製造方法 |
US5854115A (en) * | 1997-11-26 | 1998-12-29 | Advanced Micro Devices, Inc. | Formation of an etch stop layer within a transistor gate conductor to provide for reduction of channel length |
US5986305A (en) * | 1998-03-30 | 1999-11-16 | Texas Instruments - Acer Incorporated | Semiconductor device with an inverse-T gate lightly-doped drain structure |
US6090676A (en) * | 1998-09-08 | 2000-07-18 | Advanced Micro Devices, Inc. | Process for making high performance MOSFET with scaled gate electrode thickness |
US6251737B1 (en) * | 1999-11-04 | 2001-06-26 | United Microelectronics Corp. | Method of increasing gate surface area for depositing silicide material |
-
2002
- 2002-06-14 JP JP2002174950A patent/JP3487844B1/ja not_active Expired - Fee Related
-
2003
- 2003-02-20 US US10/368,423 patent/US6800528B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004022765A (ja) | 2004-01-22 |
US20030232475A1 (en) | 2003-12-18 |
US6800528B2 (en) | 2004-10-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3521246B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
JPH023269A (ja) | 集積回路の製造方法 | |
JP2619340B2 (ja) | 半導体素子の高電圧トランジスタ構造及びその製造方法 | |
JP3487844B1 (ja) | Ldmos型半導体装置の製造方法 | |
US6008100A (en) | Metal-oxide semiconductor field effect transistor device fabrication process | |
KR19980020943A (ko) | 절연막 터널링 트랜지스터 및 그 제조방법 | |
KR100519248B1 (ko) | 반도체 소자 형성방법 | |
KR950008257B1 (ko) | 모스(mos) 트랜지스터 및 그 제조방법 | |
JPH07263693A (ja) | Fetの製造方法及び集積構造 | |
KR101099560B1 (ko) | 고전압 트랜지스터 제조방법 | |
US6214674B1 (en) | Method of fabricating high voltage device suitable for low voltage device | |
JP3061157B2 (ja) | 半導体素子の形成方法 | |
KR100929422B1 (ko) | 반도체소자의 제조방법 | |
KR101151037B1 (ko) | 고전압 트랜지스터의 제조방법 | |
JPH05291573A (ja) | 半導体装置およびその製造方法 | |
KR100268865B1 (ko) | 반도체 소자의 제조방법 | |
KR100309477B1 (ko) | 반도체장치 제조방법 | |
KR0152936B1 (ko) | 반도체 소자 제조방법 | |
KR100542980B1 (ko) | 엘디디영역을 갖는 씨모스 박막 트랜지스터의 제조방법 | |
KR960012262B1 (ko) | 모스(mos) 트랜지스터 제조방법 | |
KR100546812B1 (ko) | 반도체 소자 제조방법 | |
KR101004813B1 (ko) | 트랜지스터 제조 방법 | |
KR100268924B1 (ko) | 반도체소자의제조방법 | |
JPH0290628A (ja) | 半導体装置の製造方法 | |
JPH0786588A (ja) | 半導体集積回路装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031021 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081031 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081031 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091031 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091031 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091031 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101031 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |