KR0163932B1 - 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조 및 그 제조방법 - Google Patents
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Abstract
이 발명은 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조 및 그 제조방법에 관한 것으로서, 소형의 고화질 폴리 실리콘 박막트랜지스터 액정디스플레이를 구현하기 위해서 게이트절연막의 두께를 줄이는 것이 요구되는 바, 게이트절연막으로 사용되는 열산화막은 그 두께를 줄일 경우 누설전류가 발생되어 열산화막의 두께를 줄이지 못하는 곤란함이 있고, 소니사가 개발한 누설전류의 발생을 방지한 ONO 구조의 게이트절연막 역시 이온주입시의 포토레지스터 버닝 및 차아지업 현상이 발생되는 단점이 있다.
따라서, 본 발명은 이를 극복하기 위하여 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조의 제조공정에 있어서, ONO 구조로 게이트절연막층을 형성하되, 먼저 사진식각 공정을 통하여 질화막을 패턴한 후 저농도이온주입을 하고, 저농도이온주입 후 폴리스페이서를 증착한 후 폴리스페이서가 형성되어 있지 않은 하층열산화막층의 상부를 통하여 액티브폴리실리콘에 고농도이온주입을 하므로써, 이온주입시 낮은 에너지를 사용할 수 있고, 포토레지스터 버닝 및 차아지업 현상을 방지할 수 있도록 한 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조 및 그 제조방법에 관한 것이다.
Description
제1도는 종래의 폴리실리콘 박막트랜지스터의 액정디스플레이 화소부분의 엘디디 구조를 나타낸 단면도이고,
제2도의 (a)~(e)는 종래의 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조의 제조공정의 순서를 나타낸 공정순서도이고,
제3도는 이 발명의 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조를 나타낸 단면도이고,
제4도는 (a)~(g)는 이 발명의 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조의 제조공정의 순서를 나타낸 공정순서도이다.
* 도면의 주요부분에 대한 부호의 설명
31 : 액티브폴리실리콘 33 : 질화막
35 : 게이트폴리실리콘 37 : 스페이스
38 : 저농도이온주입영역 39 : 고농도이온주입영역
이 발명은 폴리실리콘 박막트랜지스터 액정디스플레이의 화소부분의 엘디디 구조 및 그 제조방법에 관한 것으로서, 이온주입시 낮은 에너지로 높은 질량을 갖는 물질을 주입할 수 있어 매우 낮은 소오스/드레인 저항을 형성할 수 있는 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디(LDD; Light Doped Drain)구조 및 그 제조방법에 관한 것이다.
일반적으로 탑게이트(top gate)방식의 소형의 고화질 폴리실리콘 박막트랜지스터 액정디스플레이를 구현하기 위해서 게이트절연막의 두께를 줄이는 것이 요구된다.
그러나 일반적으로 게이트절연막으로 사용되는 열산화막은 그 두께를 줄일 경우 누설전류가 발생되는 단점이 있다.
따라서 게이트절연막의 두께를 줄이면서도 누설전류의 발생을 억제할 수 있는 방법이 일본의 소니사에 의해 제시되었는 바, 그 내용은 다음과 같다.
이하 첨부된 도면을 참고로 하여 종래의 일본의 소니사에 의해 제시된 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조를 설명한다.
먼저, 제1도를 참고로 하여 종래의 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조를 설명하면, 일반적인 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조에 있어서, 게이트 절연막은 열산화막과 절연막과 열산화막으로 구성되어 있는 ONO(Oxide/Nitride/Oxide)구조를 한 것이 특징이다.
다음, 제2도의 (a)~(e)를 참고로 하여 종래의 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조의 제조방법을 설명하면 다음과 같다.
기판위에 액티브폴리실리콘(11)을 적층한 후, 상기 액티브폴리실리콘의 상부에 하층열산화막(12)을 적충한 다음, 상기 하층 열산화막의 상부에 질화막(13)을 적충하고, 상기 질화막의 상부에 상층열산화막(14)을 적층한다.
다음, 상기 상층열산화막의 상부에 게이트폴리실리콘(15)을 적층한 후 패턴하여 게이트폴리실리콘 패턴을 형성한다.
다음, 상기 게이트폴리실리콘 패턴의 상부에 제3열산화막(16)을 적층한 후 패턴하여 제3열산화막 패턴을 형성한다.
다음, 상기 액티브폴리실리콘에 부분적으로 저농도이온주입(LDD)영역을 마련하기 위하여 별도의 마스크를 이용한 사진공정을 통해 저농도이온주입을 한다.
다음, 상기 제3열산화막 패턴의 상부에 폴리스페이서(17)를 형성한 후, 폴리스페이서가 형성되어 있지 않은 게이트절연막층의 상부를 통하여 부분적으로 액티브폴리실리콘에 고농도이온주입을 한다.
다음, 상기 폴리 스페이스를 제거한다.
그러나, 상기와 같은 제조 방법에 의한 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조는 다음과 같은 단점이 있다.
첫째로, 액티브폴리실리콘 이온주입시 포토레지스터 버닝(PR BURNING) 및 차아지압(CHARGE-UP)을 고려할 경우 ONO(OXIDE/NITRIDE/OXIDE)질화막의 두께에 제약을 받는다.
둘째로, 게이트절연막의 신뢰성을 확보하기 위하여 ONO 두께를 증가시킬 경우 포토레지스터 버닝 및 차아지압 현상이 없는 원하는 에너지의 원하는 도핑물질을 이온주입하기 어렵다.
그러므로 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, ONO구조의 두께를 증가시킬 수 있고 이온주입시 낮은 에너지로 높은 질량을 지닌 물질을 주입할 수 있어, 액티브폴리실리콘에 매우 낮은 소오스/드레인 저항을 형성하는 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조 및 그 제조방법을 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 본 발명의 구성은, 기판위에 저농도이온주입영역과 고농도이온주입영역이 있는 액티브 폴리실리콘이 적충되어 있고,
상기 액티브폴리실리콘의 상부에 하층열산화막과 패턴된 지화막과 패턴된 상층열산화막이 차례로 적층되어 있는 ONO 구조의 형상으로 게이트절연막층이 형성되어 있고, 상기 상층열산화막패턴의 상부에 패턴된 게이트폴리실리콘이 적층되어 있고, 상기 게이트폴리실리콘의 상부에 패턴된 제3열산화막이 적층되어 있는 구조로 이루어진다.
상기 목적을 달성하기 위한 본 발명의 제조방법의 구성은, 기판 위에 액티브폴리실리콘을 적층하는 공정과; 상기 액티브폴리실리콘의 상부에 하층열산화막을 적층하는 공정과; 상기 하층열산화막의 상부에 질화막을 적층하는 공정과; 상기 질화막의 상부에 상층 열산화막을 적층하는 공정과; 상기 상충열산화막의 상부에 게이트폴리실리콘을 적층한 후 패턴하여 게이트폴리실리콘 패턴을 형성하는 공정과; 상기 게이트폴리실리콘의 상부에 제3열산화막을 형성하는 공정과; 상기 상층열산화막과 상기 질화막을 사진식각하여 상기 상층열산화막과 상기 질화막을 패턴하는 공정과; 상기 하층열산화막을 통하여 상기 액티브폴리실리콘에 부분적으로 저농도이온주입을 하여 저농도이온주입영역을 형성하는 공정과; 상기 제3열산화막 패턴의 상부에 스페이서를 증착한 후 식각하여 스페이서 패턴을 형성하는 공정과; 상기 스페이서가 형성되어 있지 않은 상기 하층산화막의 상부를 통하여 액티브폴리실리콘의 일부분에 고농도이온주입을 하는 공정과; 상기 고농도이온주입 후 스페이스를 제거하는 공정으로 이루어진다.
이하, 첨부된 도면을 참고로 하여 본 발명의 바람직한 실시에에 따른 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조 및 그 제조방법을 상세히 설명한다.
제3도는 이 발명의 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조를 나타낸 단면도이고, 제4도의 (a)~(g)는 이 발명의 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조의 제조공정의 순서를 나타낸 공정순서도이다.
먼저, 제3도에 도시되어 있듯이 이 발명의 바람직한 실시예에 따른 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조의 구성은, 기판 위에 저농도이온주입영역(38)과 고농도이온주입영역(39)이 있는 액티브폴리실리콘(31)이 적층되어 있고, 상기 액티브폴리실리콘(31)의 상부에 하층열산화막(32)과 패턴된 질화막(33)과 패턴된 상층열산화막(34)이 차례로 적층되어 있는 ONO 구조의 형상으로 게이트절연막층이 형성되어 있고, 상기 상층열산화막(34)의 상부에 패턴된 게이트폴리실리콘(35)이 적층되어 있고, 상기 게이트폴리실리콘(35)의 상부에 패턴된 제3열산화막(36)이 적층되어 있는 구조로 이루어진다.
다음, 제4도에 도시되어 있듯이 본 발명의 바람직한 실시예에 따른 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조의 제조방법은, 기판 위에 액티브폴리실리콘(31)을 적층하는 공정과; 상기 액티브폴리실리콘(31)의 상부에 하층열산화막(32)을 적층하는 공정과; 상기 하층열산화막(32)의 상부에 질화막(33)을 적층하는 공정과; 상기 질화막(33)의 상부에 상층열산화막(34)을 적층하는 공정과; 상기 상층열산화막(34)의 상부에 게이트폴리실리콘(35)을 적층한 후 패턴하여 게이트폴리실리콘(35) 패턴을 형성하는 공정과; 상기 게이트폴리실리콘(35)의 상부에 제3열산화막(36)을 적층한 후 패턴하여 제3열산화막(36) 패턴을 형성하는 공정과; 상기 상층열산화막(34)과 상기 질화막(33)을 사진식각하여 상기 상층열산화막(34)과 상기 질화막(33)을 패턴하는 공정과; 상기 하층열산화막(32)을 통하여 상기 액티브폴리실리콘(31)에 부분적으로 저농도이온주입을 하여 저농도이온주입영겨(38)을 형성하는 공정과; 상기 제3열산화막(36) 패턴의 상부에 스페이서(37)를 증착한 후 식각하여 스페이서(37)패턴을 형성하는 공정과; 상기 스페이스(37)가 형성되어 있지 않은 상기 하층산화막(32)의 상부를 통하여 액티브폴리실리콘(31)의 일부분에 고농도이온주입을 하여 고농도이온주입영역(39)을 형성하는 공정과; 상기 고농도이온주입후 스페이서(37)를 제거하는 공정으로 이루어진다.
상기 구성에 의한 이 발명의 바람직한 실시예에 따른 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조의 제조공정을 구체적으로 설명하면 다음과 같다.
먼저, 제4도의 (a)에 도시한 바와 같이, 기판 위에 액티브폴리실리콘(31)을 적층한 후, 상기 액티브폴리실리콘(31)의 상부에 하층열산화막(32)을 적층한 다음, 상기 하층열산화막(32)의 상부에 질화막(33)을 적층하고, 상기 질화막(33)의 상부에 상층열산화막(34)을 적층한다.
다음, 제4도의 (b)에 도시한 바와 같이, 상기 상층열산화만(34)의 상부에 게이트폴리실리콘(35)을 적층한 후, 패턴하여 게이트폴리실리콘(35) 패턴을 형성한 다음, 상기 게이트폴리실리콘(35)의 상부에 제3열산화막(36)을 형성한다.
다음, 제4도의 (c)에 도시한 바와 같이, 상기 제3열산화막(36)을 마스크로 하여 상기 상층열산화막(34)과 상기 질화막(33)을 사진식각하여 상기 상층열산화막(34)과 상기 질화막(33)을 패턴한다. 이때, 상기 제3열산화막(36)과 상기 질화막(33)의 에칭 선택비는 1:2를 넘지 않는 것이 좋다.
다음, 제4도의 (d)에 도시한 바와 같이, 상기 하층열산화막(32)을 통하여 상기 액티브폴리실리콘(31)에 부분적으로 저농도이온주입을 하여 저농도이온주입영역(38)을 형성한다.
다음, 제4도의 (e)에 도시한 바와 같이, 상기 제3열산화막(36) 패턴의 상부에 스페이서(37)를 증착한 후 식각하여 스페이서(37)패턴을 형성한다. 이때, 상기 스페이서(37)는 폴리실리콘을 사용하여 1000~4000Å의 두께로 형성한다.
다음, 제4도의 (f)에 도시한 바와 같이, 상기 스페이서(37)가 형성되어 있지 않은 상기 하층산화막(32)의 상부를 통하여 액티브폴리실리콘(31)의 일부분에 고농도이온주입을 하여 고농도이온주입영역(39)을 형성한다.
다음, 제4도의 (g)에 도시한 바와 같이, 상기 고농도이온주입후 스페이서(37)를 제거한다.
상기와 같이 이루어진 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조의 효과는, 소형의 고화질 폴리실리콘 박막트랜지스터 액정디스플레이를 구현의 필수조건인 누설전류 발생 억제와 이온주입시에 일어나기 쉬운 포토레지스터 버닝 및 차아지업 현상의 발생 억제의 장점이 있다.
Claims (5)
- 기판위에 저농도이온주입영역(38)과 고농도이온주입영역(39)이 있는 액티브폴리실리콘(31)이 적층되어 있고, 상기 액티브폴리실리콘(31)의 상부에 하층열산화막(32)과 패턴된 질화막(33)과 패턴된 상층열산화막(34)이 차례로 적층되어 있는 ONO 구조의 형상으로 게이트 절연막층이 형성되어 있고, 상기 상층열산화막(34)의 상부에 패턴된 게이트폴리실리콘(35)이 적층되어 있고, 상기 게이트폴리실리콘(35)의 상부에 패턴된 제3열산화막(36)이 적층되어 있는 구조로 이루어진 것을 특징으로 하는 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조.
- 기판위에 액티브폴리실리콘(31)을 적층하는 공정과; 상기 액티브폴리실리콘(31)의 상부에 하층열산화막(32)을 적층하는 공정과; 상기 하층 열산화막(32)의 상부에 질화막(33)을 적층하는 공정과; 상기 질화막(33)의 상부에 상층열산화막(34)을 적층하는 공정과; 상기 상층열산화막(34)의 상부에 게이트폴리실리콘(35)을 적층한 후 패턴하여 게이트 폴리실리콘(35) 패턴을 형성하는 공정과; 상기 게이트폴리실리콘(35)의 상부에 제3열산화막(36)을 적층한 후 패턴하여 제3열산화막(36) 패턴을 형성하는 공정과; 상기 제3열산화막(36)을 마스크로 하여 상기 상층열산화막(34)과 상기 질화막(33)을 사진식각하여 상기 상층열산화막(34)과 상기 질화막(33)을 패턴하는 공정과; 상기 하층열산화막(32)을 통하여 상기 액티브폴리실리콘(31)에 부분적으로 저농도이온주입을 하여 저농도이온주입영역(38)을 형성하는 공정과; 상기 제3열산화막(36) 패턴의 상부에 스페이서(37)를 증착한 후 식각하여 스페이서(37) 패턴을 형성하는 공정과; 상기 스페이서(37)가 형성되어 있지 않은 상기 하층산화막(32)의 상부를 통하여 액티브폴리실리콘(31)의 일부분에 고농도 이온주입을 하여 고농도이온주입영역(39)을 형성하는 공정과; 상기 고농도이온주입후 스페이서(37)를 제거하는 공정으로 이루어진 것을 특징으로 하는 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조의 제조방법.
- 제2항에 있어서, 상기 상층열산화막(34)과 상기 질화막(33)을 패턴하는 공정에서 상기 제3열산화막(36)을 마스크로 하여 사진식각하는 것을 특징으로 하는 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조의 제조방법.
- 제3항에 있어서, 상기 상층열산화막(34)과 상기 질화막(33)을 패턴하는 공정에서 상기 제3열산화막(36)과 상기 질화막(33)의 애칭 선택비는 1:2를 넘지 않는 것을 특징으로 하는 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조의 제조방법.
- 제2항에 있어서, 상기 스페이서(37)는 폴리실리콘을 사용하여 그 두께를 1000Å~4000Å으로 증착하는 것을 특징으로 하는 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조의 제조방법.
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