KR101151037B1 - 고전압 트랜지스터의 제조방법 - Google Patents

고전압 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 디자인 룰의 증가 없이 단일 면적 내에서 게이트 전극의 폭을 확보하는 동시에 게이트 전극과 드리프트 영역의 중첩 크기를 크게 하여 스냅백 항복 전압 특성을 강화시키는 고전압 트랜지스터의 제조 방법에 관한 것이다.
본 발명에 따른 고전압 트랜지스터의 제조 방법은 반도체 기판을 활성 영역과 비활성 영역으로 구분하는 소자 분리막을 형성하는 단계와, 소자 분리막이 형성된 기판의 활성 영역 위에 게이트 산화막을 형성하는 단계와, 게이트 산화막 위에 제1 게이트 전극을 형성하는 단계와, 제1 게이트 전극을 마스크로 기판에 드리프트용 이온을 주입하여 드리프트 영역을 형성하는 단계와, 제1 게이트 전극이 형성된 기판 전면에 폴리 실리콘막을 형성하는 단계와, 폴리 실리콘막을 선택 식각하여 제1 게이트 전극 측벽에 제2 게이트 전극을 형성하는 단계와, 제2 게이트 전극 측벽에 절연물로 이루어진 게이트 스페이서를 형성하는 단계와, 게이트 스페이서를 마스크로 기판에 소오스/드레인용 이온을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다.
고전압 트랜지스터, 항복 전압, 스냅백, 디자인 룰

Description

고전압 트랜지스터의 제조방법{Method for manufacturing the high voltage transistor}
도 1은 종래 기술에 따른 고전압 트랜지스터의 구조를 나타낸 단면도이다.
도 2는 종래 기술에 따른 고전압 트랜지스터의 게이트 전극과 드리프트 영역의 중첩 크기에 따른 스냅백 항복 전압의 변화를 나타낸 그래프들이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 고전압 트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 반도체 기판 110 : 소자 분리막
120 : 게이트 산화막 130 : 게이트 전극
133 : 제1 게이트 전극 135 : 제2 게이트 전극
140 : 드리프트 영역 150 : 게이트 스페이서
160 : 소오스/드레인 영역
본 발명은 트랜지스터의 제조 방법에 관한 것으로, 보다 상세하게는 소자의 디자인 룰의 증가 없이 게이트 전극과 드리프트 영역의 중첩 크기를 크게 하는 고전압 트랜지스터의 제조방법에 관한 것이다.
일반적으로 고전압 트랜지스터(High Voltage Transistor)는 게이트와, 게이트의 하부에 형성되어 있는 채널(Channel) 및 채널의 양측에 형성되어 있는 소오스/드레인(Source/Drain) 영역을 포함하고, 소자 구동 시, 상기 소오스/드레인 영역에 걸리는 전계를 분산시키기 위한 드리프트 영역(Drift Region)을 가진다.
이때, 상기 드리프트 영역은 소자 구동 시, 상기 소오스/드레인 영역에 걸리는 전계를 분산시키기 위해 드리프트 영역의 경계선이 인접하는 소오스/드레인 영역의 경계선과 소정 거리를 유지하면서, 소오스/드레인 영역을 둘러싸고 있다. 이에 따라, 소자 구동 시, 소오스/드레인 영역에 걸리는 전계(Electric Field)를 드리프트 영역으로 분산시켜 전계 집중에 의한 스냅백 항복 전압(Snapback Breakdown Voltage) 특성을 강화시킨다.
또한, 상기 드리프트 영역은 게이트 전극과 소정 부분 중첩되어 있고, 이에 따라, 소자 구동 시, 게이트 전극의 수직 전계가 소오스/드레인 영역 방향의 수직 전계를 감소시켜 스냅백 항복 전압 특성을 더욱 강화시킨다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 고전압 트랜지스터를 상세하게 설명하도록 한다.
도 1은 종래 기술에 따른 고전압 트랜지스터의 구조를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 종래 기술에 따른 고전압 트랜지스터는 소자 분리막(20)에 의해 활성 영역과 소자 분리 영역으로 구분된 반도체 기판(10)과, 상기 반도체 기판(10)의 활성 영역 위에 형성되어 있는 게이트(30)와, 상기 게이트(30)와, 상기 게이트(30)의 측벽에 형성되어 있는 게이트 스페이서(40)와, 상기 게이트(30) 하부 양측의 반도체 기판(10)에 소정 깊이로 형성되며 상기 게이트(30) 모서리 하부에서 일정 부분이 중첩되도록 형성되는 드리프트 영역(50)과 상기 게이트(30)와 인접하지 않은 드리프트 영역(140) 내에 이와 일부분 중첩되도록 형성되어 있는 드레인 영역(156) 및 상기 드레인 영역(156)과 인접한 게이트(30) 타측의 드리프트 영역(140) 내에 이와 일부분 중첩하도록 형성되어 있는 소오스 영역(153)을 포함한다. 이때, 게이트(30)는 게이트 산화막 및 게이트 전극이 순차 적층되어 있는 구조를 가진다.
이와 같이, 종래 기술에 따른 고전압 트랜지스터는 반도체 기판 위에서 드리프트 영역을 정의하는 마스크를 통해 기판에 드리프트용 이온을 주입하고 고온 열처리하여 형성한 다음, 또 다른 마스킹 공정을 진행하여 드리프트와 정렬하는 게이트 전극을 형성한다.
그러나, 상기 드리프트 영역이 형성된 기판 위에 드리프트 영역과 정렬하는 게이트 전극을 형성하기 위한 마스킹 공정 시, 게이트 전극을 패터닝하기 위한 마스크의 오정렬이 발생한다. 그러면, 이를 이용하여 패터닝한 게이트 전극 또한 드리프트 영역과 오정렬되는 바, 이들을 정렬시키기 위해 선 공정에 의해 형성된 드 리프트 영역에 맞춰 게이트 전극을 확장하는 확장 공정을 진행해야 하나, 확장 공정을 진행하게 되면 게이트 전극의 크기가 커져서 소자의 디자인 룰이 증가하는 문제가 있다.
종래에는 이와 같은 문제를 해결하기 위해 기판 위에 게이트 전극을 먼저 형성한 다음, 게이트 전극을 마스크로 기판에 드리프트용 이온을 주입하고 열처리하여 드리프트 영역을 형성함으로써, 상기 게이트 전극과 드리프트 영역을 자기 정렬하여 소자의 디자인 룰이 증가하는 것을 방지하였다.
그러나, 고전압 트랜지스터는 드리프트 영역을 소오스/드레인 영역과 인접하는 게이트 전극의 일부분과 소정 크기(A) 만큼 중첩하게 하여 소자 구동 시, 게이트 전극의 수직 전계를 통해 소오스/드레인 영역 방향의 수직 전계를 감소시켜 스냅백 항복 전압 특성을 개선하고 있으며, 스냅백 항복 전압의 특성은 드리프트 영역과 게이트 전극의 중첩 크기(A)에 따라 변화하는 바, 중첩 크기(A)가 클수록 강화된다.(도2 참조).
이에 있어서, 종래에는 기판 위에 게이트 전극을 먼저 형성한 다음 드리프트 영역을 형성하고 있어 열처리 공정에 의해 드리프트 영역을 게이트 전극 하부로 확산시켜 중첩시켜야 하나, 다른 소자의 특성이 변화하는 것을 막기 위해 충분한 크기로 확산 시키지 못해 게이트 전극과 드리프트 영역의 중첩 크기가 작은 문제가 있다.
또한, 종래 기술에 따른 고전압 트랜지스터는 게이트를 기준으로 양측에 위치하는 소오스 영역과 드레인 영역의 거리를 확보하기 위해 각각 별도의 마스크 공 정을 진행하여 형성하고 있는 바, 고전압 트랜지스터를 형성하기 위한 전체적인 공정이 복잡하다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 단일 면적 내에서 게이트 전극과 드리프트 영역의 중첩 크기를 크게 하고, 게이트 전극과 드리프트 영역을 자기 정렬하여 형성함으로써, 소자의 디자인 룰의 증가 없이 스냅백 항복 전압의 특성을 강화시켜 소자의 특성을 개선하도록 하는 고전압 트랜지스터의 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위해 본 발명은 반도체 기판을 활성 영역과 비활성 영역으로 구분하는 소자 분리막을 형성하는 단계와, 상기 소자 분리막이 형성된 기판의 활성 영역 위에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막의 소정 부분에 제1 게이트 전극을 형성하는 단계와, 상기 제1 게이트 전극을 마스크로 기판에 드리프트용 이온을 주입하여 드리프트 영역을 형성하는 단계와, 상기 제1 게이트 전극이 형성된 기판 전면에 폴리 실리콘막을 형성하는 단계와, 상기 폴리 실리콘막을 선택 식각하여 상기 제1 게이트 전극 측벽에 제2 게이트 전극을 형성하는 단계와, 상기 제2 게이트 전극 측벽에 절연물로 이루어진 게이트 스페이서를 형성하는 단계와, 상기 게이트 스페이서를 마스크로 기판에 소오스/드레인용 이온을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 고전압 트랜지스터의 제조 방법을 마련한다.
여기서, 상기 제1 게이트 전극은 폴리 실리콘막으로 이루어진 단일막 또는 폴리 실리콘막과 금속막이 순차 적층되어 있는 이중막 구조로 형성하는 것이 바람직하다.
또한, 상기 폴리 실리콘막을 선택 식각 공정 시, 그 하부에 위치하는 상기 게이트 산화막을 연속하여 식각하여, 게이트 전극 형성 영역 이외의 영역에 존재하는 게이트 산화막을 제거한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이제 본 발명의 실시예에 따른 고전압 트랜지스터의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 고전압 트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 3a에 도시한 바와 같이, 통상의 소자 분리 공정으로 반도체 기판(100)에 소자 분리막(110)을 형성하여 활성 영역과 비활성 영역으로 분리한 다음, 기판(100)의 활성 영역 위에 게이트 산화막(120)을 형성한다.
그리고, 상기 게이트 산화막(120) 위의 소정 부분에 제1 게이트 전극(133)을 형성한다. 이때, 상기 제1 게이트 전극(133)은 폴리 실리콘막으로 이루어진 단일막 또는 폴리 실리콘막과 금속막이 순차 적층되어 있는 이중막 구조로 형성하는 것이 바람직하다.
이어, 도 3b에 도시한 바와 같이, 상기 제1 게이트 전극(133)을 마스크로 기판(100)에 드리프트용 이온을 주입하여 드리프트 영역(140)을 형성하여 제1 게이트 전극(133)과 드리프트 영역(140)을 자기 정렬한다.
그리고, 도 3c에 도시한 바와 같이, 상기 드리프트 영역(140)이 형성된 기판(100) 전면에 폴리 실리콘막(도시하지 않음)을 형성한 다음, 이를 선택 식각하여 제1 게이트 전극(133) 측벽에 스페이서 형태를 가지는 제2 게이트 전극(135)을 형성하여 제1 게이트 전극(133) 및 제2 게이트 전극(135)으로 이루어진 게이트 전극(130)을 형성한다. 이때, 상기 제2 게이트 전극(135)은 드리프트 영역(140)과 전부 중첩하여 형성된다. 이에 따라, 본 발명은 디자인 룰의 증가 없이 게이트 전극의 일부분과 드리프트 영역을 충분히 크게 중첩시키고 있으므로, 소자 구동 시, 소오스/드레인 영역 방향의 수직 전계를 게이트 전극의 수직 전계에 의해 감소시켜 스냅백 항복 전압의 특성을 강화시킬 수 있다.
이어, 도 3d에 도시한 바와 같이, 상기 게이트 전극(130) 즉, 제2 게이트 전 극(135)의 측벽에 절연물로 이루어진 게이트 스페이서(150)를 형성한다.
그리고, 도 3e에 도시한 바와 같이, 상기 게이트 스페이서(150)를 마스크로 기판(100)에 소오스/드레인용 이온을 주입하여 소오스/드레인 영역(160)을 형성한다. 이와 같이, 본 발명에 따른 소오스/드레인 영역(160)은 상기 제1 및 제2 게이트 전극(133, 135)으로 이루어진 게이트 전극(130)과 게이트 스페이서(150)에 의해 소오스와 드레인 간의 충분한 거리를 가지고 있기 때문에 종래 기술과 같이, 소오스와 드레인 간의 거리를 유지하기 각각 별도의 공정을 진행하여 형성하지 않고 한번의 이온 주입 공정으로 동시에 형성하는 것이 가능하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이 본 발명은 디자인 룰의 증가 없이 단일 면적 내에서 게이트 전극과 드리프트 영역의 중첩 크기를 크게 하여 스냅백 항복 전압 특성을 강화시킬 수 있다.
또한, 본 발명은 게이트 전극과 드리프트 영역을 자기 정렬하고, 소오스 영역과 드레인 영역을 자기 정렬함으로써, 전체적인 공정을 단순화하는 동시에 소자의 크기를 줄일 수 있다.

Claims (5)

  1. 반도체 기판을 활성 영역과 비활성 영역으로 구분하는 소자 분리막을 형성하는 단계와,
    상기 소자 분리막이 형성된 기판의 활성 영역 위에 게이트 산화막을 형성하는 단계와,
    상기 게이트 산화막의 소정 부분에 제1 게이트 전극을 형성하는 단계와,
    상기 제1 게이트 전극을 마스크로 기판에 드리프트용 이온을 주입하여 드리프트 영역을 형성하는 단계와,
    상기 제1 게이트 전극이 형성된 기판 전면에 폴리 실리콘막을 형성하는 단계와,
    상기 폴리 실리콘막을 선택 식각하여 상기 제1 게이트 전극 측벽에 상기 드리프트 영역의 상부와 오버랩(overlap) 되도록 제2 게이트 전극을 형성하는 단계와,
    상기 제2 게이트 전극 측벽에 절연물로 이루어진 게이트 스페이서를 형성하는 단계와,
    상기 게이트 스페이서를 마스크로 기판에 소오스/드레인용 이온을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 고전압 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 게이트 전극은 폴리 실리콘막으로 이루어진 단일막 또는 폴리 실리콘막과 금속막이 순차 적층되어 있는 이중막 구조로 형성하는 고전압 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 폴리 실리콘막을 선택 식각 공정 시, 그 하부에 위치하는 상기 게이트 산화막을 연속하여 식각하는 고전압 트랜지스터의 제조 방법.
  4. 삭제
  5. 삭제
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