KR20070087757A - 반도체 소자의 금속게이트 및 그 형성방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 금속게이트 및 그 형성방법은, 활성영역이 정의되어 있는 반도체 기판과; 상기 반도체 기판 위에 형성되어 있는 게이트 절연막 패턴과; 상기 게이트 절연막 패턴 위에 배치되며, 단차를 형성하고 있는 도전막 패턴과; 상기 도전막 패턴 위에 순차적으로 형성되어 있는 금속실리사이드막 패턴 및 하드마스크막 패턴을 포함한다.
금속게이트, 저저항, 단차

Description

반도체 소자의 금속게이트 및 그 형성방법{Metal gate in semiconductor and method for fabricating the same}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 금속게이트 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 2는 본 발명에 따른 반도체 소자의 금속게이트의 개략적인 구조를 나타내보인 도면이다.
도 3a 내지 도 3j는 본 발명에 따른 반도체 소자의 금속게이트 형성방법을 설명하기 위해 나타내보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
210 : 반도체 기판 350 : 리세스 채널용 트렌치
500 : 게이트 스택
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 저항이 낮은 게이트 전극을 갖는 반도체 소자의 금속게이트 및 그 형성방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가하고 디자인 룰(design rule)이 급격하게 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증대되고 있다. 예컨대 셀 트랜지스터의 게이트 저항이 매우 증가하고, 또한 게이트의 폭이 감소되어 트랜지스터의 단채널화가 급격하게 진행되고 있으며, 이에 따라 단채널효과(short channel effect)가 발생하고 있다. 이에 따라 고집적화된 반도체 소자에서 요구하는 게이트의 저항값(Rs; sheet resistance) 및 문턱전압(Vth; threshold voltage)값을 구현함에 있어서 기존 공정으로는 더 이상 한계점에 이르렀다는 것이 일반적인 견해이다. 따라서 최근 게이트 저항값의 감소 및 유효채널길이의 증가를 구체적으로 실현할 수 있는 다양한 구조의 반도체 소자에 대한 연구가 진행되고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 금속 게이트를 설명하기 위해 나타내보인 도면들이다.
먼저 도 1a에 도시된 바와 같이, 반도체 기판(100) 위에 패드산화막(도시하지 않음) 및 패드질화막(도시하지 않음)을 순차적으로 적층한다. 다음에 패드질화막 위에 마스크막패턴(도시하지 않음)을 형성하여, 패드질화막의 일부표면을 노출시킨다. 그리고 이 마스크막패턴을 식각마스크로 패드질화막 및 패드산화막의 노출부분을 순차적으로 제거하여 반도체 기판(100)의 소자분리영역을 노출시키는 패드산화막패턴(110) 및 패드질화막패턴(120)을 형성한다. 계속해서 패드질화막패턴(120) 및 패드산화막패턴(110)을 마스크로 반도체 기판(100)에 대한 식각공정을 수행하여 일정 깊이를 갖는 트렌치(130)를 형성한다.
다음에 도 1b에 도시된 바와 같이, 트렌치(130)를 매립하는 절연막(도시하지 않음)을 형성한다. 계속해서 패드질화막패턴(120)이 노출되도록 평탄화공정을 수행한 후에, 패드질화막패턴(120) 및 패드산화막패턴(110)을 순차적으로 제거하면, 소자분리영역(Y) 및 활성영역(X)을 정의하는 트렌치 소자분리막(140)이 완성된다.
다음에 도 1c에 도시된 바와 같이, 반도체 기판(100) 전면에 리세스채널 형성을 위한 마스크막패턴(도시하지 않음)을 형성하고, 이 마스크막패턴을 식각마스크로 한 식각으로 반도체 기판(100)의 활성영역(X) 내에 리세스채널용 트렌치(150)를 형성한다. 이때 소자분리영역(Y)도 식각에 의한 영향으로 인하여 일정 두께만큼 패인 트렌치(155)가 만들어진다.
다음에 도 1d에 도시된 바와 같이, 리세스 채널용 트렌치(150)를 포함하는 반도체 기판(100) 위에 상기 리세스 채널용 트렌치(150)와 중첩하도록 게이트 절연막패턴(160)을 포함하는 게이트 스택(200)을 형성한다. 여기서 게이트 스택(200)은 도전막 패턴(170), 금속막패턴(180) 및 하드마스크막 패턴(190)을 포함하여 형성할 수 있다. 그러면 상기 반도체 기판(100)이 리세스된 길이만큼 유효 채널 길이(205)가 증가되어 채널의 마진(margin) 확보가 가능하게 되어 반도체 소자의 리프레시 특성 저하를 방지할 수 있다.
한편, 종래 기술에 따른 반도체 소자는 게이트 라인의 선폭(CD; critical dimension)이 매우 작기 때문에 소자에서 요구되는 낮은 게이트 저항값을 구현하기 위해서는 게이트 전극으로 이용하는 도전막 및 금속막의 저항을 감소시키는 것이 요구된다. 이를 위해 금속막의 두께를 증가시킬 수 있는데, 이는 결과적으로 게이 트 스택 형성을 위한 식각공정, 층간절연막 갭필공정 및 랜딩플러그 형성공정에 대한 공정마진을 매우 감소시키게 되므로 현실적으로 적용하기는 어려운 것을 여겨진다. 그러므로 추가적으로 낮은 저항값을 가지는 게이트 전극의 대체물질의 개발이 요구되는데, 이는 공정개발 자체의 난이도가 매우 높을 뿐만 아니라, 양산단계에서의 검증작업이 이루어지지 않은 현실적인 어려움이 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 도전막패턴 형성방법을 개선하여 낮은 저항값을 가지는 반도체 소자의 금속게이트 및 그 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 소자의 금속게이트는, 활성영역이 정의되어 있는 반도체 기판과; 상기 반도체 기판 위에 형성되어 있는 게이트 절연막 패턴과; 상기 게이트 절연막 패턴 위에 배치되며, 단차를 형성하고 있는 도전막 패턴과; 상기 도전막 패턴 위에 순차적으로 형성되어 있는 금속실리사이드막 패턴 및 하드마스크막 패턴을 포함한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 소자의 금속게이트는, 활성영역이 정의되어 있는 반도체 기판과; 상기 반도체 기판상에 소정 깊이로 형성되어 있는 리세스 채널용 트렌치와; 상기 리세스 채널용 트렌치를 포함하는 반도체 기판 상에 형성되어 있는 게이트 절연막 패턴과; 상기 게이트 절연막 패턴 위에 배치되며, 단차를 형성하고 있는 도전막 패턴과; 상기 도전 막 패턴 위에 순차적으로 형성되어 있는 금속실리사이드막 패턴 및 하드마스크막 패턴을 포함한다.
본 발명에 있어서, 상기 도전막 패턴은, 200-500Å의 단차를 가지고 있는 것이 바람직하다.
상기 금속실리사이드막 패턴은 텅스텐실리사이드(WSix)막을 포함하여 형성할 수 있다.
상기 도전막 패턴은, 1단계의 단차 또는 2단계 이상의 단차를 가지고 있을 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 소자의 금속게이트 형성방법은, 활성영역이 한정되어 있는 반도체 기판에 리세스 채널용 트렌치를 형성하는 단계; 상기 리세스 채널용 트렌치를 포함하는 반도체 기판 전면에 게이트 절연막, 도전막을 순차적으로 형성하는 단계; 상기 도전막 상에 단차를 형성하는 단계; 상기 도전막 위에 금속실리사이드막 및 하드마스크막을 적층하는 단계; 및 상기 하드마스크막 , 금속실리사이드막 및 상기 단차를 포함하는 도전막을 패터닝하여 게이트 스택을 형성하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 소자의 금속게이트 형성방법은, 반도체 기판 전면에 게이트 절연막, 도전막을 순차적으로 형성하는 단계; 상기 도전막 상에 단차를 형성하는 단계; 상기 도전막 위에 금속실리사이드막 및 하드마스크막을 적층하는 단계; 및 상기 하드마스크막 , 금속실리사이드막 및 상기 단차를 포함하는 도전막을 패터닝하여 게이트 스택을 형성하 는 단계를 포함한다.
본 발명에 있어서, 상기 도전막을 형성하는 단계에서는, 상기 도전막은 500-1000Å의 두께로 형성하는 것이 바람직하다.
상기 도전막 상에 단차를 형성하는 단계에서는, 상기 도전막 위에 감광막 도포 및 패터닝하여 상기 도전막의 소정 영역을 노출시키는 감광막 패턴을 형성하는 단계; 및 상기 감광막 패턴을 마스크로 하여 상기 도전막을 소정 깊이만큼 제거하는 단계를 포함한다.
상기 도전막은 200-500Å의 깊이만큼 제거하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2는 본 발명에 따른 반도체 소자의 금속게이트를 설명하기 위해 나타내보인 도면이다.
도 2를 참조하면, 소자분리막(270)으로 활성영역이 정의되어 있는 반도체 기판(210)과, 상기 반도체 기판(210)의 활성영역에 소정 깊이만큼, 예를 들어 1000-1500Å의 깊이로 리세스 채널용 트렌치(275)가 형성되어 있다. 여기서 반도체 기판(210)의 소자분리막(270)에도 상기 리세스 채널용 트렌치(275)보다 낮은 깊이로 트 렌치(285)가 형성되어 있다. 그리고 리세스 채널용 트렌치(275)와 중첩하여 게이트 스택(500)이 형성되어 있다. 여기서 게이트 스택(500)은 게이트 절연막(490)패턴, 도전막 패턴(480), 금속실리사이드막 패턴(470) 및 하드마스크막패턴(460)이 순차적으로 적층된 구조로 형성된다. 이때, 도전막 패턴(480)은 단차(510)를 형성하고 있으며, 높은 영역과 상대적으로 낮은 영역의 높이는 200-500Å의 단차(510)를 가지고 있다. 또한, 상기 도전막 패턴(480)은 도 2를 참조하면, 1단계의 단차를 가지고 있으나, 2단계 이상의 단차를 포함할 수 있다. 또한, 금속실리사이드막 패턴(470)은 텅스텐 실리사이드(WSix)막을 포함할 수 있다.
상술한 바와 같이 구성된 본 발명에 따른 반도체 소자의 금속게이트는 추후에도 설명하겠지만, 도전막 패턴(480)에 단차(510)를 포함하고 있어 동일한 선폭의 게이트 스택(500) 내에서 금속실리사이드막 패턴(470)의 체적(volume)이 증가하게 되면서 종래 금속게이트를 포함하는 반도체 소자보다 게이트 저항값(Rs; sheet resistance)을 감소시킬 수 있어 소자의 안정화를 도모하여 신뢰성을 높일 수 있다.
이하, 본 발명에 따른 반도체 소자의 금속게이트 형성방법을 보다 상세하게 설명한다.
도 3a 내지 도 3j는 본 발명에 따른 반도체 소자의 금속게이트 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저 도 3a를 참조하면, 반도체 기판(210) 위에 패드산화막(220) 및 패드질화막(230)을 순차적으로 적층한다. 여기서 패드산화막(220)은 50-150Å의 두께로 형성하고, 패드질화막(230)은 500-1000Å의 두께로 형성하며, 패드산화막(220)은 패드질화막(230)의 인력에 의한 반도체 기판(200)의 스트레스를 완화하는 역할을 한다. 다음에 패드질화막(230) 위에 감광막 패턴(240)을 형성하여, 패드질화막(230)의 일부 표면을 노출시킨다.
다음에 도 3b를 참조하면, 감광막 패턴(240)을 마스크로 한 식각공정으로 패드질화막(230) 및 패드산화막(220)의 노출부분을 순차적으로 제거하여 반도체 기판(210)의 소자분리영역을 노출시키는 패드산화막패턴(250) 및 패드질화막패턴(260)을 형성한다. 계속해서 패드질화막패턴(260)을 마스크로 반도체 기판(200)에 대한 식각공정을 수행하여 일정 깊이를 갖는 트렌치(270)를 형성한다.
다음에 도 3c를 참조하면, 트렌치(270)를 매립하는 절연막을 형성한다. 그리고 패드질화막패턴(260)이 노출되도록 평탄화공정을 수행한 후에, 패드질화막패턴(260) 및 패드산화막패턴(250)을 순차적으로 제거하면, 소자분리영역(Y) 및 활성영역(X)을 정의하는 트렌치 소자분리막(280)이 완성된다. 그리고 비록 도면에 도시하지는 않았지만, 반도체 기판(210) 전면에 문턱전압용 스크린 산화막을 50-100Å의 두께로 형성한다.
다음에 도 3d를 참조하면, 반도체 기판(210) 위에 버퍼산화막(290) 및 하드마스크막(300)을 순차적으로 적층한다. 계속해서 하드마스크막(300) 위에 감광막을 도포 및 패터닝하여 하드마스크막(300)의 소정영역을 노출시키는 감광막 패턴(310)을 형성한다. 여기서 버퍼산화막(290)은 50-100Å의 두께를 갖도록 하며, 자연산화막으로 형성할 수도 있다. 그리고 하드마스크막(300)은 폴리실리콘막으로 형성할 수 있으며, 500-1000Å의 두께로 형성한다.
다음에 도 3e를 참조하면, 감광막 패턴(310)을 마스크로 하여 반도체 기판(210)의 리세스 채널용 트렌치 형성영역(320)을 노출시키는 하드마스크막 패턴(330) 및 버퍼산화막 패턴(340)을 형성하고, 감광막 패턴(310)은 제거한다. 계속해서 상기 하드마스크막 패턴(330)을 마스크로 반도체 기판(210)의 리세스 채널용 트렌치 형성영역(320)을 소정 깊이, 예를 들어 1000-1500Å의 깊이만큼 식각하여 도 3f에 도시한 바와 같이, 리세스 채널용 트렌치(350)를 형성한다. 여기서 리세스 채널용 트렌치(350)는 건식식각방법을 이용하여 형성할 수 있다. 이때 트렌치 소자분리막(280)도 식각에 의한 영향으로 인하여 일정 두께만큼 패인 트렌치(360)가 만들어진다.
다음에 도 3g를 참조하면, 리세스 채널용 트렌치(360)를 포함하는 반도체 기판(210)에 게이트 절연막(370) 및 도전막(380)을 순차적으로 형성한다. 여기서 게이트 절연막(370)은 산화공정 또는 통상의 열공정을 이용하여 20-50Å의 두께의 산화막으로 형성할 수 있으며, 도전막(380)은 폴리실리콘 등의 도전성 물질을 도포하여 500-1000Å의 두께로 형성할 수 있다. 계속해서 도전막(380) 위에 감광막을 도포 및 패터닝하여 도전막의 소정 영역을 노출시키는 감광막 패턴(390)을 형성한다.
다음에 도 3h를 참조하면, 감광막 패턴(390)을 마스크로 하여 도전막(380)의 노출되어 있는 영역을 소정 깊이만큼 제거한다. 그러면, 식각으로 인해 제거된 부분(400)과 감광막 패턴(390)이 형성되어 있어 식각되지 않은 영역(410)이 소정 깊이만큼, 예를 들어 200-500Å의 깊이로 단차(420)가 형성된다. 본 발명의 실시예에 서 도전막(380)은 1단계의 단차로 형성하며, 2단계 이상의 단차로 형성할 수도 있다. 비록 도면에 도시하지는 않았지만, 2단계 이상의 단차를 형성할 경우를 간략히 설명하면, 도전막 상에 제1 감광막 패턴을 형성하고, 제1 감광막 패턴을 마스크로 상기 도전막을 소정 깊이만큼 제거하여 제1 단차를 형성한 후, 제1 감광막 패턴은 제거한다. 다음에 제1 단차 상에 제2 감광막 패턴을 형성하고, 제2 감광막 패턴을 마스크로 제1 단차를 포함하는 도전막 패턴을 소정 깊이만큼 제거하여 제1 단차 보다 식각으로 인해 제거된 부분과 감광막 패턴이 형성되어 있어 식각되지 않은 영역이 낮은 제2 단차를 형성할 수 있다. 이렇게 도전막(380) 상에 단차(420)를 형성하면, 동일한 선폭의 게이트 스택 내에 후속공정에서 형성하는 금속실리사이드막의 체적(volume)이 증가하면서 게이트 저항값(Rs; sheet resistance)을 감소시킬 수 있다.
다음에 도 3i를 참조하면, 상기 단차(420)가 형성되어 있는 도전막(380) 위에 금속실리사이드막(430) 및 하드마스크막(440)을 적층하고, 하드마스크막(440) 위에 감광막을 도포 및 패터닝하여 게이트 스택 형성영역을 정의하는 감광막 패턴(450)을 형성한다. 여기서 금속실리사이드막(430)은 텅스텐실리사이드(WSix)막으로 형성할 수 있으며, 1000-1200Å의 두께로 형성한다. 또한, 하드마스크막(440)은 질화막으로 2000-2500Å의 두께로 형성할 수 있다.
다음에 도 3j를 참조하면, 감광막 패턴(450)을 마스크로 한 식각공정을 실시하여 하드마스크막 패턴(460)을 형성한다. 계속해서 하드마스크막 패턴(460)을 마스크로 한 식각공정을 실시하여 금속실리사이드막 패턴(470), 도전막패턴(480) 및 게이트 절연막패턴(490)을 포함하는 게이트 스택(500)을 형성한다.
본 발명은, 종래의 제조공정을 그대로 사용하면서 도전막 패턴(480)이 단차(420)를 가지도록 형성하여 금속실리사이드막 패턴(470)의 체적(volume)을 증가시킴으로써 새로운 적층 구조의 금속 게이트를 형성함으로써 게이트 저항값(Rs)을 감소시킬 수 있다. 이에 따라 큰 제조비용의 상승 없이 양산단계에서 검증된 제조공정을 이용하여 우수한 소자특성을 가지는 반도체 소자를 제조하여 안정화를 도모하여 소자의 신뢰성을 높일 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
예를 들어, 상술한 실시예에서는 리세스 채널을 가지는 반도체 소자의 금속게이트 형성방법에 대하여 기술하였으나, 상기 리세스 채널이 아닌 플래너(planar) 타입의 채널을 가지는 반도체 소자의 금속게이트를 형성하는 경우에도 이용할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 금속게이트 형성방법에 의하면, 도전막에 단차를 형성하여 도전막 상에 형성하는 금속실리사이드막의 체적을 증가시킴으로써 낮은 게이트 저항값을 가지는 금속게이트를 형성할 수 있다. 또한, 낮은 게이트 저항값을 가지는 금속게이트를 형성하여 소자의 안정화를 도모하여 신뢰성을 높일 수 있다.

Claims (10)

  1. 활성영역이 정의되어 있는 반도체 기판과;
    상기 반도체 기판 위에 형성되어 있는 게이트 절연막 패턴과;
    상기 게이트 절연막 패턴 위에 배치되며, 단차를 형성하고 있는 도전막 패턴과;
    상기 도전막 패턴 위에 순차적으로 형성되어 있는 금속실리사이드막 패턴 및 하드마스크막 패턴을 포함하는 반도체 소자의 금속게이트.
  2. 활성영역이 정의되어 있는 반도체 기판과;
    상기 반도체 기판상에 소정 깊이로 형성되어 있는 리세스 채널용 트렌치와;
    상기 리세스 채널용 트렌치를 포함하는 반도체 기판 상에 형성되어 있는 게이트 절연막 패턴과;
    상기 게이트 절연막 패턴 위에 배치되며, 단차를 형성하고 있는 도전막 패턴과;
    상기 도전막 패턴 위에 순차적으로 형성되어 있는 금속실리사이드막 패턴 및 하드마스크막 패턴을 포함하는 반도체 소자의 금속게이트.
  3. 제1항 또는 제2항에 있어서,
    상기 도전막 패턴은, 200-500Å의 단차를 가지고 있는 것을 특징으로 하는 반도체 소자의 금속게이트.
  4. 제1항 또는 제2항에 있어서,
    상기 금속실리사이드막 패턴은 텅스텐실리사이드(WSix)막을 포함하는 것을 특징으로 하는 반도체 소자의 금속게이트.
  5. 제1항 또는 제2항에 있어서,
    상기 도전막 패턴은, 1단계의 단차 또는 2단계 이상의 단차를 가지고 있는 것을 특징으로 하는 반도체 소자의 금속게이트.
  6. 활성영역이 한정되어 있는 반도체 기판에 리세스 채널용 트렌치를 형성하는 단계;
    상기 리세스 채널용 트렌치를 포함하는 반도체 기판 전면에 게이트 절연막, 도전막을 순차적으로 형성하는 단계;
    상기 도전막 상에 단차를 형성하는 단계;
    상기 도전막 위에 금속실리사이드막 및 하드마스크막을 적층하는 단계; 및
    상기 하드마스크막 , 금속실리사이드막 및 상기 단차를 포함하는 도전막을 패터닝하여 게이트 스택을 형성하는 단계를 포함하는 반도체 소자의 금속게이트 형성방법.
  7. 반도체 기판 전면에 게이트 절연막, 도전막을 순차적으로 형성하는 단계;
    상기 도전막 상에 단차를 형성하는 단계;
    상기 도전막 위에 금속실리사이드막 및 하드마스크막을 적층하는 단계; 및
    상기 하드마스크막 , 금속실리사이드막 및 상기 단차를 포함하는 도전막을 패터닝하여 게이트 스택을 형성하는 단계를 포함하는 반도체 소자의 금속게이트 형성방법.
  8. 제6항 또는 제7항에 있어서,
    상기 도전막을 형성하는 단계에서는, 상기 도전막은 500-1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속게이트 형성방법.
  9. 제6항 또는 제7항에 있어서, 상기 도전막 상에 단차를 형성하는 단계에서는,
    상기 도전막 위에 감광막 도포 및 패터닝하여 상기 도전막의 소정 영역을 노출시키는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 하여 상기 도전막을 소정 깊이만큼 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속게이트 형성방법.
  10. 제9항에 있어서,
    상기 도전막은 200-500Å의 깊이만큼 제거하는 것을 특징으로 하는 반도체 소자의 금속게이트 형성방법.
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