KR20070075980A - 반도체 소자의 레이아웃 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 레이아웃 및 그 제조 방법에 관한 것으로, DET(Double Etch Technology)를 사용하여 저장전극 콘택홀 마스크의 레이아웃을 변경함으로써 저장전극 제 1 및 제 2 콘택홀 형성 공정을 통합하여 노광 공정을 단순화시며, 저장전극 콘택홀의 장축 선폭 및 패턴의 정확도를 향상시키며, 라인형의 저장전극 콘택홀 패턴을 사용함으로써 패터닝 조절이 용이하게 하는 기술을 개시한다.
Description
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 레이아웃.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 레이아웃.
본 발명은 반도체 소자의 레이아웃 및 그 제조 방법에 관한 것으로, DET(Double Etch Technology)를 사용하여 저장전극 콘택홀 마스크의 레이아웃을 변경함으로써 저장전극 제 1 및 제 2 콘택홀 형성 공정을 통합하여 노광 공정을 단순화시며, 저장전극 콘택홀의 장축 선폭 및 패턴의 정확도를 향상시키며, 라인형의 저장전극 콘택홀 패턴을 사용함으로써 패터닝 조절이 용이하게 하는 기술을 개시한다.
반도체 소자에서 전하를 저장할 수 있는 셀 캐패시터의 캐패시턴스는 가장 중요한 것 중 하나이다. 이러한 캐패시턴스를 증가시키기 위해 유전율을 증가시키 거나 캐패시터의 면적을 확장하는 방법이 사용되고 있다.
그러나 반도체 소자의 집적도는 증가하고 있으며, 이에 따라 캐패시터의 면적을 확장시키는 것이 어려워지고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 레이아웃이다.
도 1a를 참조하면, 반도체 기판 상부에 활성 영역(10), 게이트 라인(20) 및 비트 라인(30)이 구비된다.
여기서, 활성 영역(10)은 비트 라인 콘택 영역(40) 및 그 양측에 구비된 제 1저장 전극 콘택 영역(50)을 포함하되, 일측에서 타측으로 경사진 형태로 구비되며, 비트 라인(30)은 활성 영역(10) 및 비트 라인 콘택 영역(40)과 중첩되며, 제 1 저장 전극 콘택 영역(50)이 노출되도록 구비된다.
또한, 제 1 저장 전극 콘택 영역(50)은 홀(Hole) 형태로 형성되어 구비된다.
이때, 상기 도1a의 레이아웃을 공정 순서에 따라 설명하면, 소자 분리 영역 및 활성 영역이 구비된 반도체 기판 상부에 게이트를 형성한 후 상기 게이트를 포함하는 반도체 기판 전면에 제 1 층간 절연막을 형성한다.
다음에, 상기 제 1 층간 절연막을 식각하여 비트라인 콘택홀을 형성하고, 상기 비트라인 콘택홀과 접속되는 비트라인을 형성한 후 상기 구조물 전면에 제 2 층간 절연막을 형성하고 식각하여 제 1 저장 전극 콘택홀을 형성한다.
도 1b를 참조하면 제 1 저장 전극 콘택 영역(50)과 접속되는 제 2 저장 전극 콘택 영역(60)이 구비된다.
이때, 제 2 저장 전극 콘택 영역(60) 형성 공정은 제 1 저장 전극 콘택 영역(50)의 면적을 확보하기 위하여 진행하며, 활성 영역(10)과 캐패시터 간의 접속을 위해 반드시 필요한 공정이다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 저장전극 제 1 콘택홀과 연결되는 저장전극 제 2 콘택홀 패턴의 크기가 커져 패터닝 과정 중 셀 브릿지(Cell Bridge)가 발생하게 되며, 포토 공정시 저장전극 콘택홀의 장축 프로파일이 제대로 구현되지 않아 누설전류가 발생할 수 있다.
또한, 저장전극 제 2 콘택홀을 형성하는 공정의 추가로 셀 높이가 증가하여 소자의 집적도가 감소되는 문제점이 있다.
상기 문제점을 해결하기 위하여, DET(Double Etch Technology)를 사용하여 저장전극 콘택홀 마스크의 레이아웃을 변경함으로써 저장전극 제 1 및 제 2 콘택홀 형성 공정을 통합하여 노광 공정을 단순화시며, 저장전극 콘택홀의 장축 선폭 및 패턴의 정확도를 향상시키며, 라인형의 저장전극 콘택홀 패턴을 사용함으로써 패터닝 조절이 용이하게 된다.
또한, DET 공정에 사용되는 식각 배리어를 비정질 탄소층, 실리콘산화질화막 및 폴리실리콘층의 세층으로 구성하여 감광막의 두께를 얇게 형성하여 초박막 레지스트를 구현할 수 있어 반도체 소자의 공정 단가를 감소시킬 수 있으며, 두개의 라인형 저장전극콘택 패턴을 사용함으로써, 저장전극콘택 레이어의 선폭 균일도를 향상시키는 반도체 소자의 레이아웃 및 그 제조 방법을 제공하는 것을 목적으로 한 다.
본 발명에 따른 반도체 소자의 제조 방법은
(a) 비트라인 및 게이트 라인이 구비된 반도체 기판 상부에 층간절연막을 형성하는 단계와,
(b) 상기 층간 절연막 상부에 비정질 탄소층, 실리콘산화질화막 및 폴리실리콘층의 적층구조를 형성하는 단계와,
(c) 제 1 라인형 저장전극콘택홀 패턴을 이용하여 상기 적층구조의 폴리실리콘층을 식각하는 단계와,
(d) 제 2 라인형 저장전극콘택홀 패턴을 이용하여 상기 적층구조의 실리콘 산화질화막 및 비정질 탄소층을 식각하여 저장전극콘택홀 패턴을 형성하는 단계와,
(e) 상기 저장전극콘택홀 패턴을 마스크로 상기 층간절연막을 식각하여 저장전극콘택홀을 형성하는 단계와,
상기 제 1 라인형 저장전극콘택홀 패턴은 게이트 라인과 동일한 위치에 형성되는 것과,
상기 제 2 라인형 저장전극콘택홀 패턴은 비트라인과 동일한 위치에 형성되는 것과,
상기 제 2 라인형 저장전극콘택 패턴은 비트라인 콘택 플러그 상측에 패드 모양의 패턴이 구비되는 것
을 포함하는 것을 특징으로 하며,
게이트 라인 및 비트 라인이 구비된 반도체 소자에 있어서,
상기 게이트 라인과 같은 위치에 구비된 제 1 라인형 저장전극콘택홀 패턴과,
상기 게이트 라인과 수직이며, 상기 비트라인과 같은 위치에 구비된 제 2 라인형 저장전극콘택홀 패턴과,
상기 제 1 및 제 2 라인형 저장전극콘택홀 패턴을 사용한 이중 노광 공정으로 층간절연막을 개재하여 형성한 저장전극콕택홀과,
상기 저장전극콘택홀은 상기 제 1 및 제 2 라인형 저장전극콘택홀 패턴을 제외한 영역에 형성되는 것
을 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 레이아웃을 나타낸 것이다.
도 2a를 참조하면, 반도체 기판 상에 활성 영역(100), 게이트 라인(110) 및 비트 라인(120)이 구비된다.
여기서, 활성 영역(100)은 비트 라인 콘택 영역(130) 및 그 양측에 제 1 저장 전극 콘택 예정 영역(140)을 포함한 형태로 구비되어 있다.
또한, 비트 라인(120)은 제 1 층간 절연막을 개재하여 비트 라인 콘택 영역(130)과 접속되도록 구비되어 있다.
상기 도 2a의 레이아웃을 공정 순서에 따라 설명하면, 소자분리영역 및 활성영역이 구비된 반도체 기판 상부에 게이트 도전층 및 하드마스크층의 게이트 라인(110)을 형성한다.
다음에, 게이트 라인(110)을 포함한 반도체 기판 전면에 제 1 층간 절연막을 형성하고, 상기 제 1 층간 절연막을 식각하여 비트라인 콘택홀을 형성한다.
그 다음에, 상기 비트라인 콘택홀에 접속되는 비트라인(120)을 형성하고, 상기 구조물 전면에 제 2 층간 절연막을 형성한다. 여기서, 상기 비트라인 콘택홀 양측이 저장전극 콘택홀 예정 영역이 된다.
도 2b를 참조하면, 게이트 라인(110)과 동일한 위치에 제 1 라인형 저장전극 콘택홀 패턴(150)이 구비되어 있다. .
상기 도 2b의 레이아웃을 공정 순서에 따라 설명하면, 제 2 층간절연막 상부에 비정질 탄소층(a-Carbon), 실리콘산화질화막(SiON) 및 폴리실리콘층(Poly)의 식각장벽층을 형성하고, 상기 식각장벽층 상부에 감광막을 형성한다.
여기서, 상기와 같이 3중 하드마스크층을 사용하여 종래에 하드마스크층의 손실로 인해 감광막을 두껍게 형성해야 하는 문제점을 방지함으로써 감광막 패턴 및 하드마스크층의 두께를 감소시킬 수 있다.
또한, 상기 식각장벽층이 비정질 탄소층만으로 구성되는 경우 상기 비정질 탄소층과 감광막 간의 접합이 제대로 이루어지지 않기 때문에 실리콘 산화질화막과 폴리실리콘층을 적층하여 안정된 구조가 형성되도록 한다.
제 1 노광 마스크를 이용한 사진식각 공정을 수행하여 제 1 감광막 패턴을 형성하고, 상기 제 1 감광막 패턴을 마스크로 상기 식각장벽층의 폴리실리콘층을 식각한 후 상기 제 1 감광막 패턴을 제거하여 제 1 라인형 저장전극 콘택홀 패턴(150)을 형성한다.
도 2c를 참조하면, 비트 라인(120)과 동일한 위치에 제 2 라인형 저장전극콘택홀 패턴(160)이 구비되며, 제 2 라인형 저장전극 콘택홀 패턴(160)의 비트라인 콘택플러그 상측은 비트 라인(120)의 선폭보다 큰 선폭을 가지는 패드 형태로 구비된다.
상기 도 2c의 레이아웃을 공정 순서에 따라 설명하면, 제 2 노광 마스크를 이용한 사진식각 공정을 수행하여 제 2 감광막 패턴을 형성하고, 상기 제 2 감광막 패턴을 마스크로 상기 식각장벽층의 실리콘산화질화막 및 비정질 탄소층을 식각한 후 상기 제 2 감광막 패턴을 제거하여 제 2 저장전극 콘택홀 패턴(160)을 형성한다.
이때, 제 2 라인형 저장전극 콘택홀 패턴(160)의 비트라인 콘택플러그 상측이 패드 형태로 구비되는 것은 후속 공정에서 형성되는 저장전극 콘택홀이 상기 비트 라인 콘택플러그와 접속되지 않도록 하기 위함이다.
도 2d를 참조하면, 제 1 및 제 2 라인형 저장전극 콘택홀 패턴(150, 160)을 제외한 영역에 라인형 저장전극 콘택홀(170)이 구비된다.
상기 도 2d의 레이아웃을 공정 순서에 따라 설명하면, 상기 제 1 및 제 2 라인형 저장전극콘택홀 패턴을 마스크로 상기 층간절연막을 식각하여 라인형 저장전극 콘택홀을 형성한다.
이때, 상기 저장전극 콘택홀은 제 1 및 제 2 라인형 저장전극 콘택홀 패턴을 제외한 영역에 형성되며, 상기 저장전극 콘택홀은 종래에 두번에 걸쳐 진행되던 저장전극콘택홀 형성을 한번에 형성할 수 있으며, 장축 방향의 CD(Critical Dimension)을 향상시킬 수 있다.
본 발명에 따른 반도체 소자의 레이아웃 및 그 제조 방법은 DET(Double Etch Technology)를 사용하여 저장전극 콘택홀 마스크의 레이아웃을 변경함으로써 저장전극 제 1 및 제 2 콘택홀 형성 공정을 통합하여 노광 공정을 단순화시며, 저장전극 콘택홀의 장축 선폭 및 패턴의 정확도를 향상시키며, 라인형의 저장전극 콘택홀 패턴을 사용함으로써 패터닝 조절이 용이하게 된다.
또한, DET 공정에 사용되는 식각 배리어를 비정질 탄소층, 실리콘산화질화막 및 폴리실리콘층의 세층으로 구성하여 감광막의 두께를 얇게 형성하여 초박막 레지스트를 구현할 수 있어 반도체 소자의 공정 단가를 감소시킬 수 있으며, 두개의 라인형 저장전극콘택 패턴을 사용함으로써, 저장전극콘택 레이어의 선폭 균일도를 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (6)
- (a) 비트라인 및 게이트 라인이 구비된 반도체 기판 상부에 층간절연막을 형성하는 단계;(b) 상기 층간 절연막 상부에 비정질 탄소층, 실리콘산화질화막 및 폴리실리콘층의 식각 장벽층을 형성하는 단계;(c) 제 1 라인형 저장전극콘택홀 패턴을 이용하여 상기 적층구조의 폴리실리콘층을 식각하는 단계;(d) 제 2 라인형 저장전극콘택홀 패턴을 이용하여 상기 적층구조의 실리콘 산화질화막 및 비정질 탄소층을 식각하여 저장전극콘택홀 패턴을 형성하는 단계; 및(e) 상기 저장전극콘택홀 패턴을 마스크로 상기 층간절연막을 식각하여 저장전극콘택홀을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 라인형 저장전극콘택홀 패턴은 게이트 라인과 동일한 위치에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 라인형 저장전극콘택홀 패턴은 비트라인과 동일한 위치에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 라인형 저장전극콘택 패턴은 비트라인 콘택 플러그 상측에 패드 모양의 패턴이 구비되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 게이트 라인 및 비트 라인이 구비된 반도체 소자에 있어서,상기 게이트 라인과 같은 위치에 구비된 제 1 라인형 저장전극콘택홀 패턴;상기 게이트 라인과 수직이며, 상기 비트라인과 같은 위치에 구비된 제 2 라인형 저장전극콘택홀 패턴; 및상기 제 1 및 제 2 라인형 저장전극콘택홀 패턴을 사용한 이중 노광 공정으로 층간절연막을 개재하여 형성한 저장전극콕택홀;을 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
- 제 5 항에 있어서,상기 저장전극콘택홀은 상기 제 1 및 제 2 라인형 저장전극콘택홀 패턴을 제외한 영역에 형성되는 것을 특징으로 하는 반도체 소자의 레이아웃.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060004842A KR20070075980A (ko) | 2006-01-17 | 2006-01-17 | 반도체 소자의 레이아웃 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060004842A KR20070075980A (ko) | 2006-01-17 | 2006-01-17 | 반도체 소자의 레이아웃 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070075980A true KR20070075980A (ko) | 2007-07-24 |
Family
ID=38500988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020060004842A KR20070075980A (ko) | 2006-01-17 | 2006-01-17 | 반도체 소자의 레이아웃 및 그 제조 방법 |
Country Status (1)
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|---|---|
| KR (1) | KR20070075980A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8148250B2 (en) | 2009-03-10 | 2012-04-03 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device for preventing occurrence of short circuit between bit line contact plug and storage node contact plug |
-
2006
- 2006-01-17 KR KR1020060004842A patent/KR20070075980A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8148250B2 (en) | 2009-03-10 | 2012-04-03 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device for preventing occurrence of short circuit between bit line contact plug and storage node contact plug |
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