KR100790573B1 - 반도체 소자의 트랜지스터 형성방법 - Google Patents

반도체 소자의 트랜지스터 형성방법 Download PDF

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Abstract

본 발명의 반도체 소자의 트랜지스터 형성방법은, 반도체 기판 위에 소자분리영역 및 활성영역을 정의하는 제1 영역 및 상기 제1 영역에 의해 정의된 활성영역 상에 리세스 영역을 정의하는 제2 영역을 노출시키는 감광막 패턴을 형성하는 단계; 감광막 패턴을 마스크로 반도체 기판의 제1 영역 및 제2 영역을 식각하여 제1 트렌치 및 제2 트렌치를 형성하는 단계; 제1 및 제2 트렌치를 매립하는 매립절연막을 형성하는 단계; 매립절연막 위에 감광막을 도포 및 패터닝하여 제2 트렌치를 매립한 매립절연막을 선택적으로 노출시키는 감광막 패턴을 형성하는 단계; 노출된 매립절연막을 식각하여 제2 트렌치의 바닥면을 노출시키는 단계; 제2 트렌치를 매립하는 반도체층을 형성하는 단계; 및 반도체층과 중첩하는 게이트 스택을 형성하는 단계를 포함한다.
감광막 패턴, 소자분리영역, 리세스 영역

Description

반도체 소자의 트랜지스터 형성방법{Method for manufacturing transistor in semiconductor device}
도 1은 종래 기술에서 리세스 게이트를 갖는 반도체 소자를 나타내보인 도면이다.
도 2는 종래 기술에 따른 오버레이를 설명하기 위해 나타내보인 도면이다.
도 3은 종래 기술의 리세스 게이트 상에 발생한 결함을 설명하기 위해 나타내보인 도면이다.
도 4 내지 도 13은 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 오버레이 제어능력을 향상시킬 수 있는 반도체 소자의 트랜지스터 형성방법에 관한 것이다.
최근 디램(DRAM) 셀의 고집적화로 인하여 소자의 디자인 룰이 작아짐에 따라, 셀 트랜지스터의 크기가 감소되고 있고, 트랜지스터의 채널 길이 또한 짧아지고 있다. 트랜지스터의 채널의 길이가 짧아지게 되면 문턱전압의 감소, 누설 전류 의 증가 및 리프레시 특성의 저하를 유발하는 단채널 효과(Short Channel Effect)가 발생한다. 따라서 최근에는 채널 길이를 증가시켜 단채널 효과를 억제하는 리세스 게이트를 갖는 반도체 소자가 제안되어 있다.
도 1은 종래 기술에서 리세스 게이트를 갖는 반도체 소자를 나타내보인 도면이다. 도 2는 종래 기술에 따른 오버레이를 설명하기 위해 나타내보인 도면이다. 그리고 도 3은 종래 기술의 리세스 게이트 상에 발생한 결함을 설명하기 위해 나타내보인 도면이다.
도 1을 참조하면, 리세스 게이트를 가지는 반도체 소자는 소자분리막(102)으로 활성영역이 정의되어 있는 반도체 기판(100)의 표면으로부터 소정의 깊이로 트렌치를 형성한다. 다음에 트렌치 상에 게이트 스택(112)을 배치하고, 소스/드레인 불순물을 주입하여 채널을 형성한다. 게이트 스택(112)은 게이트절연막패턴(104), 반도체층패턴(106), 금속막패턴(108), 하드마스크막패턴(110)을 포함하여 형성할 수 있다. 이처럼 리세스 게이트를 가지는 반도체 소자는 평면 채널을 가지는 반도체 소자에 비하여 채널의 길이가 길어지게 되고, 이에 따라 단채널효과가 감소하는 효과가 있다.
한편, 리세스 게이트를 형성하는 데 있어서, 중요한 공정 변수는 오버레이(overlay) 제어 능력이다. 즉, 도 2에 도시된 바와 같이, 반도체 기판(200) 상에 배치하는 마스크 패턴(204)을 활성영역(202)과 정확하게 오버랩(overlap) 시켜 트렌치를 형성하는 것이 중요하다. 또한, 이와 같이 형성된 트렌치(미도시함) 상에 게이트(미도시함)를 정확하게 오버랩 시키는 것이 중요하다.
이러한 마스크 패턴(204)과 활성영역(202)의 오버랩이나 게이트와의 오버랩은 트랜지스터 동작에 큰 영향을 미친다. 특히 마스크 패턴(204)과 활성영역(202)의 오버랩이 허용된 범위(A)를 벗어날 경우, 도 3에 도시된 바와 같이, 인접한 셀과 연결되거나 소스/드레인 영역의 불균형과 같은 결함을 가져올 수 있다. 이와 같은 결함은 트랜지스터 특성에 영향을 미쳐 소자의 특성이 저하되는 문제가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 마스크 패턴을 개선하여 오버레이 능력을 향상시킴으로써 보다 정확하게 오버랩시킬 수 있는 반도체 소자의 트랜지스터 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 트랜지스터 형성방법은, 반도체 기판 위에 소자분리영역 및 활성영역을 정의하는 제1 영역 및 상기 제1 영역에 의해 정의된 활성영역 상에 리세스 영역을 정의하는 제2 영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 반도체 기판의 제1 영역 및 제2 영역을 식각하여 제1 트렌치 및 제2 트렌치를 형성하는 단계; 상기 제1 및 제2 트렌치를 매립하는 매립절연막을 형성하는 단계; 상기 매립절연막 위에 감광막을 도포 및 패터닝하여 상기 제2 트렌치를 매립한 매립절연막을 선택적으로 노출시키는 감광막 패턴을 형성하는 단계; 상기 노출된 매립절연막을 식각하여 상기 제2 트렌치의 바닥면을 노출시키는 단계; 상기 제2 트렌치를 매립하 는 반도체층을 형성하는 단계; 및 상기 반도체층과 중첩하는 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 트렌치 및 제2 트렌치는 대등한 깊이로 형성할 수 있다.
상기 매립절연막은 산화막을 포함하여 이루어진다.
상기 반도체층을 형성하는 단계 이후에, 평탄화 공정을 수행하는 단계를 더 포함할 수 있으며, 상기 평탄화 공정은, 화학적기계적연마(CMP) 방법 또는 에치백을 이용하는 것이 바람직하다.
상기 반도체층은 폴리실리콘을 포함하여 이루어진다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 트랜지스터 형성방법은, 반도체 기판 위에 감광막을 증착하는 단계; 상기 감광막에 사진식각공정을 수행하여 상기 반도체 기판 상에 배열되면서, 인접하는 패턴 간에 소정 간격만큼 이격하여 배치되어 소자분리영역을 노출시키는 제1 패턴과, 상기 제1 패턴 사이에 배치되면서 리세스 영역을 노출시키는 제2 패턴을 포함하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 상기 제1 패턴 및 제2 패턴 사이에 노출된 반도체 기판을 식각하여 제1 트렌치 및 제2 트렌치를 형성하는 단계; 상기 제1 및 제2 트렌치를 매립하는 매립절연막을 형성하는 단계; 상기 매립절연막 위에 감광막을 도포 및 패터닝하여 상기 제2 트렌치를 매립한 매립절연막을 선택적으로 노출시키는 감광막 패턴을 형성하는 단계; 상기 노출된 매립절연막을 식각하여 상기 제2 트렌치의 바닥면을 노출시키는 단계; 상기 제2 트렌치를 매립하는 반 도체층을 형성하는 단계; 및 상기 반도체층과 중첩하는 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 패턴 및 제2 패턴은 바(bar) 타입으로 형성하는 것이 바람직하다.
상기 제1 트렌치 및 제2 트렌치는 대등한 깊이로 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 4 내지 도 13은 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위하여 나타내 보인 도면들이다. 특히 도 5b는 도 5a를 상부에서 나타내보인 도면이다.
도 4를 참조하면, 반도체 기판(400) 위에 감광막(Photoresist, 402)을 증착한다. 여기서 감광막(402)을 형성하기 전에, 후속 진행할 사진식각공정(photolithography)에서 광이 난반사되는 것을 방지하기 위해 반사방지막(도시하지 않음)을 형성할 수 있다.
도 5a 및 도 5b를 참조하면, 감광막(402)을 패터닝하여 소자분리영역 및 활성영역을 정의하는 제1 영역(a) 및 제1 영역(a)에 의해 정의된 활성영역 상에 리세 스 영역을 정의하는 제2 영역(b)을 노출시키는 감광막 패턴(408)을 형성한다. 여기서 제1 영역은 상기 제2 영역보다 상대적으로 폭(width)이 넓게 형성한다.
제1 영역(a) 및 제2 영역(b)을 노출시키는 감광막 패턴(408)은 감광막(402) 상에 레티클을 배치하고, 사진식각공정을 진행하여 형성할 수 있다.
감광막 패턴(408)은, 반도체 기판에 배열되면서, 인접하는 패턴 사이의 간격이 소정 거리만큼 이격되어 배치되어 소자분리영역 및 활성영역을 정의하는 제1 영역(a)을 노출시키는 제1 패턴(404)과, 제1 패턴(404) 사이에 배치되면서 리세스 영역을 정의하는 제2 영역(b)을 노출시키는 제2 패턴(406)을 포함한다. 여기서 제1 패턴(404) 및 제2 패턴(406)은 바(bar) 타입으로 형성하는 것이 바람직하다.
도 6을 참조하면, 감광막 패턴(408)을 마스크로 제1 패턴(404) 및 제2 패턴(406) 사이에 노출된 반도체 기판(400)을 식각하여 제1 트렌치(410) 및 제2 트렌치(412)를 형성한다. 여기서 제1 트렌치(410)는 이후 소자분리막이 형성되며, 제2 트렌치(412)는 리세스 게이트 스택이 형성될 영역이다.
종래의 경우, 리세스 게이트를 형성하는 과정에서 소자분리영역을 정의하는 감광막 패턴을 이용하여 소자분리막을 형성한 다음, 리세스 영역을 정의하는 감광막 패턴을 이용하여 리세스 트렌치를 형성하였다. 이와 같이, 감광막 패턴을 두 단계에 걸쳐 이용하면서 마스크 패턴과 활성영역을 정확하게 오버랩하지 못하고, 허용된 범위를 벗어나는 경우, 도 3에 도시된 바와 같이, 인접한 셀과 연결되거나 소스/드레인 영역의 불균형과 같은 결함이 발생하였다.
이에 대해 본 발명에서는 소자분리영역을 정의하는 제1 영역(a) 및 리세스 영역을 정의하는 제2 영역(b)을 노출시키는 감광막 패턴(408)을 이용하여 제1 트렌치(410) 및 제2 트렌치(412)를 동시에 형성한다. 이와 같이, 하나의 감광막 패턴(408)을 이용하여 제1 트렌치(410) 및 제2 트렌치(412)를 동시에 형성함에 따라 원하는 영역에 소자분리영역 및 리세스 영역을 정확하게 형성할 수 있다. 이에 따라 감광막 패턴이 활성영역의 원하는 영역에 배치되지 않아 인접한 셀과 연결되거나 소스/드레인 영역의 불균형과 같은 결함이 발생하는 것을 방지할 수 있다.
또한, 동일 마스크 공정에서 소자분리영역을 정의하는 제1 영역(a) 및 리세스 영역을 정의하는 제2 영역(b)을 동시에 설정하여 식각함으로써 제1 트렌치(410) 깊이만큼 제2 트렌치(412)의 깊이를 증가시킬 수 있다. 제1 트렌치(410) 깊이만큼 제2 트렌치(412)의 깊이가 증가함에 따라 채널 길이도 아울러 증가하게 되고, 이에 따라 리프레시 타임(refresh time)을 향상시킬 수 있다.
도 7을 참조하면, 반도체 기판(400) 상에 제1 트렌치(410) 및 제2 트렌치(412)를 매립하는 매립절연막(414)을 증착한다. 여기서 매립절연막(414)은 산화물 계열의 막을 이용하여 형성할 수 있다.
도 8을 참조하면, 매립절연막(414) 위에 감광막을 도포 및 패터닝하여 매립절연막(414)을 선택적으로 노출시키는 감광막 패턴(416)을 형성한다. 여기서 감광막 패턴(416)은 제1 트렌치(410)가 매립된 영역은 차단시키고, 제2 트렌치(412)가 매립된 영역(c)의 매립절연막을 노출시킨다.
도 9를 참조하면, 감광막 패턴(416)을 식각 배리어막으로 매립절연막(414)의 노출된 영역(c)을 습식 식각(dip-out)한다. 그러면 감광막 패턴(416)에 의해 제1 트렌치(410)를 매립한 매립절연막은 제거되지 않고, 감광막 패턴(416)에 의해 노출된 영역(c)은 매립절연막(414)이 제거되어 제2 트렌치(412′)가 노출된다. 여기서 제2 트렌치(412′)와 인접한 반도체 기판(400)의 소정 영역도 노출될 수 있다. 다음에 반도체 기판(400) 상에 세정공정을 진행한다.
도 10을 참조하면, 제2 트렌치(412′)를 매립하는 1차 도전막(418)을 증착한다. 여기서 1차 도전막(418)은 폴리실리콘(poly silicon)을 포함하여 형성할 수 있다.
도 11을 참조하면, 반도체 기판(400) 상에 평탄화 공정을 진행하여 소자분리막(420) 및 1차 도전막 패턴(422)을 형성한다.
구체적으로, 1차 도전막(418)이 증착된 반도체 기판(400) 상에 평탄화 공정, 예를 들어 화학적 기계적 연마(CMP; Chemical Mechanical Polishing)방법을 이용하여 1차 도전막(418) 및 매립절연막(414)을 연마한다. 이러한 평탄화 공정을 반도체 기판(400)의 표면이 노출될 때까지 진행하면, 활성영역을 정의하는 소자분리막(420) 및 1차 도전막 패턴(422)이 형성된다. 이때, 소자분리막(420)은 에치백 공정을 이용하여 형성할 수도 있다.
도 12를 참조하면, 반도체 기판(400) 상에 2차 도전막(424), 금속막(426), 하드마스크막(428) 및 반사방지막(430)을 순차적으로 증착한다. 여기서 2차 도전막(424)은 폴리실리콘을 포함하여 형성할 수 있고, 1차 도전막 패턴(422)과 유사한 물질을 포함하여 형성할 수 있다. 다음에 금속막(426)은 텅스텐(W)막 또는 텅스텐실리사이드(WSi)막을 포함하여 형성할 수 있다. 또한, 하드마스크막(428)은 나이트 라이드(Nitride)막을 포함하여 형성할 수 있고, 반사방지막(430)은 실리콘옥시나이트라이드(SiON)막을 포함하여 형성할 수 있다.
도 13을 참조하면, 반도체 기판(400) 상에 게이트 스택(438)을 형성한다.
구체적으로, 반사방지막(430) 위에 감광막을 도포 및 패터닝하여 감광막 패턴(도시하지 않음)을 형성한다. 다음에 감광막 패턴을 식각마스크로 반사방지막(430) 및 하드마스크막(428)을 식각하여 하드마스크막 패턴(432)을 형성한다. 다음에 감광막 패턴은 제거한다. 여기서 감광막 패턴을 제거하는 과정에서 반사방지막(430)이 함께 제거될 수 있다. 다음에 하드마스크막 패턴(432)을 마스크로 한 자기정렬 식각공정을 진행하여 반도체 기판(400) 상에 게이트 스택(438)을 형성한다. 여기서 게이트 스택(438)은 도전막 패턴(436), 금속막 패턴(434) 및 하드마스크막 패턴(432)이 순차적으로 적층된 구조로 이루어진다.
본 발명에 따른 반도체 소자의 트랜지스터 형성방법은, 소자분리영역을 정의하는 제1 영역 및 리세스 영역을 정의하는 제2 영역을 포함하는 감광막 패턴을 이용하여 제1 트렌치 및 제2 트렌치를 동시에 형성한다. 이와 같이, 제1 트렌치 및 제2 트렌치를 동시에 형성함에 따라 원하는 영역에 소자분리영역 및 리세스 영역을 정확하게 형성할 수 있다. 이에 따라 감광막 패턴이 활성영역의 원하는 영역에 배치되지 않아 인접한 셀과 연결되거나 소스/드레인 영역의 불균형과 같은 결함이 발생하는 것을 방지할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 트랜지스터 형성 방법에 의하면, 하나의 감광막 패턴을 이용하여 반도체 기판 상에 소자분리용 트렌치 및 리세스 채널용 트렌치를 동시에 형성함으로써 감광막 패턴이 활성영역의 원하는 영역에 배치되지 않아 인접한 셀과 연결되거나 소스/드레인 영역의 불균형과 같은 결함이 발생하는 것을 방지할 수 있다.
또한, 동일 마스크 공정에서 소자분리영역 및 리세스 영역을 동시에 형성함으로써 소자분리영역의 트렌치 깊이만큼 리세스 트렌치의 깊이를 증가시킬 수 있어 채널 길이 증가를 통한 리프레시 타임을 향상시킬 수 있다. 이에 따라 소자의 특성을 향상시킬 수 있다.

Claims (9)

  1. 반도체 기판 위에 소자분리영역 및 활성영역을 정의하는 제1 영역 및 상기 제1 영역에 의해 정의된 활성영역 상에 리세스 영역을 정의하는 제2 영역을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 반도체 기판의 제1 영역 및 제2 영역을 식각하여 제1 트렌치 및 제2 트렌치를 형성하는 단계;
    상기 제1 및 제2 트렌치를 매립하는 매립절연막을 형성하는 단계;
    상기 매립절연막 위에 감광막을 도포 및 패터닝하여 상기 제2 트렌치를 매립한 매립절연막을 선택적으로 노출시키는 감광막 패턴을 형성하는 단계;
    상기 노출된 매립절연막을 식각하여 상기 제2 트렌치의 바닥면을 노출시키는 단계;
    상기 제2 트렌치를 매립하는 반도체층을 형성하는 단계; 및
    상기 반도체층과 중첩하는 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  2. 제1항에 있어서,
    상기 제1 트렌치 및 제2 트렌치는 대등한 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  3. 제1항에 있어서,
    상기 매립절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  4. 제1항에 있어서,
    상기 반도체층을 형성하는 단계 이후에, 평탄화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  5. 제4항에 있어서,
    상기 평탄화 공정은, 화학적기계적연마(CMP) 방법 또는 에치백을 이용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  6. 제1항에 있어서,
    상기 반도체층은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  7. 반도체 기판 위에 감광막을 증착하는 단계;
    상기 감광막에 사진식각공정을 수행하여 상기 반도체 기판 상에 배열되면서, 인접하는 패턴 간에 소정 간격만큼 이격하여 배치되어 소자분리영역을 노출시키는 제1 패턴과, 상기 제1 패턴 사이에 배치되면서 리세스 영역을 노출시키는 제2 패턴 을 포함하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 제1 패턴 및 제2 패턴 사이에 노출된 반도체 기판을 식각하여 제1 트렌치 및 제2 트렌치를 형성하는 단계;
    상기 제1 및 제2 트렌치를 매립하는 매립절연막을 형성하는 단계;
    상기 매립절연막 위에 감광막을 도포 및 패터닝하여 상기 제2 트렌치를 매립한 매립절연막을 선택적으로 노출시키는 감광막 패턴을 형성하는 단계;
    상기 노출된 매립절연막을 식각하여 상기 제2 트렌치의 바닥면을 노출시키는 단계;
    상기 제2 트렌치를 매립하는 반도체층을 형성하는 단계; 및
    상기 반도체층과 중첩하는 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  8. 제7항에 있어서,
    상기 제1 패턴 및 제2 패턴은 바(bar) 타입으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  9. 제7항에 있어서,
    상기 제1 트렌치 및 제2 트렌치는 대등한 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
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