KR20070074954A - 반도체 소자의 비트라인 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 비트라인 형성 방법에 관한 것으로서, 특히, 비트라인의 형성시 질화막 라인/스페이스 패턴 상부에 비트라인 콘택을 형성하여 비트라인 미스얼라인(Mis-align)을 방지함으로써 결과적으로 오버랩 마진을 향상시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 질화막으로 라인/스페이스 패턴을 미리 형성하여 비트라인 콘택홀의 크기를 제한함으로써 미스-얼라인이 발생될 경우 브리지(Bridge)가 발생할 위험이 적어지게 되고, 비트라인 콘택홀의 크기를 제한하여 비트라인 마스크 공정의 진행시 오버레이 스펙(Overlay Spec)을 더 크게 하여 오버레이 마진을 향상시킬 수 있도록 한다.

Description

반도체 소자의 비트라인 형성 방법{Method for forming bitline of semiconductor device}

도 1a 내지 도 1d는 종래의 반도체 소자의 비트라인 형성 방법에 의한 공정 평면도 및 단면도.

도 2a 내지 도 2g는 종래의 반도체 소자의 비트라인 형성 방법에 의한 공정 평면도 및 단면도.

도 3은 본 발명에 따른 반도체 소자의 비트라인 형성 방법의 다른 실시예에 따른 공정 평면도.

본 발명은 반도체 소자의 비트라인 형성 방법에 관한 것으로서, 특히, 비트라인의 형성시 질화막 라인/스페이스 패턴 상부에 비트라인 콘택을 형성하여 비트라인 미스얼라인(Mis-align)을 방지함으로써 결과적으로 오버랩 마진을 향상시킬 수 있도록 하는 기술이다.

도 1a 내지 도 1d는 종래의 반도체 소자의 비트라인 형성 방법에 의한 공정 평면도 및 단면도이다.

먼저, 도 1a에서와 같이, 반도체 기판(10)의 상부에 산화막(20)을 증착하고, 비트라인 콘택 마스크를 이용하여 산화막(20)의 상부에 일정 간격을 갖는 감광막(30)을 형성한다. 여기서, 라인 타입 패턴은 사입사 조명으로 작은 패턴의 형성이 가능하다. 하지만, 콘택 홀 패턴은 직접 형성이 어렵기 때문에 PSM(Phase shift mask) 또는 레지스트 플로우(Resist Flow) 공정을 수행한다.

이후에, 도 1b에서와 같이, 감광막(30)을 식각 마스크로 하여 산화막(20)을 식각하여 비트라인 콘택홀을 형성한 후, 비트라인 콘택홀에 플러그 폴리(40)를 매립한다. 그리고, 평탄화 공정 CMP(Chemical Mechanical Polishing)을 통해 플러그 폴리(40)를 노출시킨다. 여기서, 플로그 폴리(40)가 매립되는 비트라인 콘택홀의 크기는 식각 바이어스(Etch bias) 및 클린(Cleaning) 공정으로 인해 실제 비트라인 콘택홀의 사이즈보다 더 커지게 된다.

이어서, 도 1c에서와 같이, 플러그 폴리(40)의 상부 중앙 영역에 플러그 폴리(40)와 연결되도록 비트라인 물질(50)을 증착한다. 이후에, 도시되지 않았지만, 마스크 및 식각 공정을 통해 플러그 폴리(40)와 연결되는 비트라인을 형성한다.

그런데, 이러한 공정 과정을 갖는 종래의 반도체 소자의 비트라인 형성 방법은 비트라인용 콘택과 비트라인이 미스-얼라인(Mis-Align)될 경우, 도 1d에서와 같이, 비트라인이 비트라인용 콘택을 제대로 덮지 못한다. 이 때문에 비트라인용 콘택과 비트라인 사이의 간격(A)이 가까워지게 되어, 후속 공정에서 스토리지 노드용 콘택 형성시 브리지(Bridge)가 발생하게 되는 문제점이 있다.

이러한 브리지에 대한 문제점을 해결하기 위해 오버레이(Overlay)를 타이트 (Tight)하게 조절할 경우, 비트라인 크기가 작아지게 된다. 이에 따라, 저항이 커지게 되어 비트라인의 높이가 높아지게 되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 특히, 질화막 라인/스페이스 패턴 상부에 비트라인 콘택을 형성하고 다마신(Damascene) 공정을 적용하여 라인 타입의 플러그를 형성함으로써 비트라인 미스얼라인(Mis-align)을 방지할 수 있도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 반도체 소자는, 반도체 기판의 상부에 산화막을 형성하고, 산화막의 상부에 라인/스페이스 패턴 형태의 질화막을 형성하는 단계; 구조물 상부에 비트라인 콘택홀 패턴을 정의하는 감광막을 형성하는 단계; 감광막을 식각 마스크로 하여 질화막 사이로 노출된 산화막을 식각하여 비트라인 콘택홀 패턴을 형성하는 단계; 구조물의 전면에 플러그 폴리를 증착하고 질화막을 노출시키도록 평탄화시키는 단계; 및 플러그 폴리에 접속되는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 2a 내지 도 2g는 종래의 반도체 소자의 비트라인 형성 방법에 의한 공정 평면도 및 단면도이다.

먼저, 도 2a에서와 같이, 반도체 기판(100)의 상부에 산화막(102)을 증착한 다. 그리고, 산화막(102)의 상부에 셀프-얼라인 콘택(SAC;Self-Aligned Contact) 베리어(Barrier)로 사용될 라인/스페이스 패턴 형태의 질화막(104)을 증착한다. 그리고, 제 1비트라인 콘택 마스크를 이용하여 질화막(104)의 상부에 라인/스페이스 패턴(Line/Space Pattern)을 정의하는 감광막(106)을 형성한다.

이후에, 도 2b에서와 같이, 감광막(106)을 식각 마스크로 하여 질화막(104)을 식각함으로써 비트라인 콘택홀의 크기를 제한하기 위한 라인/스페이스 패턴을 형성한다. 그리고, 도 2c에서와 같이, 질화막(104)의 상부에 비트라인 콘택홀을 정의하는 감광막(108)을 형성한다. 이때, 비트라인 콘택홀의 패턴 크기는 상술된 라인/스페이스 패턴보다 크게 형성한다.

이어서, 도 2d에서와 같이, 감광막(108)을 식각 마스크로 하여 질화막(104) 사이로 노출된 산화막(102)을 식각하여 비트라인 콘택홀을 형성한다. 이때, 비트라인 콘택홀의 식각 공정은 셀프-얼라인 콘택(SAC;Self-Aligned Contact) 형태로 진행한다.

이러한 경우 (C) 방향으로는 식각 바이어스와(Etch bias)와 클린(Cleaning) 공정으로 인해 선폭(CD)이 커지게 된다. 하지만, (B) 방향으로는 베리어로 작용하는 질화막(104)으로 인해 비트라인 콘택홀 패턴의 비트라인 수직 방향의 크기를 제한한다. 이때, 클린 공정으로 인한 약간의 선폭이 발생하여 질화막(104)의 하부 영역에서 산화막(102)이 더 안쪽으로 식각된다.

다음에, 도 2e에서와 같이, 다마신(Damascene) 공정으로 비트라인 콘택홀을 포함하여 질화막(104)의 상부 전면에 플러그 폴리(110)를 증착하고, 평탄화 공정 CMP(Chemical Mechanical Polishing)을 통해 플러그 폴리(110)를 노출시킨다. 이에 따라, 비트라인 콘택홀과 라인/스페이스 패턴에 모두 플러그 폴리(110)가 채워지는 다마신 공정을 진할 수 있도록 한다.

여기서, 도 2e의 평면도를 보면, 플러그 폴리(110)의 형태가 라인 타입으로 셀 영역에 형성되고, 플러그 폴리(110)는 라인 타입으로 셀 영역을 모두 덮는 형태를 나타낸다.

이후에, 도 2f에서와 같이, 플러그 폴리(110)의 상부영역에서 질화막(104)과 연결되도록 비트라인 물질(112)을 증착한다. 여기서, 비트라인 물질(112)은 폴리(Poly), 텅스텐 실리사이드(WSi) 또는 텅스텐(W)으로 이루어질 수 있다. 이어서, 도시되지 않았지만, 비트라인 마스크 및 식각 공정을 통해 플러그 폴리(110)의 상부에 덮어지는 형태의 비트라인이 형성된다.

이러한 공정 과정을 갖는 본 발명은 도 2g에서와 같이, 미스-얼라인이 발생될 경우 플러그 폴리(110)가 비트라인보다 작은 라인/스페이스 형태이기 때문에 이웃하는 플러그 폴리(110)와 브리지(Bridge)가 발생할 위험이 적어지게 된다. 이에 따라, 비트라인 콘택홀의 크기를 제한하여 비트라인 마스크 공정의 진행시 오버레이 스펙(Overlay Spec)을 더 크게 할 수 있기 때문에 오버레이 마진을 향상시킬 수 있게 된다.

즉, 플러그 폴리(110)와의 접촉 면적과 미스-얼라인 시의 커버링(Covering)을 고려하면 비트라인 선폭을 크게 해야 한다. 이로 인해 패터닝이 쉬워지고 배선의 저항으로 인한 문제가 없기 때문에 비트라인의 높이를 무리하게 높일 필요성이 없어지게 된다. 이에 따라, 비트라인 식각 공정을 쉽게 수행하여 스토리지 노드 콘택홀의 형성시 식각해야 할 두께가 감소된다.

한편, 본 발명은 질화막(104)에 라인/스페이스 패턴을 형성하는 것을 그 실시예로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, 도 3과 같이 라인/스페이스 패턴 대신에 비트라인 콘택홀의 양쪽에 바 형태의 패턴(200)을 형성하여 SAC 공정 베리어로 활용할 수도 있다.

이상에서 설명한 바와 같이, 본 발명은 질화막 라인/스페이스 패턴 상부에 비트라인 콘택을 형성하고 다마신(Damascene) 공정을 적용하여 라인 타입의 플러그를 형성함으로써 비트라인 미스얼라인(Mis-align)을 방지하고 오버레이 마진을 향상시킬 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

1. 반도체 기판의 상부에 산화막을 형성하고, 상기 산화막의 상부에 라인/스페이스 패턴 형태의 질화막을 형성하는 단계;

   상기 구조물 상부에 비트라인 콘택홀 패턴을 정의하는 감광막을 형성하는 단계;

   상기 감광막을 식각 마스크로 하여 상기 질화막 사이로 노출된 상기 산화막을 식각하여 상기 비트라인 콘택홀 패턴을 형성하는 단계;

   상기 구조물의 전면에 플러그 폴리를 증착하고 상기 질화막을 노출시키도록 평탄화시키는 단계; 및

   상기 플러그 폴리에 접속되는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
2. 제 1항에 있어서, 상기 라인/스페이스 패턴은 비트라인 마스크를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
3. 제 1항에 있어서, 상기 비트라인 콘택홀 패턴의 크기는 상기 라인/스페이스 패턴의 선폭보다 크게 형성됨을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
4. 제 1항에 있어서, 상기 비트라인 콘택홀 패턴의 식각 공정은 셀프-얼라인 콘 택(SAC) 형태로 진행됨을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
5. 제 1항 또는 제 4항에 있어서, 상기 산화막은 상기 질화막의 하부 영역에서 상기 질화막보다 일정 크기 더 안쪽으로 식각 됨을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
6. 제 1항에 있어서, 상기 플러그 폴리의 매립 공정은 다마신 공정을 통해 수행됨을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
7. 제 1항에서, 상기 플러그 폴리는 셀 영역의 단면 구조상에서 라인 타입으로 형성됨을 특징으로 하는 반도체 소자의 비트라인 형성 방법.

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