JP2006279009A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】段差のあるＳｉエピタキシャル層の上部にゲートを形成してゲートチャンネルの有効長さを増加させ、ビットラインコンタクトの下部のＳｉエピタキシャル層と半導体基板の界面にのみ酸化膜を形成することにより、格納電極接合の漏洩電流の特性を改善する。
【解決手段】
本発明は半導体素子の製造方法に関し、特に段差のあるＳｉエピタキシャル層の上部にゲートを形成してゲートチャンネルの有効長さを増加させ、ビットラインコンタクトの下部のＳｉエピタキシャル層と半導体基板の界面のみに酸化膜を形成することにより、格納電極接合の漏洩電流の特性を改善することができる技術である。
【選択図】図４ｆ

Description

本発明は半導体素子の製造方法に関し、特にショートチャンネル効果（Short-Channel Effect）と格納電極接合漏洩電流を改善するため、段差のあるＳｉエピタキシャル層の上部にゲートを形成してゲートチャンネルの有効長さを増加させ、ビットラインコンタクトの下部のＳｉエピタキシャル層と半導体基板の界面にのみ酸化膜を形成することにより、格納電極接合の漏洩電流の特性を改善することができる半導体素子の製造方法に関するものである。
図１は、従来の技術に係るセル領域１０００ａの活性領域１、第１のゲート領域２及び第２のゲート領域３を示した半導体素子のレイアウトである。
図２ａ〜図２ｆは、従来の技術に係る半導体素子の製造方法を示した断面図等である。図２ａ（ｉ）〜図２ｆ（ｉ）は図１のI−I’に沿う断面を示した図である。
図２ａに示されているように、セル領域１０００ａとコア／周辺回路領域１０００ｂを備えた半導体基板１０の上部にＳｉＧｅエピタキシャル層（図示省略）、第１のＳｉエピタキシャル層（図示省略）、第１の酸化膜（図示省略）及び第１の窒化膜（図示省略）の積層構造を形成する。
次に、セル領域１０００ａ及びコア／周辺回路領域１０００ｂの第１の窒化膜（図示省略）の上部に感光膜（図示省略）を塗布する。
そのあと、前記感光膜（図示省略）を露光及び現像して図１の第１のゲート領域２を露出し、コア／周辺回路領域１０００ｂの全体表面を覆う第１の感光膜パターン（図示省略）を形成する。
その次に、第１の感光膜パターン（図示省略）をエッチングマスクとして前記積層構造をエッチングして第１のゲート領域２の半導体基板１０とコア／周辺回路領域１０００ｂの全体表面を露出する。
以後、第１の感光膜パターン（図示省略）を取り除く。
図２ｂに示されているように、セル領域１０００ａの第１の窒化膜パターン１９及び第１の酸化膜パターン１７を湿式方式で取り除く。
次に、セル領域１０００ａ及びコア／周辺回路領域１０００ｂの全体表面の上部に第２のＳｉエピタキシャル層２５を形成する。
図２ｃに示されているように、セル領域１０００ａ及びコア／周辺回路領域１０００ｂの第２のＳｉエピタキシャル層２５の上部に第２の酸化膜３０及び第２の窒化膜３５を形成する。
次に、第２の窒化膜３５の全体表面の上部に感光膜（図示省略）を塗布し、これを露光及び現像して図１の活性領域１を定義してコア／周辺回路領域１０００ｂの活性領域を定義する第２の感光膜パターン（図示省略）を形成する。
そのあと、第２の感光膜パターン（図示省略）をエッチングマスクとして第２の窒化膜３５、第２の酸化膜３０、第２のＳｉエピタキシャル層２５、第１のＳｉエピタキシャル層パターン１５、ＳｉＧｅエピタキシャル層パターン１３、及び所定の厚さの半導体基板１０をエッチングしてセル領域１０００ａ及びコア／周辺回路領域１０００ｂに素子分離用トレンチ４０を形成する。
そのあと、第２の感光膜パターン（図示省略）を取り除いたあと、トレンチ４０の側壁を介した湿式エッチング法でセル領域１０００ａのＳｉＧｅエピタキシャル層パターン１３を取り除き、ＳｉＧｅエピタキシャル層パターン１３が取り除かれたアンダーカット形態の領域２７を形成する。
図２ｄに示されているように、セル領域１０００ａのトレンチ４０とＳｉＧｅエピタキシャル層パターン１３が取り除かれたアンダーカット形態の領域２７を埋め込み、コア／周辺回路領域１０００ｂのトレンチ４０を埋め込むギャップフィル絶縁膜４５を全体表面の上部に形成する。
次に、第２の窒化膜３５が露出するまでギャップフィル酸化膜４５を平坦化する。このとき、ギャップフィル絶縁膜４５は素子分離膜に用いられる。
以後、トレンチ４０で所定厚さのギャップフィル絶縁膜４５をエッチングしたあと湿式エッチング法で第２の窒化膜３５を取り除く。
そのあと、不純物の濃度を調節するためセル領域１０００ａ及びコア／周辺回路領域１０００ｂそれぞれにウェル及びチャンネル不純物注入工程を行なう。
図２ｅに示されているように、セル領域１０００ａ及びコア／周辺回路領域１０００ｂの第２の酸化膜３０を湿式エッチング法で取り除き、第２のＳｉエピタキシャル層２５を露出したあと露出した第２のＳｉエピタキシャル層２５の上部にゲート酸化膜５０を形成する。
次に、セル領域１０００ａ及びコア／周辺回路領域１０００ｂの全体表面の上部にゲート導電層６０、７０及びハードマスク絶縁膜８０を形成する。
図２ｆに示されているように、セル領域１０００ａ及びコア／周辺回路領域１０００ｂのハードマスク絶縁膜８０の上部に感光膜（図示省略）を塗布する。
以後、前記感光膜（図示省略）を露光及び現像して図１の第２のゲート領域３を定義し、コア／周辺回路領域１０００ｂのゲート領域（図示省略）を定義する第３の感光膜パターン（図示省略）を形成する。特に、第３の感光膜パターンはセル領域１０００ａのビットラインコンタクト領域と格納電極コンタクト領域を露出し、コア／周辺回路領域１０００ｂのゲート予定領域を覆うように形成する。
次に、第３の感光膜パターン（図示省略）をエッチングマスクとしてハードマスク絶縁膜８０及びゲート導電層７０、６０をエッチングし、セル領域１０００ａ及びコア／周辺回路領域１０００ｂそれぞれにゲート９０を形成する。
しかし、前述の従来の技術に係る半導体素子の製造方法では平面第２のＳｉエピタキシャル層にゲートチャンネル領域を形成するためデザインルール（Design Rule）が減少するに伴い、各ビットラインコンタクト領域及び格納電極コンタクト領域の側面拡散でゲートチャンネルの長さが減少するという問題点がある。
さらに、前述の従来の技術に係る半導体素子の製造方法では活性領域の両側端に形成される格納電極コンタクト領域の下部のＳｉエピタキシャル層と半導体基板の界面に酸化膜を形成することにより、シリコンと酸化膜との間の界面特性により格納電極接合の漏洩電流の特性が大きく左右されるという欠点がある。
そして、格納電極コンタクト領域下部の酸化膜を素子分離膜と共に形成することにより、以前の熱処理工程によるＳｉＧｅエピタキシャル層にあったゲルマニウム（Ｇｅ）成分が第１のＳｉエピタキシャル層、第２のＳｉエピタキシャル層及び半導体基板に拡散されて格納電極接合の漏洩電流が増加するという欠点がある。
「PICATを用いた増強されたデータの保持時間を有する80nm 512M DRAM（"80nm 512M DRAM with Enhanced Data Retention Time Using Partially Insulated Cell Array Transistor(PICAT)"）」、2004 Symposium on VLSI technology Digest of Technical Papers、30〜31頁
本発明は前記のような問題点を解決するため、段差のあるＳｉエピタキシャル層の上部にゲートを形成してゲートチャンネルの有効長さを増加させ、ビットラインコンタクトの下部のＳｉエピタキシャル層と半導体基板の界面にのみ酸化膜を形成することにより、格納電極接合の漏洩電流の特性を改善することができる半導体素子の製造方法を提供することに目的がある。
本発明に係る半導体素子の製造方法は
（ａ）半導体基板の上部にＳｉＧｅエピタキシャル層、第１のＳｉエピタキシャル層及び絶縁膜を形成する段階と、
（ｂ）格納電極コンタクト予定領域とこれと隣接した領域の絶縁膜、Ｓｉエピタキシャル層及びＳｉＧｅエピタキシャル層をエッチングして前記半導体基板を露出する段階と、
（ｃ）前記絶縁膜を取り除く段階と、
（ｄ）前記露出した半導体基板を含む全体表面の上部に第２のＳｉエピタキシャル層を形成する段階と、
（ｅ）素子分離領域に予定されている部分の前記半導体基板をエッチングしてトレンチを形成する段階と、
（ｆ）前記トレンチの側壁を介し前記ＳｉＧｅエピタキシャル層を取り除く段階と、
（ｇ）前記ＳｉＧｅエピタキシャル層が取り除かれた領域及び前記トレンチを埋め込む素子分離用絶縁膜を形成する段階と、
（ｈ）前記第２のＳｉエピタキシャル層の上部にゲート酸化膜を形成する段階と、
（ｉ）全体表面の上部にゲート導電層及びハードマスク層を順次積層しパターニングしてゲートを形成する段階とを含むことを特徴とする。
本発明に係る半導体素子の製造方法は、格納電極コンタクト領域とこれと接した所定の広さの領域を含むコンタクト領域を露出し、ビットラインコンタクトの下部にのみＳｉエピタキシャル層と半導体基板の界面に酸化膜を形成することによりビットラインコンタクトキャパシタンスが減少し、セルトランジスタのショートチャンネル効果を低減させることができる。
さらに、ゲートチャンネル領域を平面でない傾斜面に形成することにより有効チャンネルの長さを増加させることができ、格納電極コンタクト領域の下部をＳｉエピタキシャル層にのみ形成することにより接合漏洩電流を小さくすることができるのでＤＲＡＭリフレッシュ特性を改善することができる。
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図３は、本発明の実施の形態に係るセル領域２０００ａの活性領域１０１、コンタクト領域１０２及びゲート領域１０３を示した半導体素子のレイアウトである。
図４ａ〜図４ｆは、本発明に係る半導体素子の製造方法を示した断面図等である。図４ａ（ｉ）〜図４ｆ（ｉ）は図３のII−II’に沿う断面を示した図である。
図４ａに示されているように、セル領域２０００ａとコア／周辺回路領域２０００ｂを備えた半導体基板１１０の上部にＳｉＧｅエピタキシャル層（図示省略）、第１のＳｉエピタキシャル層（図示省略）、絶縁膜（図示省略）の積層構造を形成する。ここで、絶縁膜（図示省略）は酸化膜、又は酸化膜と窒化膜の二重膜のうちいずれか一つであるのが好ましい。
次に、セル領域２０００ａ及びコア／周辺回路領域２０００ｂの絶縁膜（図示省略）の上部に感光膜（図示省略）を塗布する。
以後、前記感光膜（図示省略）を露光及び現像し図３のコンタクト領域１０２を露出し、コア／周辺回路領域２０００ｂの全体の領域を覆う第１の感光膜パターン（図示省略）を形成する。
ここで、コンタクト領域１０２は格納電極コンタクト領域とこれと両側に隣接する所定線幅（Ｍ）のゲート領域を含む。さらに、前記所定線幅（Ｍ）は１／３Ｆ〜Ｆであり、Ｆはゲート線幅であるのが好ましい。
その次に、第１の感光膜パターン（図示省略）をエッチングマスクとして前記積層構造をエッチングしてコンタクト領域１０２の半導体基板１１０を露出し、コア／周辺回路領域２０００ｂを露出する。
以後、第１の感光膜パターン（図示省略）を取り除く。
図４ｂに示されているように、セル領域２０００ａの絶縁膜パターン１２０を取り除く。ここで、絶縁膜パターン１２０の除去工程は湿式エッチング法で行なわれるのが好ましい。
次に、全体表面の上部に第２のＳｉエピタキシャル層１２５を形成する。ここで、第２のＳｉエピタキシャル層１２５は１０〜１００ｎｍの厚さに形成するのが好ましい。
一方、セル領域２０００ａでは露出した半導体基板１１０の幅が広いため第２のＳｉエピタキシャル層１２５に図４ｂのような屈曲が生じることがある。
図４ｃに示されているように、セル領域２０００ａ及びコア／周辺回路領域２０００ｂの第２のＳｉエピタキシャル層１２５の上部に第２の酸化膜１３０及び第２の窒化膜１３５を順次形成する。
次に、第２の窒化膜１３５の上部に感光膜（図示省略）を塗布し、これを露光及び現像して図３の活性領域１０１を定義し、コア／周辺回路領域２０００ｂの活性領域（図示省略）を定義する第２の感光膜パターン（図示省略）を形成する。
以後、第２の感光膜パターン（図示省略）をエッチングマスクとして第２の窒化膜１３５、第２の酸化膜１３０、第２のＳｉエピタキシャル層１２５、第１のＳｉエピタキシャル層パターン１１５、ＳｉＧｅエピタキシャル層パターン１１３、及び所定の厚さの半導体基板１１０を
エッチングし、セル領域２０００ａ及びコア／周辺回路領域２０００ｂそれぞれに素子分離用トレンチを形成する。
その次に、セル領域２０００ａでは第２の感光膜パターン（図示省略）を取り除いたあと、素子分離用トレンチ１４０の側壁を介し、ＳｉＧｅエピタキシャル層パターン１１３をエッチングしてＳｉＧｅエピタキシャル層パターン１１３が取り除かれたアンダーカット形態の領域１２７を形成する。
図５は図３のIII−III’に沿って図４ｃ（ｉ）の構造を示す断面を示した図である。これはＳｉＧｅエピタキシャル層パターン１１３が取り除かれたアンダーカット形態の領域１２７を示している。
ここで、ＳｉＧｅエピタキシャル層パターン１１３の除去工程はＨＦ：Ｈ２Ｏ２：ＣＨ３ＣＯＯＨの混合溶液を利用した湿式エッチング法や、（ＣＦ４又はＣＨ２Ｆ２）／Ｎ２／Ｏ２の混合ガスを利用したプラズマエッチング法又はこれらの組み合せで行なうのが好ましく、前記混合溶液でＨＦ：Ｈ２Ｏ２：ＣＨ３ＣＯＯＨの体積比は１：２：３であるのがさらに好ましい。
図４ｄに示されているように、最小のセル領域２０００ａの素子分離用トレンチ１４０とＳｉＧｅエピタキシャル層パターン１１３が取り除かれたアンダーカット形態の領域１２７を埋め込み、コア／周辺回路領域２０００ｂの素子分離用トレンチ１４０を埋め込むギャップフィル絶縁膜１４５を全体表面の上部に形成する。
このとき、ギャップフィル絶縁膜１４５の形成工程はＳｉＧｅエピタキシャル層パターン１１３が取り除かれたアンダーカット形態の領域１２７を埋め込む熱酸化膜（図示省略）を成長させ、素子分離用トレンチ１４０を埋め込む素子分離用酸化膜（図示省略）を形成して行なうことができる。そして、前記素子分離用酸化膜（図示省略）と素子分離用トレンチ１４０の界面に窒化膜（図示省略）を追加して形成することができる。
さらに、ギャップフィル絶縁膜１４５の形成工程はＳｉＧｅエピタキシャル層１１３が取り除かれたアンダーカット形態の領域１２７を部分的に埋め込む熱酸化膜（図示省略）を成長させ、残りのアンダーカット形態の領域１２７を埋め込む窒化膜（図示省略）を形成し、素子分離用トレンチ１４０を埋め込む素子分離用酸化膜（図示省略）を形成して行なうことができる。
次に、第２の窒化膜１３５が露出するまでギャップフィル絶縁膜１４５を平坦化する。ここで、素子分離用トレンチ１４０のギャップフィル絶縁膜１４５は素子分離膜に利用される。
以後、素子分離用トレンチ１４０で所定厚さのギャップフィル絶縁膜１４５をエッチングしたあと第２の窒化膜１３５を取り除く。ここで、ギャップフィル絶縁膜１４５のエッチング工程は湿式エッチング法で行なわれるのが好ましく、第２の窒化膜１３５の除去工程も湿式エッチング法で行なわれるのが好ましい。
その次に、不純物の濃度を調節するためセル領域２０００ａ及びコア／周辺回路領域２０００ｂそれぞれにウェル及びチャンネル不純物注入工程を行なう。
図４ｅに示されているように、第２の酸化膜１３０を取り除いて第２のＳｉエピタキシャル層１２５を露出したあと、露出された第２のＳｉエピタキシャル層１２５の上部にゲート酸化膜１５０を形成する。ここで、第２の酸化膜１３０の除去工程は湿式エッチング法で行なわれるのが好ましい。
次に、全体表面の上部にゲート導電層１７５及びハードマスク層１８０の積層構造を形成する。ここで、ゲート導電層１７５は下部導電層１６０と上部導電層１７０を含むのが好ましい。
図４ｆに示されているように、ハードマスク層１８０の上部に感光膜（図示省略）を塗布する。
以後、前記感光膜（図示省略）を露光及び現像して図３のゲート領域１０３を定義し、コア／周辺回路領域２０００ｂのゲート領域を定義する第３の感光膜パターン（図示省略）を形成する。特に、第３の感光膜パターンはセル領域２０００ａのビットラインコンタクト領域と格納電極コンタクト領域を露出し、コア／周辺回路領域２０００ｂのゲート予定領域を覆うように形成する。
次に、第３の感光膜パターン（図示省略）をエッチングマスクとして前記積層構造をエッチングしてセル領域２０００ａ及びコア／周辺回路領域２０００ｂそれぞれにゲート１９０を形成する。
以後の工程は、従来の技術のように活性領域にソース／ドレーン領域の形成のための不純物イオン注入工程、ゲート１９０の側壁に側壁スペーサを形成する工程、ランディングプラグポリ形成工程、ビットラインコンタクト及びビットライン形成工程、キャパシタ形成工程及び金属配線形成工程を追加して完成する。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
従来の技術に係る半導体素子のレイアウトである。 従来の技術に係る半導体素子の製造方法を示した断面図である。 従来の技術に係る半導体素子の製造方法を示した断面図である。 従来の技術に係る半導体素子の製造方法を示した断面図である。 従来の技術に係る半導体素子の製造方法を示した断面図である。 従来の技術に係る半導体素子の製造方法を示した断面図である。 従来の技術に係る半導体素子の製造方法を示した断面図である。 本発明の実施の形態に係る半導体素子のレイアウトである。 本発明の実施の形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施の形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施の形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施の形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施の形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施の形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施の形態に係る半導体素子の製造方法を示した断面図である。
符号の説明
１０１ 活性領域
１０２ コンタクト領域
１０３ ゲート領域
１１０ 半導体基板
１１３ ＳｉＧｅエピタキシャル層パターン
１１５ Ｓｉエピタキシャル層パターン
１２０ 絶縁膜パターン
１２５ Ｓｉエピタキシャル層
１２７ アンダーカット形態の領域
１３０ 酸化膜
１３５ 窒化膜
１４０ 素子分離用トレンチ
１４５ ギャップフィル絶縁膜
１５０ ゲート酸化膜
１６０ 下部導電層
１７０ 上部導電層
１７５ ゲート導電層
１８０ ハードマスク層
１９０ ゲート
２０００ａ セル領域
２０００ｂ コア／周辺回路領域

Claims (12)

  1. （ａ）半導体基板の上部にＳｉＧｅエピタキシャル層、第１のＳｉエピタキシャル層及び絶縁膜を形成する段階と、
    （ｂ）格納電極コンタクト予定領域とこれに隣接した領域の絶縁膜、Ｓｉエピタキシャル層及びＳｉＧｅエピタキシャル層をエッチングして前記半導体基板を露出する段階と、
    （ｃ）前記絶縁膜を取り除く段階と、
    （ｄ）前記露出した半導体基板を含む全体表面の上部に第２のＳｉエピタキシャル層を形成する段階と、
    （ｅ）素子分離領域に予定されている部分の前記半導体基板をエッチングしてトレンチを形成する段階と、
    （ｆ）前記トレンチの側壁を介し前記ＳｉＧｅエピタキシャル層を取り除く段階と、
    （ｇ）前記ＳｉＧｅエピタキシャル層が取り除かれた領域及び前記トレンチを埋め込む素子分離用絶縁膜を形成する段階と、
    （ｈ）前記第２のＳｉエピタキシャル層の上部にゲート酸化膜を形成する段階と、
    （ｉ）全体表面の上部にゲート導電層及びハードマスク層を順次積層しパターニングしてゲートを形成する段階とを含むことを特徴とする半導体素子の製造方法。
  2. 前記（ｂ）段階は全体表面の上部に感光膜を形成する段階と、
    前記格納電極コンタクト領域とその両側に隣接する所定線幅（Ｍ）のゲート予定領域を露出させる感光膜パターンを形成する段階と、
    前記感光膜パターンをマスクとして前記絶縁膜、前記Ｓｉエピタキシャル層及び前記ＳｉＧｅエピタキシャル層をエッチングする段階とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記所定線幅（Ｍ）は１／３Ｆ〜Ｆであり、Ｆはゲート線幅であることを特徴とする請求項２に記載の半導体素子の製造方法。
  4. 前記絶縁膜は酸化膜であることを特徴とする請求項１に記載の半導体素子の製造方法。
  5. 前記絶縁膜は酸化膜と窒化膜を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  6. 前記（ｃ）段階の前記絶縁膜を取り除く工程は、湿式エッチング法で行なわれることを特徴とする請求項１に記載の半導体素子の製造方法。
  7. 前記第２のＳｉエピタキシャル層は１０〜１００ｎｍの厚さに成長させることを特徴する請求項１に記載の半導体素子の製造方法。
  8. 前記（ｆ）段階のＳｉＧｅエピタキシャル層除去の工程は、ＨＦ：Ｈ２Ｏ２：ＣＨ３ＣＯＯＨの混合溶液を利用した湿式エッチング法や（ＣＨ４又はＣＨ２Ｆ２）／Ｎ２／Ｏ２の混合ガスを利用したプラズマエッチング法で行なわれることを特徴とする請求項１に記載の半導体素子の製造方法。
  9. 前記ＨＦ：Ｈ２Ｏ２：ＣＨ３ＣＯＯＨ溶液の体積比は１：２：３であることを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記（ｇ）段階は
    前記ＳｉＧｅエピタキシャル層が取り除かれた前記領域を埋め込む熱酸化膜を成長させる段階と、
    前記トレンチを埋め込む素子分離用酸化膜を形成する段階とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  11. 前記（ｇ）段階は前記トレンチの表面に窒化膜を形成する段階をさらに含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
  12. 前記（ｇ）段階は
    前記ＳｉＧｅエピタキシャル層が取り除かれた領域を部分的に埋め込む熱酸化膜を成長させる段階と、
    前記領域の残りの部分を埋め込む窒化膜を形成する段階と、
    前記トレンチを埋め込む素子分離用酸化膜を形成する段階とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
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