JP5052823B2 - 半導体素子及びその製造方法 - Google Patents

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Description

本発明は半導体素子の製造方法に関し、特に所定の活性領域とこれと隣接した素子分離構造を露出するアイランド（Island）型リセスゲートマスクを利用し、リセスチャンネル領域とその下部にフィン（Fin）型チャンネル領域を形成するよう半導体素子を設計することにより、素子の書込み及び読取り速度を向上させることができ、素子のリフレッシュ特性を改善することができる半導体素子及びその製造方法に関する。
一般に、セルトランジスタのチャンネル長が減少するほどセルトランジスタのしきい値電圧を合わせるためセルチャンネルのイオン濃度を増加させ、これによりＳ／Ｄ領域の電界が増加され漏洩電流が増加するので、ＤＲＡＭのリフレッシュ特性は不良になる。従って、セルトランジスタのチャンネル長を伸ばすため次のような半導体素子の構造が提案された。
図１は、従来の技術に係る活性領域１、リセスゲート領域３及びゲート領域５を示した半導体素子のレイアウトである。
図１を参照すれば、リセスゲート領域３の線幅はゲート領域５の線幅より２Ｄほど狭いものと示されており、ゲート領域等５の間の幅はＦに示されている。
図２ａ〜図２ｇは従来の技術に係る半導体素子の製造方法を示した断面図等である。図２ａ（ｉ）〜図２ｇ（ｉ）は図１のＩ−Ｉ′に沿う断面図等である。図２ａ（ｉｉ）〜図２ｇ（ｉｉ）は図１のＩＩ−ＩＩ′に沿う断面図等である。
図２ａに示されているように、パッド酸化膜１３とパッド窒化膜１５を備えた半導体基板１０に素子分離構造２０を形成する。
図２ｂに示されているように、パッド窒化膜１５を除去した後、全体表面にイオンを注入して半導体基板１０にウェル及びチャンネルイオン注入領域（図示省略）を形成する。次に、全体表面上部に平坦化されたポリシリコン層２５を形成する。
図２ｃに示されているように、リセスゲートマスク（図示省略）を食刻マスクにポリシリコン層２５とパッド酸化膜１３を食刻し、図１のリセスゲート領域３を画成するポリシリコン層パターン２５ａとパッド酸化膜パターン１３ａを形成する。
図２ｄに示されているように、図１のリセスゲート領域３の半導体基板１０を所定厚さに食刻して第１リセス３５を形成する。このとき、第１リセス３５の形成時にポリシリコン層パターン２５ａも共に除去される。さらに、素子分離構造２０に隣接した半導体基板１０は食刻速度が相対的に遅いのでシリコンホーン（horn）が形成される。
図２ｅに示されているように、第１リセス３５とパッド酸化膜パターン１３ａの側壁にＣＶＤ酸化膜のスペーサ４０を形成した後、これを食刻マスクに第１リセス３５下部に露出された半導体基板１０を所定厚さに食刻して第２リセス５０を形成する。
図２ｆに示されているように、スペーサ４０とパッド酸化膜パターン１３ａを除去した後、露出された半導体基板１０上部にゲート絶縁膜６０を形成する。次に、第２リセス５０を埋め込む平坦化されたゲート導電層６５を形成し、その上部にゲートハードマスク層９０を形成する。ここで、ゲート導電層６５は下部ゲート導電層７０と上部ゲート導電層８０の積層構造で形成する。
図２ｇに示されているように、ゲートマスク（図示省略）を食刻マスクにゲートハードマスク層９０とゲート導電層６５をパターニングしてゲート９９を形成する。ここで、後続工程で形成される格納電極接合領域５の下部のゲートチャンネルＬ１＋Ｌ２＋Ｌ３は垂直チャンネル領域Ｌ１＋Ｌ３と水平チャンネル領域Ｌ２からなる。
以後の工程は一般的なトランジスタ製造工程を行って半導体素子を完成する。
前述の半導体素子の製造方法によれば、垂直チャンネル領域Ｌ１＋Ｌ３が深いほど、または水平チャンネル領域Ｌ２が広いほど全体ゲートチャンネルＬ１＋Ｌ２＋Ｌ３の長さは増加する。特に、水平チャンネル領域Ｌ２を増加させるため、第２リセスの形成は等方性食刻法で行われる。
しかし、水平チャンネル領域Ｌ２の増加はチャンネル抵抗を増加させるので、セルトランジスタの全体抵抗も増加し、セルトランジスタの駆動電流を減少させＤＲＡＭの書込み及び読取り速度が低下するという問題点がある。
「70nm DRAM大きさ以上のためのS-RCAT（球状リセスチャンネル配列トランジスタ）技術（S-RCAT(Sphere-shaped-Recess-Channel-Array-Transistor) Technology for 70nm DRAM feature size and beyond）」、2005年度VLSI技術要約に関するシンポジウム論文集、P.34〜35
本発明は前記のような問題点を解決するためのものであり、特に所定の活性領域とこれと隣接した素子分離構造を露出するアイランド型リセスゲートマスクを利用し、リセスチャンネル領域とその下部にフィン型チャンネル領域を形成するよう半導体素子を設計することにより、素子の書込み及び読取り速度を向上させることができ、素子のリフレッシュ特性を改善することができる半導体素子及びその製造方法を提供することに目的がある。
本発明に係る半導体素子は、
第１の方向に延在する活性領域を含む半導体基板と、前記活性領域のチャンネル領域に形成され、下部における前記第１の方向の幅が上部における前記第１の方向の幅よりも大きく形成されたリセスと、前記活性領域を画成する素子分離構造であって、前記素子分離構造は、前記第１の方向と実質上直交する第２の方向に前記リセス下部から延在する対向して食刻された部分を含み、各対向する前記食刻された部分は前記リセス中の前記活性領域の上面よりも深い位置まで延在し、前記リセス下部は前記第２の方向における幅が前記上部の前記第２の方向における幅よりも大きく形成され、前記リセス上部の前記第２の方向における最小幅が前記リセス中の前記活性領域の最大幅よりも大きく形成された素子分離構造と、前記リセス中の前記活性領域の上部に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上部に、前記リセスと前記素子分離構造の食刻された部分を埋め込んで形成されたゲート電極と、を含むことを特徴とする。
さらに、本発明に係る半導体素子の製造方法は、
（ａ）パッド絶縁膜が備えられた半導体基板に活性領域を画成する素子分離構造を形成する段階と、（ｂ）前記パッド絶縁膜を除去して前記半導体基板を露出する段階と、（ｃ）アイランド型リセスゲートマスクを食刻マスクに前記露出された半導体基板を所定厚さに食刻して第１リセス及び第２リセスを形成するものの、前記第２リセス下部にフィン型チャンネル領域を形成する段階であって、前記所定の深さの食刻は、（ｃ−１）全体表面上部に平坦化された第１絶縁膜と第１ハードマスク層を形成する段階と、（ｃ−２）アイランド型リセスゲートマスクで前記第１ハードマスク層、第１絶縁膜および所定厚さの半導体基板とこれと隣接した素子分離構造を食刻してリセスチャンネル領域を画成する前記第１リセスを形成する段階と、（ｃ−３）前記第１ハードマスク層を除去する段階と、（ｃ−４）前記第１リセスの側壁にスペーサを形成する段階と、（ｃ−５）前記第１リセス下部に露出された前記半導体基板を等方性食刻して第２リセスを形成する段階と、（ｃ−６）ゲート領域の長手方向で前記第２リセス下部に露出された素子分離構造を等方性食刻してフィン型チャンネル領域を形成する段階と、（ｃ−７）前記スペーサと第１絶縁膜を除去して前記半導体基板を露出する段階と、を含む段階と（ｄ）前記フィン型チャンネル領域、前記第１リセス及び前記第２リセスを含む活性領域上部にゲート絶縁膜を形成する段階と、（ｅ）前記フィン型チャンネル領域、第１リセス及び第２リセスを埋め込むゲート導電層を形成する段階と、（ｆ）前記ゲート導電層の上部にゲートハードマスク層を形成する段階と、（ｇ）ゲートマスクを食刻マスクに前記ゲートハードマスク層及びゲート導電層をパターニングしてゲート構造を形成する段階と、を含むことを特徴とする。
本発明に係る半導体素子及びその製造方法は、所定の活性領域とこれと隣接した素子分離構造を露出するアイランド型リセスゲートマスクを利用し、リセスチャンネル領域とその下部にフィン型チャンネル領域を形成するよう半導体素子を設計することにより、リセスチャンネル領域下部のチャンネル抵抗を減少させることができる。従って、ＤＲＡＭのリフレッシュ特性を改善することができるという利点がある。
さらに、リセスチャンネル領域下部をフィン型チャンネルで形成し、ショートチャンネル効果（Short channel effect）が改善され、チャンネル幅が増加して駆動電流特性を改善する。従って、ＤＲＡＭの書込み及び読取り動作を改善することができるという長所がある。
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図３は、本発明の一つの実施の形態に係り素子分離構造１２０により画成される活性領域１０１、リセスゲート領域１０３及びゲート領域１０５を示した半導体素子のレイアウトである。
図３に示されているように、リセスゲート領域１０３はアイランド型で、活性領域１０１の長手方向でリセスゲート領域１０３の線幅はゲート領域１０５の線幅より２Ｄほど小さく、ゲート領域１０５の長手方向でリセスゲート領域１０３の線幅は活性領域１０１の短軸より２Ｅほど大きいのが好ましい（但し、０≦Ｄ≦（１／３）Ｆ、０≦Ｅ≦（１／２）Ｆ、Ｆはゲート領域等の間の距離）。一方、本発明の他の実施の形態ではリセスゲート領域１０３を楕円形のような閉じられた多角形に形成し得る。
図４は、本発明の一つの実施の形態に係る半導体素子の断面図等である。図４（ｉ）は図３のＩ-Ｉ′に沿う断面図である。図４（ｉｉ）は図３のＩＩ-ＩＩ′に沿う断面図である。
図４に示されているように、図３の活性領域１０１を画成する素子分離構造１２０は半導体基板１１０内に形成され、図３のリセスゲート領域１０３を画成するマスクによりリセス（図示省略）が形成される。このとき、図３のゲート領域１０５の長手方向でリセス下部にフィン型チャンネル領域１５５が形成され、図３の活性領域１０３の長手方向でリセス下部に下部の広いリセスされたチャンネル領域Ｌ１＋Ｌ２＋Ｌ３が形成される。そして、ゲート絶縁膜１６０はフィン型チャンネル領域を含む活性領域上部に形成され、ゲート１９９は図３のゲート領域１０５のゲート絶縁膜１６０上部に形成される。ここで、ゲート１９９はゲート電極１９７とゲートハードマスク層パターン１９５の積層構造であり、ゲート電極１９７はゲート下部電極１７５とゲート上部電極１８５の積層構成であるのが好ましい。
図５ａ〜図５ｇは本発明の一つの実施の形態に係る半導体素子の製造方法を示した断面図等である。図５ａ（ｉ）〜図５ｇ（ｉ）は図３のＩ-Ｉ′に沿う断面図等である。図５ａ（ｉｉ）〜図５ｇ（ｉｉ）は図３のＩＩ-ＩＩ′に沿う断面図等である。
図５ａに示されているように、半導体基板１１０上部にパッド酸化膜１１３とパッド窒化膜１１５を形成した後、パッド窒化膜１１５上部に感光膜（図示省略）を形成する。次に、素子分離マスク（図示省略）で感光膜を露光及び現像して素子分離領域を画成する感光膜パターン（図示省略）を形成する。以後、感光膜パターンを食刻マスクにパッド窒化膜１１５、パッド酸化膜１１３及び半導体基板１１０を所定厚さに食刻して図３の活性領域１０１を画成するトレンチ（図示省略）を形成した後、感光膜パターンを除去する。その次に、トレンチを埋め込む素子分離用酸化膜を形成した後、パッド窒化膜１１５を露出するまで素子分離用酸化膜を平坦化食刻して素子分離構造１２０を形成する。ここで、素子分離用酸化膜とトレンチの界面に熱酸化膜（図示省略）、ライナ窒化膜（図示省略）及びライナ酸化膜（図示省略）の積層構造を形成するのが好ましい。さらに、素子分離用酸化膜は食刻率が早い第１素子分離用酸化膜（図示省略）とそれより食刻率の遅い第２素子分離用酸化膜に形成するのがさらに好ましい。
図５ｂに示されているように、素子分離構造１２０を湿式食刻法で所定厚さに食刻してその高さを低くした後、残ったパッド窒化膜１１５とパッド酸化膜１１３を除去して半導体基板１１０を露出する。次に、露出された半導体基板１１０に第１酸化膜１２３を形成した後、全体表面に感光膜（図示省略）を塗布する。以後、セル領域を露出するマスクで感光膜を露光及び現像して感光膜パターン（図示省略）を形成した後、これをマスクにイオンを注入して第１酸化膜下部の半導体基板１１０にウェル及びチャンネルイオン注入領域（図示省略）を形成する。その次に、感光膜パターンを除去する。以後、全体表面上部に平坦化された第１窒化膜１２５及び第１ハードマスク層１２７を形成する。ここで、第１ハードマスク層１２７はポリシリコン層、非晶質炭素膜、ＣＶＤ酸化膜、ＳｉＯＮ膜またはこれらの組み合わせのうち選択されたいずれか一つで形成するのが好ましい。
図５ｃに示されているように、第１ハードマスク層１２７上部に感光膜（図示省略）を形成した後、リセスゲートマスク（図示省略）を露光マスクに感光膜を露光及び現像して図３のリセスゲート領域１０３を画成する感光膜パターンを形成するものの、図３のゲート領域１０５の長手方向でリセスゲートマスクは図３の活性領域１０１の幅より長く、図３の活性領域の長手方向でリセスゲートマスクは図３のゲート領域より小さく形成する。次に、感光膜パターンを食刻マスクに露出された第１ハードマスク層１２７、第１窒化膜１２５及び第１酸化膜１２３を食刻し、図３のリセスゲート領域１０３の半導体基板１１０を露出する。
一方、本発明の他の実施の形態ではリセスゲートマスクを楕円形のような閉じられた多角形に形成することができる。そして、本発明の他の実施の形態では非晶質炭素膜／ＳｉＯＮ膜／ポリシリコン層の積層構造（図示省略）でなる第１ハードマスク層１２７上部に第１感光膜（図示省略）を形成した後、図１のゲート領域を画成するマスクで第１感光膜を露光及び現像して第１感光膜パターンを形成する。次に、第１感光膜パターンを食刻マスクにポリシリコン層を食刻して下部のＳｉＯＮ膜を露出した後、第１感光膜パターンを除去する。以後、全体表面上部に第２感光膜（図示省略）を塗布した後、図３のリセスゲート領域１０３を画成するマスクで第２感光膜を露光及び現像して第２感光膜パターン（図示省略）を形成する。その次に、第２感光膜パターンを食刻マスクにＳｉＯＮ膜、非晶質炭素膜、第１窒化膜１２５及び第１酸化膜１２３を食刻して図３のリセスゲート領域１０３の半導体基板１１０を露出した後、第２感光膜パターンを除去することができる。
図５ｄに示されているように、露出された半導体基板１１０を所定厚さに食刻し露出された素子分離構造１２０を食刻してリセスされたチャンネル領域を画成する第１リセス１３５を形成する。次に、残った感光膜パターンと第１ハードマスク層１２７を除去する。ここで、残った感光膜パターンと第１ハードマスク層１２７は同時に除去されるのが好ましい。
図５ｅに示されているように、第１リセス内に露出された半導体基板１１０と第１酸化膜１２３の側壁に第２酸化膜（図示省略）を形成した後、全体表面上部に第２窒化膜（図示省略）を形成する。次に、第２窒化膜と第２酸化膜を乾式食刻して第１リセスの側壁に第２窒化膜パターン１４５と第２酸化膜パターン１４３のスペーサ１４０を形成する。以後、スペーサ１４０を食刻マスクに第１リセス１３５下部に露出された半導体基板１１０を所定厚さに食刻し、第２リセス１５０を形成する。ここで、第２リセス１５０の形成のための食刻工程は等方性食刻法であるのが好ましい。さらに、第２リセス１５０下部は図３の活性領域１０１の長手方向で楕円形または円形であるのが好ましい。
図５ｆに示されているように、第２リセス１５０下部に露出された素子分離構造１２０を所定厚さに湿式食刻し、第２リセス１５０下部にフィン型活性領域１５５を形成する。次に、フィン型活性領域１５５の表面とスペーサ１４０の表面に第３酸化膜１５３を形成する。このとき、スペーサ１４０の表面は第２窒化膜パターン１４５で形成されており、フィン型活性領域１５５でより薄い１０〜２０Åの第３酸化膜１５３が形成される。
図５ｇに示されているように、スペーサ１４０に形成された第３酸化膜１５３を除去してスペーサ１４０を露出した後、第２窒化膜パターン１４５と残った第１窒化膜１２５を除去して第２酸化膜パターン１４３及び第１酸化膜１２３を露出する。次に、フィン型活性領域１５５に残った第３酸化膜１５３、露出された第２酸化膜パターン１４３及び残った第１酸化膜１２３を湿式食刻して同時に除去する。以後、フィン型活性領域１５５を含む露出された半導体基板１１０上部にゲート絶縁膜１６０を形成した後、第２リセス１５０を埋め込む平坦化された下部ゲート導電層１７０を形成する。その次に、下部ゲート導電層１７０上部に上部ゲート導電層１８０及びゲートハードマスク層１９０を形成する。
図５ｈに示されているように、ゲートハードマスク層１９０上部に感光膜（図示省略）を塗布した後、ゲートマスク（図示省略）で感光膜を露光及び現像して図３のゲート領域１０５を画成する感光膜パターン（図示省略）を形成する。次に、感光膜パターンを食刻マスクにゲートハードマスク層１９０、上部ゲート導電層１８０及び下部ゲート導電層１７０を食刻してゲートハードマスク層パターン１９５、上部ゲート電極１８５及び下部ゲート電極１７５の積層構造でなるゲート１９９を形成する。以後、感光膜パターンを除去した後、ゲート１９９をイオン注入マスクにイオン注入してゲート等１９９の間の半導体基板１１０にＬＤＤ領域（図示省略）を形成する。
ここで、下部ゲート導電層１７０はポリシリコン層、ＳｉＧｅ層またはこれらの積層構造で形成するのが好ましく、上部ゲート導電層１８０はチタニウム窒化膜、タングステン窒化膜、タングステンポリサイド層、チタニウムポリサイド層、チタニウム層、タングステン層またはこれらの組合せのうち選択されたいずれか一つで形成するのが好ましい。
以後の工程はゲート側壁絶縁膜の形成、Ｓ／Ｄ領域の形成、コンタクトプラグの形成、ビットラインコンタクト及びビットラインの形成、キャパシタコンタクト及びキャパシタの形成、金属配線コンタクト及び金属配線の形成のような一般的なトランジスタ製造工程を行い半導体素子を完成する。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
従来の技術に係る半導体素子のレイアウトである。 従来の技術に係る半導体素子の製造工程を示した断面図等である。 従来の技術に係る半導体素子の製造工程を示した断面図等である。 従来の技術に係る半導体素子の製造工程を示した断面図等である。 従来の技術に係る半導体素子の製造工程を示した断面図等である。 従来の技術に係る半導体素子の製造工程を示した断面図等である。 従来の技術に係る半導体素子の製造工程を示した断面図等である。 従来の技術に係る半導体素子の製造工程を示した断面図等である。 本発明の実施の形態に係る半導体素子のレイアウトである。 本発明の実施の形態に係る半導体素子の断面図等である。 本発明の実施の形態に係る半導体素子の製造方法を示した断面図等である。 本発明の実施の形態に係る半導体素子の製造方法を示した断面図等である。 本発明の実施の形態に係る半導体素子の製造方法を示した断面図等である。 本発明の実施の形態に係る半導体素子の製造方法を示した断面図等である。 本発明の実施の形態に係る半導体素子の製造方法を示した断面図等である。 本発明の実施の形態に係る半導体素子の製造方法を示した断面図等である。 本発明の実施の形態に係る半導体素子の製造方法を示した断面図等である。 本発明の実施の形態に係る半導体素子の製造方法を示した断面図等である。
符号の説明
１０１ 活性領域
１０３ リセスゲート領域
１０５ ゲート領域
１１０ 半導体基板
１１３ パッド酸化膜
１１５ パッド窒化膜
１２０ 素子分離構造
１２３ 第１酸化膜
１２５ 第１窒化膜
１２７ 第１ハードマスク層
１３５ 第１リセス
１４０ スペーサ
１４３ 第２酸化膜パターン
１４５ 第２窒化膜パターン
１５０ 第２リセス
１５３ 第３酸化膜
１５５ フィン型チャンネル領域
１６０ ゲート絶縁膜
１７０ 下部ゲート導電層
１７５ ゲート下部電極
１８０ 上部ゲート導電層
１８５ ゲート上部電極
１９０ ゲートハードマスク層
１９５ ゲートハードマスク層パターン
１９７ ゲート電極
１９９ ゲート

Claims (26)

  1. 第１の方向に延在する活性領域を含む半導体基板と、
    前記活性領域のチャンネル領域に形成され、下部における前記第１の方向の幅が上部における前記第１の方向の幅よりも大きく形成されたリセスと、
    前記活性領域を画成する素子分離構造であって、前記素子分離構造は、前記第１の方向と実質上直交する第２の方向に前記リセス下部から延在する対向して食刻された部分を含み、各対向する前記食刻された部分は前記リセス中の前記活性領域の上面よりも深い位置まで延在し、前記リセス下部は前記第２の方向における幅が前記上部の前記第２の方向における幅よりも大きく形成され、前記リセス上部の前記第２の方向における最小幅が前記リセス中の前記活性領域の最大幅よりも大きく形成された素子分離構造と、
    前記リセス中の前記活性領域の上部に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の上部に、前記リセスと前記素子分離構造の食刻された部分を埋め込んで形成されたゲート電極と、
    を含む半導体素子。
  2. 前記対向して食刻された部分は、前記リセス中の前記活性領域の前記上面よりも低い深さまで延在し、前記リセスの底部の前記活性領域が前記リセス中に上向きのフィンの形状で嵌入して（入込んで）いることを特徴とする請求項１に記載の半導体素子。
  3. 前記リセスは、
    前記第１の方向に第１の幅を有する垂直形状の上部と、
    前記第１の部分の直下に隣接し、前記第１の方向に前記第１の幅よりも大きな第２の幅を有する湾曲形状の下部と、
    を含むことを特徴とする請求項１に記載の半導体素子。
  4. 前記リセスの下部の前記第１の方向の湾曲形状は、楕円形又は円形であることを特徴とする請求項３に記載の半導体素子。
  5. 前記対向して食刻された部分は、前記リセス中の前記活性領域の上前記面よりも低い深さまで延在し、前記リセス下部の底部の前記活性領域が上向きのフィンの形状で前記リセス下部に嵌入して（入込んで）いることを特徴とする請求項１に記載の半導体素子。
  6. 前記リセスの前記第２の方向の最小幅は、前記活性領域の上部の前記ゲート絶縁膜の前記第２の方向の最大幅よりも大きいことを特徴とする請求項１に記載の半導体素子。
  7. 前記素子分離構造は、第１のライナ酸化膜、ライナ窒化膜及び埋め込み酸化膜の積層構造を含むことを特徴とする請求項１に記載の半導体素子。
  8. 前記素子分離構造は、それぞれ異なる食刻率を有する第１の酸化膜及び第２の酸化膜の積層構造を含むことを特徴とする請求項１に記載の半導体素子。
  9. 前記リセスの上部の前記第２の方向の幅は、前記リセス中の前記活性領域の最大幅よりも２Ｅだけ大きい、但し０＜Ｅ＜（１／２）Ｆ、Ｆは前記第１の方向における隣接するゲート領域の間の距離、ことを特徴とする請求項１に記載の半導体素子。
  10. 前記ゲート絶縁膜は、酸化膜、窒化膜、及びこれらの組み合わせのうちのいずれかで形成されることを特徴とする請求項１に記載の半導体素子。
  11. 前記ゲート電極は、ポリシリコン膜、窒化チタン膜、タングステン膜、及びこれらの組み合わせのうちのいずれかで形成されることを特徴とする請求項１に記載の半導体素子。
  12. （ａ）パッド絶縁膜が備えられた半導体基板に活性領域を画成する素子分離構造を形成する段階と、
    （ｂ）前記パッド絶縁膜を除去して前記半導体基板を露出する段階と、
    （ｃ）アイランド型リセスゲートマスクを食刻マスクに前記露出された半導体基板を所定厚さに食刻して第１リセス及び第２リセスを形成するものの、前記第２リセス下部にフィン型チャンネル領域を形成する段階であって、前記所定厚さの食刻は、
    （ｃ−１）全体表面上部に平坦化された第１絶縁膜と第１ハードマスク層を形成する段階と、
    （ｃ−２）アイランド型リセスゲートマスクで前記第１ハードマスク層、第１絶縁膜および所定厚さの半導体基板とこれと隣接した素子分離構造を食刻してリセスチャンネル領域を画成する前記第１リセスを形成する段階と、
    （ｃ−３）前記第１ハードマスク層を除去する段階と、
    （ｃ−４）前記第１リセスの側壁にスペーサを形成する段階と、
    （ｃ−５）前記第１リセス下部に露出された前記半導体基板を等方性食刻して第２リセスを形成する段階と、
    （ｃ−６）ゲート領域の長手方向で前記第２リセス下部に露出された素子分離構造を等方性食刻してフィン型チャンネル領域を形成する段階と、
    （ｃ−７）前記スペーサと第１絶縁膜を除去して前記半導体基板を露出する段階と、
    を含む段階と
    （ｄ）前記フィン型チャンネル領域、前記第１リセス及び前記第２リセスを含む活性領域上部にゲート絶縁膜を形成する段階と、
    （ｅ）前記フィン型チャンネル領域、第１リセス及び第２リセスを埋め込むゲート導電層を形成する段階と、
    （ｆ）前記ゲート導電層の上部にゲートハードマスク層を形成する段階と、
    （ｇ）ゲートマスクを食刻マスクに前記ゲートハードマスク層及びゲート導電層をパターニングしてゲート構造を形成する段階と、
    を含むことを特徴とする半導体素子の製造方法。
  13. 前記（ａ）段階は
    （ａ−１）素子分離用マスクを食刻マスクに前記パッド絶縁膜が備えられた半導体基板を所定厚さに食刻してトレンチを形成する段階と、
    （ａ−２）前記活性領域を画成する素子分離構造を形成するものの、前記素子分離構造は前記トレンチを埋め込む段階と、
    を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  14. 前記トレンチと前記素子分離構造の界面に熱酸化膜、ライナ窒化膜及びライナ酸化膜の積層構造を形成する段階をさらに含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
  15. 前記素子分離用酸化膜は、食刻率が相対的に差がある第１素子分離用酸化膜と第２素子分離用酸化膜の積層構造で形成することを特徴とする請求項１３に記載の半導体素子の製造方法。
  16. 前記アイランド型リセスゲートマスクは閉じられた多角形を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  17. 前記閉じられた多角形リセスゲートマスクは楕円形または矩形であることを特徴とする請求項１６に記載の半導体素子の製造方法。
  18. 前記矩形リセスゲートマスクの線幅は前記活性領域の長手方向で前記ゲートの線幅より２Ｄほど小さく、前記ゲート電極の長手方向で前記リセスゲートマスクの長さは前記活性領域の幅より２Ｅほど大きいことを特徴とする請求項１７に記載の半導体素子の製造方法（但し、０＜Ｄ＜（１／３）Ｆ、０＜Ｅ＜（１／２）Ｆ、Ｆは隣接ゲート領域の間の距離）。
  19. 前記第１絶縁膜は第１酸化膜と第２酸化膜の積層構造を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  20. 前記第１ハードマスク層は窒化膜、ポリシリコン膜、非晶質炭素膜、ＣＶＤ酸化膜、ＳｉＯＮ膜及びこれらの組合せのうち選択されたいずれか一つで形成することを特徴とする請求項１２に記載の半導体素子の製造方法。
  21. 前記第１ハードマスク層上部にリセスゲート領域を露出する感光膜パターンを形成する段階と、
    前記感光膜パターンを食刻マスクに前記第１ハードマスク層、第１絶縁膜及び所定厚さの半導体基板とこれと隣接した素子分離構造を食刻してリセスチャンネル領域を画成する第１リセスを形成する段階と、
    前記感光膜パターンを除去する段階と、
    をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  22. 前記（ｃ−２）段階は
    前記第１ハードマスク層上部にゲート領域を画成する第１感光膜パターンを形成する段階と、
    前記第１感光膜パターンを食刻マスクに前記第１ハードマスク層を所定厚さに食刻した後、前記第１感光膜パターンを除去する段階と、
    前記残った第１ハードマスク層上部にリセスゲート領域を画成する第２感光膜パターンを形成する段階と、
    前記第２感光膜パターンを食刻マスクに前記残った第１ハードマスク層、第１絶縁膜及び所定厚さの半導体基板とこれと隣接した素子分離構造を食刻してリセスチャンネル領域を画成する第１リセスを形成する段階と、
    前記第２感光膜パターンを除去する段階と、
    をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  23. 前記第１リセスの表面に第２絶縁膜を形成する段階と、
    前記第２絶縁膜を乾式食刻して第１リセスの側壁にスペーサを形成する段階と、
    をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  24. 前記第２絶縁膜は酸化膜、窒化膜またはこれらの組合せで形成されることを特徴とする請求項２３に記載の半導体素子の製造方法。
  25. 前記活性領域の長手方向で前記第２リセス下部は楕円形または円形であることを特徴とする請求項１２に記載の半導体素子の製造方法。
  26. 前記スペーサと第１絶縁膜に対する除去工程は湿式食刻法で行われることを特徴とする請求項１２に記載の半導体素子の製造方法。
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