KR101068630B1 - 새들핀 게이트를 갖는 반도체 장치 제조방법 - Google Patents

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Abstract

본 발명은 새들핀 게이트(saddle-fin gate)를 갖는 반도체 장치에서 전계집중현상에 의해 게이트전극 내부에 공핍영역이 발생하는 것을 억제할 수 있는 반도체 장치 제조방법에 관한 것으로, 이를 위한 본 발명의 반도체 장치 제조방법은, 소자분리막과 활성영역을 구비하는 기판을 선택적으로 식각하여 상기 활성영역의 상부면보다 낮은 표면을 갖는 모트영역을 갖는 새들핀패턴을 형성하는 단계; 상기 새들핀패턴의 표면을 따라 제1게이트도전막을 형성하는 단계; 상기 모트영역에 매립된 상기 제1게이트도전막에 불순물을 이온주입하여 상기 제1게이트도전막 내 도핑영역을 형성하는 단계 및 상기 제1게이트도전막 상에 나머지 상기 새들핀패턴을 매립하는 제2게이트도전막을 형성하는 단계를 포함하고 있으며, 살술한 본 발명에 따르면, 게이트전극 내부에 고농도 도핑영역을 형성함으로써, 전계집중현상에 기인한 게이트전극 내 공핍영역 발생을 억제할 수 있는 효과가 있다.
공핍영역, 경사이온주입, 전계집중

Description

새들핀 게이트를 갖는 반도체 장치 제조방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE HAVING SADDLE-FIN GATE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 새들핀 게이트(saddle-fin gate)를 갖는 반도체 장치 제조방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 채널면적은 점점 작아지고, 불순물영역의 도핑농도는 점점 증가하고 있다. 이로 인해 더 이상 기존의 플라나 게이트(Planar Gate, PG)로는 고집적화된 반도체 장치가 요구하는 동작특성을 확보하기 어렵다.
따라서, 최근 고집적화된 반도체 장치가 요구하는 특성을 확보하기 위하여 게이트 아래의 기판을 리세스(recess)하여 채널면적을 증가시키는 리세스 게이트(Recess Gate, RG) 구조를 도입 및 적용하고 있다. 리세스 게이트로는 새들핀형(saddle-fin type) 리세스 게이트를 주로 사용하고 있다.
도 1a는 종래기술에 따른 새들핀 게이트를 갖는 반도체 장치를 도시한 평면 도, 도 1b는 도 1a에 도시된 X-X'절취선 및 Y-Y'절취선을 따라 도시한 단면도, 도 1c는 도 1a 및 도 1b에 도시된 'A' 영역을 확대하여 도시한 단면도이다.
도 1a 내지 도 1c를 참조하여 종래기술에 따른 새들핀 게이트를 갖는 반도체 장치를 살펴보면, 소자분리막(12)에 의해 활성영역(13)이 정의된 기판(11), 기판(11) 상에 소자분리막(12)과 활성영역(13)을 동시에 가로지르는 게이트(18), 게이트(18) 아래 기판(11)에 형성된 새들핀패턴(14)을 포함하고 있다. 게이트(18)는 게이트절연막(15), 게이트전극(16) 및 게이트하드마스크막(17)이 적층된 적층구조물이다.
하지만, 종래기술은 게이트전극(16)으로 폴리실리콘(poly-Si)을 사용하고 채널폭방향(Y-Y')으로 새들핀패턴(14)에 의해 돌출된 활성영역(13)의 모서리가 샤프한(sharp)한 형태를 갖는다. 이로 인해, 동작시 돌출된 활성영역(13)의 모서리에 전계(Electric Field, EF)가 집중되어 활성영역(13)과 인접한 게이트전극(16) 내부에 공핍영역(D)이 발생한다. 특히, 돌출된 활성영역(13)의 측면을 덮는 게이트전극(16) 내부에 형성된 공핍영역(D)으로 인해 반도체 장치의 문턱전압 변동, 누설전류를 발생 및 전류구동능력(current drivability)이 저하되는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 새들핀 게이트를 갖는 반도체 장치에서 전계집중현상에 의해 게이트전극 내부에 공핍영역이 발생하는 것을 억제할 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 새들핀 게이트를 갖는 반도체 장치의 문턱전압 변동, 누설전류 발생 및 전류구동능력 저하를 방지할 수 있는 반도체 장치 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 소자분리막과 활성영역을 구비하는 기판을 선택적으로 식각하여 상기 활성영역의 상부면보다 낮은 표면을 갖는 모트영역을 갖는 새들핀패턴을 형성하는 단계; 상기 새들핀패턴의 표면을 따라 제1게이트도전막을 형성하는 단계; 상기 모트영역에 매립된 상기 제1게이트도전막에 불순물을 이온주입하여 상기 제1게이트도전막 내 도핑영역을 형성하는 단계 및 상기 제1게이트도전막 상에 나머지 상기 새들핀패턴을 매립하는 제2게이트도전막을 형성하는 단계를 포함한다.
상기 불순물을 이온주입하는 단계는, 경사이온주입법(tilt implant)을 사용하고 4keV ~ 5KeV 범위의 이온주입에너지, 30° ~ 40° 범위의 이온주입각 및 N형 불순물을 사용하여 실시할 수 있으며, 상기 도핑영역의 도핑농도는 5×1015 ~ 5×1018 ions/cm3 범위를 가질 수 있다.
상기 제1게이트도전막 및 상기 제2게이트도전막은 동일 물질로 형성하는 것이 바람직하며, 상기 제1게이트도전막 및 상기 제2게이트도전막은 폴리실리콘막으로 형성할 수 있다. 상기 폴리실리콘막은 N형 폴리실리콘막일 수 있다.
상기 새들핀패턴을 형성하는 단계는, 상기 활성영역의 기판을 선택적으로 식각하여 제1새들핀패턴을 형성하는 단계 및 상기 제1새들핀패턴으로 인해 노출된 상기 소자분리막을 일부 식각하여 상기 제1새들핀패턴 아래 상기 활성영역의 저부 표면 및 저부 측면을 노출시키는 제2새들핀패턴을 형성하는 단계를 포함할 수 있다. 이때, 상기 제2새들핀패턴을 형성하기 이전에, 상기 제1새들핀패턴으로 인해 노출된 상기 소자분리막의 측벽에 불순물을 경사이온주입하는 단계를 더 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 새들핀패턴으로 인해 돌출된 활성영역의 측면에 형성된 게이트전극-모트영역에 매립된 게이트전극- 내부에 고농도 도핑영역을 형성함으로써, 전계집중현상에 기인한 게이트전극 내 공핍영역 발생을 억제할 수 있다. 이를 통해 본 발명은 문턱전압 변동, 누설전류 발생 및 전류구동능력의 저하를 방지할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 새들핀 게이트를 갖는 반도체 장치에서 새들핀패턴에 의해 돌출된 활성영역의 모서리에서 발생하는 전계집중현상에 의해 게이트전극(폴리실리콘) 내부에 공핍영역이 발생하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공한다. 이를 위해, 본 발명은 돌출된 활성영역의 상부면 및 측면을 덮도록 게이트전극(폴리실리콘)을 형성하고, 전계집중현상에 의한 게이트전극 내부 공핍영역 발생을 방지할 수 있도록 게이트전극에 불순물을 고농도로 도핑하는 것을 기술적 원리로 한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 새들핀 게이트를 갖는 반도체 장치의 제조방법을 도 1a에 도시된 X-X'절취선 및 Y-Y'절취선을 따라 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 기판(31)에 소자분리를 위한 트렌치를 형성한 후, 트렌치를 절연물질로 매립하여 소자분리막(32)을 형성한다. 소자분리막(32)은 산화막으로 형성할 수 있으며, 산화막으로는 스핀온절연막(Spin On Dielectric, SOD), 고밀도플라즈마산화막(High Density Plasma, HDP) 등을 사용할 수 있다.
여기서, 기판(31)에 소자분리막(32)이 형성된 영역을 '소자분리영역'이라 부르며, 소자분리막(32)이 형성되지 않은 기판(31) 영역을 활성영역(33)이라 부른다.
다음으로, 기판(31) 상에 소자분리막(32)과 활성영역(33)을 동시에 가로지르는 라인타입(line type)의 감광막패턴(미도시)을 형성한 후, 감광막패턴을 식각장벽(etch barrier)으로 활성영역(33)의 기판(31) 식각하여 제1새들핀패턴(34A)을 형성한다.
다음으로, 제1새들핀패턴(34A)으로 인해 노출된 소자분리막(32)의 측벽에 불순물을 이온주입한다. 여기서, 불순물 이온주입공정은 경사이온주입법(tilt ion implantation)을 사용하여 실시하는 것이 바람직하다. 불순물 경사이온주입시 이온주입각은 30° ~ 40°범위를 가질 수 있다. 그리고, 불순물로는 8족 중성원소 예컨대, 아르곤(Ar)을 사용하는 것이 바람직하다.
소자분리막(32)에 불순물을 이온주입하는 이유는 후속 제2새들핀패턴 형성공정시 소자분리막(32)을 보다 손쉽게 식각하기 위한 목적과 식각되는 소자분리막(32)의 두께를 조절하기 위함이다. 참고로, 소자분리막(32)에 불순물이 이온주입된 영역과 그렇지 않은 영역은 식각용액(또는 식각가스)에 대한 식각속도가 서로 다르다. 통상적으로, 불순물이 이온주입된 영역의 식각속도가 그렇지 않은 영역의 식각속도보다 빠르다.
다음으로, 제1새들핀패턴(34A)으로 인해 노출된 소자분리막(32)을 일부 식각하여 소자분리막(32)에 채널폭방향(Y-Y'방향)으로 활성영역(33)의 측벽을 노출시키는 제2새들핀패턴(34B)을 형성한다. 즉, 소자분리막(32)에 제1새들핀패턴(34A) 아래 활성영역(33)의 저부 표면 및 저부 측면을 노출시키는 제2새들핀패턴(34B)을 형성한다.
상술한 공정과정을 통해 기판(31)에 제1새들핀패턴(34A)과 제2새들핀패턴(34B)로 이루어진 새들핀패턴(34)을 형성할 수 있다. 이하, 설명의 편의를 위하여 돌출된 활성영역(33) 양측 제2새들핀패턴(34B)의 하부영역 즉, 돌출된 활성영역(33)의 상부면보다 낮은 표면을 갖는 영역을 모트영역(M)이라 지칭한다.
도 2b에 도시된 바와 같이, 기판(31) 상에 게이트절연막(35)을 형성한다. 게이트절연막(35)은 산화막으로 형성할 수 있으며, 산화막으로는 실리콘산화막(SiO2)을 사용할 수 있다. 게이트절연막(35)으로 사용되는 실리콘산화막은 열산화법(thermal oxidation)을 사용하여 형성할 수 있다.
다음으로, 기판(31)의 표면 단차를 따라 제1게이트도전막(36)을 형성한다. 제1게이트도전막(36)은 폴리실리콘막(poly-Si)으로 형성할 수 있으며, 폴리실리콘막은 N형 폴리실리콘막일 수 있다. 이외에도, 제1게이트도전막(36)은 실리콘막 예컨대, 실리콘게르마늄막(SiGe)으로 형성할 수도 있다.
제1게이트도전막(36)은 모트영역(M)을 매립할 수 있는 두께로 형성하는 것이 바람직하다. 예컨대, 제1게이트도전막(36)은 50Å ~ 150Å 범위의 두께로 형성할 수 있다.
도 2c에 도시된 바와 같이, 모트영역(M)에 매립된 제1게이트도전막(36)에 불순물을 이온주입하여 제1게이트도전막(36) 내부에 고농도 도핑영역(100)을 형성한다. 도핑영역의 도핑농도는 5×1015 ~ 5×1018 ions/cm3 범위를 가질 수 있다.
모트영역(M)에 매립된 제1게이트도전막(36)에 불순물을 이온주입하여 고농도 도핑영역(100)을 형성하기 위해서 불순물은 경사이온주입법을 사용하여 형성하는 것이 바람직하다. 불순물 경사이온주입시 불순물로는 N형 불순물 예컨대, 인(P), 비소(As) 등을 사용할 수 있다. 이온주입에너지는 4KeV ~ 5KeV 범위를 가질 수 있고, 이온주입각은 30°~ 40°범위를 가질 수 있다.
이와 같이, 모트영역에 매립된 제1게이트도전막 내 고농도 도핑영역(100)을 형성하는 이유는 돌출된 활성영역(33)의 모서리에 전계가 집중되더라도 게이트전극 내부에 공핍영역이 발생하는 것을 억제하기 위함이다. 특히, 돌출된 활성영역(33)의 측면을 덮는 게이트전극 내부에 공핍영역이 발생하는 것을 효과적으로 억제(또는 방지)하기 위함이다.
한편, 제1게이트도전막(36) 전체에 불순물을 도핑하여 제1게이트도전막(36)이 고농도 도핑농도를 갖도록 형성할 수도 있다. 하지만, 제1게이트도전막(36) 전체를 고농도로 도핑할 경우, 불순물 도핑공정에 대한 난이도가 증가하고 불필요한 지역에서의 불순물 외확산이 발생하여 반도체 장치의 특성이 열화될 우려가 있다.
또한, 제1게이트도전막(36)이 새들핀패턴(34)을 매립하도록 형성한 후, 제1게이트도전막(36)을 고농도 도핑농도를 갖도록 형성할 수도 있다. 이 경우, 모트영역(M)에 매립된 제1게이트도전막(36)에 충분한 불순물 도핑농도를 제공하기 어렵고, 불순물 외확산이 심화되어 반도체 장치의 특성이 열화될 우려가 있다.
도 2d에 도시된 바와 같이, 제1게이트도전막(36) 상에 나머지 새들핀패턴(34)을매립하고 기판(31) 상부면을 덮는 제2게이트도전막(37)을 형성한다. 제2게이트도전막(37)은 제1게이트도전막(36)과 동일 물질로 형성할 수 있다. 따라서, 제 2게이트도전막(37)은 폴리실리콘막일 수 있으며, 폴리실리콘막은 N형 폴리실리콘막일 수 있다.
여기서, 제1게이트도전막(36)과 제2게이트도전막(37)의 불순물 도핑농도는 동일한 것이 바람직하다. 만약, 제1게이트도전막(36)과 제2게이트도전막(37)의 불순물 도핑농도가 서로 다를 경우, 이들 접촉면 공핍영역이 형성될 수 있기 때문이다.
다음으로, 제2게이트도전막(37) 상에 게이트하드마스크막(38)을 형성한다. 게이트하드마스크막은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 게이트하드마스크막(38) 상에 감광막패턴(미도시)을 형성한 후, 감광막패턴을 식각장벽으로 게이트하드마스크막(38), 제2게이트도전막(37), 제1게이트도전막(36) 및 게이트절연막(35)을 순차적으로 식각하여 게이트(39)를 형성한다. 이하, 식각된 게이트하드마스크막(38)의 도면부호를 '38A'로, 제2게이트도전막(37)을 제2게이트전극(37A)으로, 제1게이트도전막(36)를 제1게이트전극(36A)으로, 게이트절연막(35)의 도면부호를 '35A'로 각각 변경하여 표기한다.
상술한 공정과정을 통해 본 발명의 새들핀 게이트를 갖는 반도체 장치를 형성할 수 있다.
이와 같이, 본 발명은 새들핀패턴(34)으로 인해 돌출된 활성영역(33) 측면을 덮는 게이트전극-제1게이트전극(36A)-을 내부에 고농도 도핑영역(100)을 형성함으로써, 동작시 활성영역의 모서리에 전계집중에 기인하여 게이트전극 내부에 공핍영 역이 발생하는 것을 방지할 수 있다. 이를 도 3을 참조하여 보다 구체적으로 설명한다.
도 3은 종래기술에 따른 새들핀 게이트를 갖는 반도체 장치와 본 발명의 새들핀 게이트를 갖는 반도체 장치에서 게이트전극 내부에 발생된 공핍영역을 비교하여 도시한 단면도이다. 여기서 종래기술은 도 1b의 A영역을 확대하여 도시한 도면이고, 본 발명은 도 2d의 B영역을 확대하여 도시한 도면이다.
도 3에 도시된 바와 같이, 종래기술에 따른 반도체 장치의 공핍영역(D1) 면적에 비하여 본 발명의 반도체 장치의 공핍영역(D2)의 면적이 작은것을 확인할 수 있다(D1 > D2). 특히, 돌출된 활성영역(13, 33)의 측면을 덮는 게이트전극(16, 36A) 내부의 공핍영역(D1, D2)의 면적이 종래기술보다 본 발명에서 현저하게 작은 것을 확인할 수 있다.
이는 본 발명이 게이트전극 내부에 고농도 도핑지역(100)을 구비함으로써, 동작시 돌출된 활성영역(33)의 모서리에 전계가 집중되더라도 게이트전극 내부에 공핍영역 발생을 억제(또는 방지)하기 때문이다. 이를 통해 본 발명은 전계집중현상에 기인한 문턱전압변동, 누설전류발생 및 전류구동능력 저하를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범 위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 종래기술에 따른 새들핀 게이트를 갖는 반도체 장치를 도시한 평면도.
도 1b는 도 1a에 도시된 X-X'절취선 및 Y-Y'절취선을 따라 도시한 단면도.
도 1c는 도 1a 및 도 1b에 도시된 'X' 영역을 확대하여 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 새들핀 게이트를 갖는 반도체 장치의 제조방법을 도 1a에 도시된 X-X'절취선 및 Y-Y'절취선을 따라 도시한 공정단면도.
도 3은 종래기술에 따른 새들핀 게이트를 갖는 반도체 장치와 본 발명의 새들핀 게이트를 갖는 반도체 장치에서 게이트전극 내부에 발생된 공핍영역을 비교하여 도시한 단면도.
*도면 주요 부분에 대한 부호 설명*
31 : 기판 32 : 소자분리막
33 : 활성영역 34 : 새들핀패턴
35, 35A : 게이트절연막 36 : 제1게이트도전막
36A : 제1게이트전극 37 : 제2게이트도전막
37A : 제2게이트전극 38, 38A : 게이트하드마스크막
39 : 게이트 100 : 고농도 도핑영역
M : 모트영역

Claims (11)

  1. 소자분리막과 활성영역을 구비하는 기판을 선택적으로 식각하여 상기 활성영역의 상부면보다 낮은 표면을 갖는 모트영역을 갖는 새들핀패턴을 형성하는 단계;
    상기 새들핀패턴의 표면을 따라 상기 모트영역을 매립하도록 제1게이트도전막을 형성하는 단계;
    상기 제1게이트도전막에 선택적으로 불순물을 이온주입하여 상기 모트영역에 매립된 상기 제1게이트도전막에 도핑영역을 형성하는 단계; 및
    상기 제1게이트도전막 상에 나머지 상기 새들핀패턴을 매립하는 제2게이트도전막을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 불순물을 이온주입하는 단계는,
    경사이온주입법(tilt implant)을 사용하여 실시하는 반도체 장치 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 불순물을 이온주입하는 단계는,
    4keV ~ 5KeV 범위의 이온주입에너지를 사용하여 실시하는 반도체 장치 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 불순물을 이온주입하는 단계는,
    30° ~ 40° 범위의 이온주입각을 사용하여 실시하는 반도체 장치 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 불순물은 N형 불순물을 사용하여 실시하는 반도체 장치 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 도핑영역의 도핑농도는 5×1015 ~ 5×1018 ions/cm3 범위를 갖는 반도체 장치 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1게이트도전막 및 상기 제2게이트도전막은 동일 물질로 형성하는 반 도체 장치 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제1게이트도전막 및 상기 제2게이트도전막은 폴리실리콘막을 포함하는 반도체 장치 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 폴리실리콘막은 N형 폴리실리콘막을 포함하는 반도체 장치 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 새들핀패턴을 형성하는 단계는,
    상기 활성영역의 기판을 선택적으로 식각하여 제1새들핀패턴을 형성하는 단계; 및
    상기 제1새들핀패턴으로 인해 노출된 상기 소자분리막을 일부 식각하여 상기 제1새들핀패턴 아래 상기 활성영역의 저부 표면 및 저부 측면을 노출시키는 제2새들핀패턴을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 제2새들핀패턴을 형성하기 이전에,
    상기 제1새들핀패턴으로 인해 노출된 상기 소자분리막의 측벽에 불순물을 경사이온주입하는 단계를 더 포함하는 반도체 장치 제조방법.
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* Cited by examiner, † Cited by third party
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US20050145932A1 (en) 2003-02-19 2005-07-07 Park Tai-Su Vertical channel field effect transistors having insulating layers thereon and methods of fabricating the same
US20070170522A1 (en) * 2006-01-23 2007-07-26 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same
KR20070107960A (ko) * 2006-05-04 2007-11-08 삼성전자주식회사 반도체 소자 및 그 제조 방법

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