KR100495668B1 - 반도체 소자 및 그 제조 방법 - Google Patents

Abstract

여기에 개시되는 반도체 소자 및 그 제조 방법은, 에피탁시얼 기술을 적용하여 접합 영역들 하부에 절연성 막을 형성하고 또한 게이트 전극 하부면을 접합 영역들 상부면보다 낮게 형성함으로써, 접합 커패시턴스를 줄이고, 짧은 채널 효과를 저감하고, 누설 전류를 억제하는 한편 기판에 백 바이어스를 가할 수 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 트랜지스터 및 그 형성 방법에 관한 것이다.

반도체 소자가 고성능, 고속도, 경제적 관점 등에서 지속적으로 고집적화 됨에 따라 여러 문제점들이 발생하고 있다. 예컨대, 트랜지스터의 채널 길이가 점점 짧아짐에 따라 발생하는 펀치쓰루(punch-through) 등의 짧은 채널 효과(short channel effect), 접합 영역 및 기판 사이의 기생 커패시턴스(접합 커패시턴스) 증가, 누설 전류 증가 등의 문제가 발생되고 있다. 이에 따라 신뢰성 있는 고성능, 저전력의 반도체 소자를 제조할 수 없게 된다.

이와 같은 문제들을 완화시키기 위해 실리콘 기판 상에 절연막이 위치하는 에스오아이(SOI:silicon-on-insulator) 기술이 소개되고 있다. 에스오아이에스 기술은 접합 누설 전류 억제, 짧은 채널 효과 저감, 낮은 동작 전압 및 효과적인 소자 분리 등의 장점이 있다. 하지만 에스오아이 기술의 경우, 소자 동작 중에 발생된 열이 빠져나가지 못하거나 고 에너지의 열전자 (hot carrier)가 축적되는 이른바 부유 바디 효과(floating body effect)가 발생되고 또한 백 바이어스(back bias)를 인가할 수 없어 문턱전압에 변동이 생겨 신뢰성 있는 소자 동작을 확보할 수 없는 문제점이 발생되고 있다. 또한 에스오아이 기술은 두 기판을 사용하여 이를 접착하기 때문에 공정 단가가 상승하고 공정이 복잡한 문제점도 가지고 있다.

따라서, 상술한 문제점들을 해결할 수 있는 신뢰성 있는 고집적 반도체 소자를 제조하는 방법이 절실히 요구되고 있다.

이에 본 발명은 접합 커패시턴스를 줄일 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.

본 발명의 다른 목적은 짧은 채널 효과 및 누설 전류를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다.

본 발명은 또 다른 목적은 부유 바디 효과를 억제하고 백 바이어스를 인가할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다.

상기 목적들을 해결하기 위한 본 발명의 반도체 소자는 접합 영역들 아래에 즉, 접합 영역들 및 반도체 기판 사이에 접합 커패시턴스를 줄이기 위한 빈 공간 영역들을 구비하는 것을 일 특징으로 한다. 또, 게이트 전극의 하부면이 접합 영역들 상부면보다 더 아래에 위치하는 것을 다른 특징으로 한다. 또한, 에피탁시얼층의 자발 평탄화 특성에 의해 게이트 전극의 하부면이 접합 영역들 상부면과 동일한 높이에 위치할 수도 있다.

더 구체적으로, 상기 목적들을 해결하기 위한 본 발명의 반도체 소자는 반도체 기판 상에 서로 이격되어 배치되며 접합 커패시턴스를 줄이는 빈 공간 영역들을 포함한다. 상기 빈 공간 영역들 상에 접합 영역들이 배치된다. 상기 접합 영역들 사이를 게이트 전극들이 지나간다. 상기 게이트 전극들 하부 및 상기 반도체 기판 사이에 채널을 한정하는 에피탁시얼 실리콘층이 개재한다. 상기 게이트 전극들 하부는 상기 접합 영역들 상부 표면보다 더 낮게 위치한다. 또는 동일한 높이를 가지도록 위치한다.

상기 빈 공간은 소자 분리를 위한 소자 분리막 측벽과 접한다.

이와 같은 반도체 소자 구조에 따르면, 접합 영역들 하부에 유전율이 1인 공기로 채워진 빈 공간이 존재하기 때문에 접합 영역들 및 기판 사이의 접합 커패시턴스를 줄일 수 있다. 또한, 빈 공간들로 인해, 접합 영역들의 불순물 이온들이 반도체 기판으로 확산되는 것을 방지할 수 있어 누설 전류를 방지할 수 있고 또한 접합 영역의 저항이 증가하는 것을 방지할 수 있다. 게다가, 게이트 전극의 하부면이 접합 영역들 상부 표면보다 아래에 위치할 경우, 짧은 채널 효과를 저감할 수 있다.

상기 반도체 소자의 일 상태에 따르면, 빈 공간이 산화막으로 채워질 수 있다. 또 상기 산화막 내에 질화막 라이너를 더 포함할 수 도 있다.

게이트 전극들 하부면의 높이는 상기 접합 영역들 하부면과 일치할 수 있다. 또한 게이트 전극들 하부의 높이가 빈 공간 영역들 하부와 일치할 수 있다. 더 나아가서, 상기 게이트 전극들 하부의 높이가 상기 빈 공간 영역들 하부보다 더 낮을 수 있다.

접합 영역들은 채널을 한정하는 에피탁시얼 실리콘막에 연속하는 에피탁시얼 실리콘막에 불순물이 이온이 주입되어 형성된 소오스 및 드레인 영역들이며, 반도체 기판의 도전형과 반대 도전형의 불순물 이온이 주입되어 형성된 것이다. 접합 영역들 및 게이트 전극이 트랜지스터를 구성한다.

접합 영역들의 저항 특성을 향상시키기 위한 실리사이드막이 접합 영역들에 더 형성될 수 있다. 이 경우, 실리사이드막은 접합 영역들 영역에 한정되며 하부 기판으로 확산되지 않는다. 이는 상술한 바와 같이 접합 영역들 하부에 빈 공간이 위치하기 때문이다.

상기 목적들을 해결하기 위한 본 발명의 반도체 소자를 제조하는 방법은 반도체 기판 상에 희생막 패턴을 형성하고 이어서 채널 영역 및 접합 영역을 제공하기 위한 에피탁시얼막을 성장시킨 후 희생막 패턴을 제거하는 것을 특징으로 한다. 이때, 실리콘 반도체 기판을 사용할 경우, 에피탁시얼막은 단결정 실리콘을 성장시킨 실리콘 에피탁시얼막이고 희생막 패턴은 그 상부에 단결정 실리콘 성장이 가능하며 또한 단결정 실리콘에 대해서 선택적으로 제거될 수 있는 막질, 예컨대, 실리콘 게르마늄으로 형성된다. 또한, 실리콘 게르마늄 반도체 기판을 사용할 경우, 이와 반대로, 희생막으로서 에피탁시얼 실리콘막을 사용하고 채널 영역을 제공하기 위한 에피탁시얼막은 실리콘 게르마늄 에피탁시얼막으로 형성된다.

희생막 패턴은 접합 영역들이 형성되는 영역 아래에 배치되며 그 상부에 형성된 에피탁시얼막에 불순물이 주입되어 접합 영역들이 되고 그들 사이에 형성된 에피탁시얼막은 채널 영역이 된다. 접합 영역들이 형성될 영역 하부에 희생막 패턴이 제거된 빈 공간이 형성된다. 에피탁시얼막은 접합 영역 및 채널 영역으로 된다.

더 구체적으로, 상기 목적들을 해결하기 위한 반도체 소자 제조 방법은 반도체 기판 상에 이격된 에피탁시얼 희생막 패턴들을 형성한다. 상기 에피탁시얼 희생막 패턴들에 의해 노출된 반도체 기판 및 상기 에피탁시얼 희생막 패턴들 상에 채널 영역 및 접합 영역을 제공하기 위한 에피탁시얼막을 형성한다. 활성 영역을 한정하는 식각 마스크 패턴을 사용하여 상기 식각 마스크 패턴에 의해 노출된 에피탁시얼막, 에피탁시얼 희생막 패턴 및 반도체 기판의 일부 두께를 식각하여 트렌치를 형성한다. 상기 트렌치는 소자 분리 영역을 한정한다. 노출된 에피탁시얼 희생막 패턴들을 제거한다. 상기 트렌치를 절연물질로 채워 소자 분리막을 형성한다. 상기 제거된 에피탁시얼 희생막 패턴들 사이에 위치하는 에피탁시얼막 상부를 지나가는 게이트 전극들을 형성한다. 상기 게이트 전극들 사이의 에피탁시얼막에 불순물 이온을 주입하여 접합 영역들을 형성한다.

상기 방법에서 상기 에피탁시얼막은 에피탁시얼 성장 공정을 통해서 그것이 형성되는 하부 구조, 즉, 상기 반도체 기판 및 그 상부에 형성된 상기 에피탁시얼 희생막 패턴들에 의해 형성되는 구조를 따라 콘포말하게 형성될 수 있다.

또는 상기 에피탁시얼 희생막 패턴들 사이의 공간을 완전히 채우면서 그 상부가 실질적으로 평탄하도록 상기 에피탁시얼막이 형성될 수도 있다. 상부가 평탄한 에피탁시얼막은, 먼저 콘포말한 에피탁시얼막을 성장시킨 후 상부가 평탄하도록 열처리 공정을 진행하여 형성될 수 있다. 예컨대, 수소 또는 아르곤 가스 분위기에서 열처리를 진행하거나, 레이저 열처리를 사용할 수 있다. 또한 상부가 평탄한 에피탁시얼막은, 에피탁시얼 성장 공정을 진행함으로써 형성될 수도 있다.

상기 방법에서, 상기 소자 분리막을 형성하기 전에, 열산화 공정을 진행하는 단계를 더 포함할 수 있다. 이 경우, 상기 열산화 공정에서 상기 에피탁시얼 희생막 패턴들이 제거된 영역 및 상기 트렌치 내벽에 열산화막이 형성된다. 또한, 상기 열산화 공정을 진행한 후 상기 소자 분리막을 형성하기 전에 상기 열산화막 상에 질화막 라이너를 형성하는 단계를 더 포함할 수 있다. 상기 열산화 공정은 상기 트렌치를 형성하기 위한 식각 공정에서 발생할 수 있는 반도체 기판의 식각 손상을 치유하기 위함이다. 또, 상기 질화막 라이너는 상기 트렌치 내부의 산화를 방지하기 위함이다.

상기 방법에서, 상기 반도체 기판이 실리콘 반도체 기판일 경우, 상기 에피탁시얼 희생막 패턴들은 결정질 실리콘이 성장할 수 있고 또한 결정질 실리콘에 대하여 선택적으로 제거될 수 있는 어떤 말질로도 형성될 수 있다. 바람직하게는, 실리콘 게르마늄(Si-Ge)으로 형성된다. 채널이 형성될 영역으로 되는 상기 에피탁시얼 실리콘막이 상기 실리콘 게르마늄 상에 단결정으로 성장할 수 있기 때문이다.

상기 방법에서, 상기 반도체 기판이 실리콘 게르마늄 반도체 기판일 경우, 상기 에피탁시얼 희생막 패턴은 에피탁시얼 실리콘으로 형성되고, 상기 에피탁시얼막은 실리콘 게르마늄 에피탁시얼막으로 형성된다.

상기 에피탁시얼 희생막 패턴을 형성하는 일 방법은 상기 반도체 기판 전면에 에피탁시얼 희생막을 형성하는 단계와, 상기 에피탁시얼 희생막 상에 감광성막 패턴을 형성하는 단계와, 상기 감광성막 패턴에 의해 노출된 에피탁시얼 희생막을 식각하는 단계와, 상기 감광성막 패턴을 제거하는 단계를 포함하여 이루어진다. 이 경우, 상기 노출된 에피탁시얼 희생막을 식각하는 단계에서 상기 에피탁시얼 희생막 하부의 반도체 기판 일부도 식각할 수 있다. 이에 따라, 게이트 전극 하부면이 접합 영역들 하부면보다 더 낮게 위치할 것이다. 또, 상기 에피탁시얼 희생막을 형성한 후 상기 감광성막 패턴을 형성하기 전에 에피탁시얼 희생막을 보호하기 위한 에피탁시얼 보호막을 더 형성할 수 있다. 상기 에피탁시얼 보호막은 또한 상기 에피탁시얼막과 더불어 접합 영역을 구성한다.

상기 에피탁시얼 희생막 패턴들을 형성하는 다른 방법은, 상기 반도체 기판 상에 이격된 더미 게이트 패턴들을 형성하는 단계와, 상기 더미 게이트 패턴들에 의해 노출된 반도체 기판 표면 상에 상기 에피탁시얼 희생막 패턴들을 선택적으로 형성하는 단계와, 상기 더미 게이트 패턴들을 제거하는 단계를 포함하여 이루어진다. 이 경우, 상기 더미 게이트 패턴들은 산화막 또는 질화막으로 형성될 수 있다. 에피탁시얼막이 더미 게이트 패턴들 상에는 형성되지 않는다.

상기 반도체 소자 제조 방법은 소자 저항 특성 향상을 위해서 상기 접합 영역들에 실리사이드막을 형성하는 단계를 더 포함할 수 있다.

상기 트렌치를 형성하는 방법은 상기 식각 마스크 패턴을 상기 에피탁시얼막 상에 형성하는 단계와, 상기 식각 마스크 패턴에 의해 노출된 에피탁시얼막, 에피탁시얼 희생막 패턴 및 반도체 기판의 일부 두께를 식각하여 상기 트렌치를 형성하는 단계를 포함하여 이루어진다. 이때, 상기 소자 분리막을 형성하는 단계는 상기 트렌치를 채우도록 상기 식각 마스크 패턴 상에 상기 절연물질을 형성하는 단계와, 상기 식각 마스크 패턴을 식각 저지층으로 하여 상기 절연물질을 평탄화 식각하는 단계와, 상기 식각 마스크 패턴을 제거하는 단계를 포함하여 이루어진다.

상술한 반도체 소자 제조 방법에 따르면, 에피탁시얼막을 적절한 두께를 갖도록 형성함으로써, 접합 영역의 깊이를 용이하게 조절할 수 있다. 따라서 소자 특정에 적합하도록 접합 영역을 형성할 수 있다. 또한, 에피탁시얼 희생막 패턴을 형성할 때, 반도체 기판 일부도 식각함으로써, 접합 영역들 상부면보다 더 낮도록 게이트 전극 하부면을 형성할 수 있어 짧은 채널 효과를 저감할 수 있다. 또한, 식각하는 반도체 기판의 두께를 적절히 조절함으로써, 소자 특성에 적합하도록 용이하게 채널 길이를 조절할 수 있다.

상기 목적들을 해결하기 위한 반도체 소자 제조 방법은 반도체 기판 상에 에피탁시얼 희생막을 형성하는 단계와, 상기 에피탁시얼 희생막을 패터닝하여 이격된 에피탁시얼 희생막 패턴들을 형성하는 단계와, 상기 에피탁시얼 희생막 패턴들에 의해 노출된 반도체 기판 및 상기 에피탁시얼 희생막 패턴들 상에 채널 및 접합 영역을 제공하는 에피탁시얼막을 형성하는 단계와, 활성 영역을 한정하는 식각 마스크 패턴을 사용하여 상기 식각 마스크 패턴에 의해 노출된 에피탁시얼막, 에피탁시얼 희생막 패턴 및 반도체 기판의 일부 두께를 식각하여 소자 분리 영역을 한정하는 트렌치를 형성하는 단계와, 노출된 에피탁시얼 희생막 패턴들을 제거하는 단계와, 상기 트렌치를 절연물질로 채워 소자 분리막을 형성하는 단계와, 상기 제거된 에피탁시얼 희생막 패턴들 사이에 위치하는 에피탁시얼막 상에 게이트 전극들을 형성하는 단계와, 상기 게이트 전극들 사이의 에피탁시얼막에 불순물 이온을 주입하여 접합 영역들을 형성하는 단계를 포함한다.

상기 목적들을 해결하기 위한 반도체 소자 제조 방법은, 제1 영역 및 제2 영역을 구비하는 반도체 기판에 상기 제2 영역에만 선택적으로 에피탁시얼 희생막을 형성하는 단계와, 감광성막 패턴을 형성하는 단계와, 상기 감광성막 패턴에 의해 노출된 상기 제2 영역상의 에피탁시얼 희생막을 식각하여 에피탁시얼 희생막 패턴을 형성하는 단계와, 상기 감광성막 패턴을 제거한 후 노출된 반도체 기판 및 에피탁시얼 희생막 패턴 상에 에피탁시얼막을 형성하는 단계와, 활성 영역을 한정하는 식각 마스크 패턴을 형성한 후 상기 식각 마스크 패턴에 의해 노출된 에피탁시얼막, 에피탁시얼 희생막 패턴, 및 반도체 기판의 일부 두께를 식각하여 소자 분리 영역을 한정하는 트렌치를 상기 제1 영역 및 제2 영역에 형성하는 단계와, 노출된 에피탁시얼 희생막 패턴들을 제거하는 단계와, 상기 트렌치를 절연물질로 채워 소자 분리막을 형성하는 단계와, 상기 제2 영역에서 제거된 에피탁시얼 희생막 패턴들 사이에 위치하는 에피탁시얼막 상에 게이트 전극들을 형성하고 상기 제1 영역에서 상기 에피탁시얼막 상에 게이트 전극들을 형성하는 단계와, 상기 게이트 전극들 사이의 에피탁시얼막에 불순물 이온을 주입하여 접합 영역들을 형성하는 단계를 포함한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 여기서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.

도 1은 본 발명의 일 실시예에 따른 트랜지스터가 형성된 반도체 기판을 개략적으로 도시한 평면도이다. 도 1을 참조하여, 막대기 형상의 활성 영역들(105)이 소자 분리막(121)에 의해 인접한 것들과 절연되어 소정 모양으로 이차원적으로 배치되어 있다. 상기 활성 영역들(105) 및 소자 분리막(121)을 가로질러 다수의 게이트 라인들(123)이 달린다. 도면에서는 단지 세 개의 활성 영역들 및 두 개의 게이트 라인들만을 도시하였다. 또, 비록 도면에는 막대기 형상으로 활성 영역의 패턴이 도시되었지만 이는 일 예에 불과하며, 다른 다양한 모양의 활성 영역 및 그 배열이 가능하다. 마찬가지로 게이트 라인들의 배치 역시 일 예에 불과하며, 소자 특성에 맞게 다른 배열이 가능함은 당업자에 있어서 자명할 것이다.

도 1에서 1A-1A 방향은 게이트 라인에 대해서 수직한 방향으로서 활성 영역을 가로지르는 방향이고, 1B-1B 방향은 게이트 라인에 평행한 방향으로서 게이트 라인 사이를 지나는 방향이고, 1C-1C 방향 역시 게이트 라인과 평행한 방향이나 게이트 라인 내부를 지나는 방향이다.

도 2a 내지 도2c는 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 도시한 단면도들로서 각각 도 1의 1A-1A, 1B-1B, 1C-1C를 따라 절취했을 때의 반도체 소자의 단면을 개략적으로 도시한다.

도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 소자를 개략적으로 도시한 단면도들로서 각각 도 1의 1A-1A, 1B-1B, 1C-1C를 따라 절취했을 때의 반도체 소자의 단면을 개략적으로 도시한다.

도 4a 내지 도 4c는 본 발명의 또 다른 실시예에 따른 반도체 소자를 개략적으로 도시한 단면도들로서 각각 도 1의 1A-1A, 1B-1B, 1C-1C를 따라 절취했을 때의 반도체 소자의 단면을 개략적으로 도시한다.

먼저 도 2a 내지 도 2c를 참조하여 본 발명의 일 실시예에 따른 반도체 소자에 대해서 설명을 한다.

도 2a 내지 도2c를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판(101) 상에 이격되어 배치된 빈 공간들(111V)을 포함한다. 상기 빈 공간들(111V)이 자리잡은 위치는 접합 영역들의 아래쪽이다. 즉, 상기 빈 공간들(111V) 바로 위에 접합 영역들(127), 즉 소오스 및 드레인 영역들이 위치한다(도 2a 및 도2b). 결국 접합 영역들(127) 및 반도체 기판(101) 사이에 빈 공간(111V)이 위치한다. 따라서, 접합 영역들(127) 및 반도체 기판(101) 사이의 접합 커패시턴스가 감소한다. 한편 인접한 빈 공간들(111V) 사이에 채널 영역(115C)이 위치한다(도 2a). 상기 채널 영역(115C)의 하부면은 상기 빈 공간들(111V)의 하부면과 일치하며 상기 접합 영역들(127)의 하부면보다는 더 낮다. 상기 접합 영역들(127) 및 상기 채널 영역(115C)은 에피탁시얼막에 불순물이 주입되어 형성된다.

상기 반도체 기판(101)은 실리콘 반도체 기판 또는 실리콘 게르마늄 반도체 기판일 수 있다. 실리콘 기판일 경우, 상기 접합 영역들(127) 및 상기 채널 영역(115C)은 에피탁시얼 실리콘막에 불순물이 주입되어 형성된다. 한편, 실리콘 게르마늄 기판일 경우, 상기 접합 영역들(127) 및 상기 채널 영역(115C)은 에피탁시얼 실리콘 게르마늄막에 불순물이 주입되어 형성된다.

상기 빈 공간(111V)에 산화막이 더 개재할 수 있으며, 또한 상기 산화막 내에 질화막 라이너가 더 개재할 수 있다.

상기 빈 공간(111V)은 소자 분리막(121)에 접한다.

상기 채널 영역(115C) 위에 게이트 스택(또는 게이트 라인)(123)이 위치한다. 상기 게이트 스택(123)은 상기 채널 영역(115C) 상에 위치한 게이트 전극(123a) 및 이를 보호하는 스페이서 및 캐핑 보호막(123b)으로 구성된다. 여기서, 상기 게이트 전극(123a)의 하부면이 상기 접합 영역들(127)의 하부면에 일치한다. 즉, 상기 게이트 전극(123a)의 하부면이 상기 접합 영역들(127)의 상부면보다 더 낮게 위치한다. 이에 따라 짧은 채널 효과를 저감할 수 있다.

비록 도면에는 나타나지 않았지만, 상기 게이트 전극(123a) 및 상기 채널 영역(115C) 사이의 전기적 절연을 위한 게이트 절연막이 그들 사이에 위치함은 당업자에 있어서 자명한 사실이다.

상기 접합 영역들(127), 게이트 전극(123a) 및 채널 영역(115C)이 트랜지스터를 구성한다. 인접한 소자와의 전기적 절연을 상기 소자 분리막(121)이 상기 빈 공간(111V)과 접하면서 반도체 기판(101)에 배치되어 있다.

게이트 전극(123a)은 통상적으로 폴리 실리콘이 사용될 수 있으며, 저저항 소자를 위해서 텅스텐 같은 금속막 또는 실리사이드막을 더 포함할 수 있다. 마찬가지로 저항 특성을 향상시키기 위해서 접합 영역들(127)에 실리사이드막이 더 형성될 수 있다.

더 나아가서, 짧은 채널 효과를 더욱더 저감하기 위해, 상기 접합 영역들(127)은 엘디디 영역(저농도 드레인 영역)을 포함할 수 도 있다.

다음 도 3a 내지 도3c를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자를 설명한다. 게이트 전극(123a)의 하부면이 빈 공간(111V)의 하부면에 일치하는 것을 제외하고는 앞서 도 2a 내지 도2c를 참조하여 설명한 일 실시예에 따른 반도체 소자와 동일하다. 개략적으로 설명을 하면, 도 3a 내지 도 3c를 참조하여, 반도체 기판(101) 상에 이격된 빈 공간들(111V)이 위치하고 상기 빈 공간들(111V) 상부에 접합 영역들(127)이 위치한다. 인접한 접합 영역들(127) 사이에 이들로부터 연장하는 채널 영역(115C)이 위치한다. 상기 접합 영역들(127) 사이의 채널 영역(115C) 상에 게이트 전극(123a)이 위치한다. 상기 게이트 전극(123a)의 하부가 아래로 연장하여 상기 빈 공간(111V)의 하부면까지 다다른다. 따라서, 상기 게이트 전극(123a) 연장부를 따라 형성되는 에피탁시얼막으로부터 형성된 채널 영역(115C)의 최하부는 상기 빈 공간(111V)의 하부면보다 더 낮게 위치한다. 따라서, 유효 채널 길이가 더 증가하게 되어 짧은 채널 효과를 더욱 저감할 수 있다.

다음 도 4a 내지 도 4c를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명한다. 본 실시예의 경우, 게이트 전극(123a)의 하부면이 빈 공간(111V)의 하부면보다 더 아래에 위치하는 것을 제외하고는 앞서 도 3a 내지 도3c를 참조하여 설명한 다른 실시예에 따른 반도체 소자와 동일하다. 개략적으로 설명을 하면, 도 4a 내지 도 4c를 참조하여, 반도체 기판(101) 상에 이격된 빈 공간들(111V)이 위치하고 상기 빈 공간들(111V) 상부에 접합 영역들(127)이 위치한다. 인접한 접합 영역들(127) 사이에 이들로부터 연장하는 채널 영역(115C)이 위치한다. 상기 접합 영역들(127) 사이의 채널 영역(115C) 상에 게이트 전극(123a)이 위치한다. 상기 게이트 라인(123a)의 하부가 상기 빈 공간(111V)의 하부면보다 더 낮도록 아래로 연장한다. 따라서, 상기 게이트 전극(123a) 연장부를 따라 형성되는 에피탁시얼막으로부터 형성된 채널 영역(115)의 최하부는 상기 빈 공간(111V)의 하부면보다 더 낮게 위치한다. 따라서, 유효 채널 길이가 더욱 증가하게 되어 짧은 채널 효과를 더욱더 저감할 수 있다.

이하에서는 앞서 설명한 반도체 소자들을 제조하는 방법들에 대해서 설명을 한다.

먼저 도 2a 내지 도 2c에 도시된 반도체 소자를 제조하는 방법에 대하여 설명을 한다. 도 5a 내지 도 14a는 도 1의 1A-1A를 따라 절취한 반도체 기판의 단면도들이고, 도 5b 내지 도 14b는 도 1의 1B-1B를 따라 절취한 반도체 기판의 단면도들이고, 도 5c 내지 도 14c는 도 1의 1C-1C를 따라 절취한 반도체 기판의 단면도들로서 공정 순서에 따라 주요 공정 단계에서의 반도체 기판을 도시하고 있다.

먼저 도 5a 내지 도 5c를 참조하여, 실리콘 반도체 기판(101) 상에 에피탁시얼 희생막(111)을 형성한다. 상기 에피탁시얼 희생막(111)은 단결정 실리콘 성장이 가능한 에피탁시얼 실리콘 게르마늄(Si-Ge)인 것이 바람직하다. 즉, 상기 반도체 기판(101) 상에 실리콘 게르마늄을 에피탁시얼 기술을 사용하여 성장시킨다.

다음, 상기 에피탁시얼 희생막(111) 상에 감광성 패턴(113)을 형성한다. 상기 감광성 패턴(113)은 예컨대, 포토레지스트를 스핀 코딩한 후 노광 및 현상 공정을 진행하여 형성한다. 상기 감광성 패턴(113)이 형성된 영역은 접합 영역이 형성되는 영역이다. 따라서, 게이트 전극 내부를 따라 절취한 단면도인 도 5c에는 감광성 패턴이 형성되어 있지 않음을 알 수 있다.

다음 도 6a 내지 도 6c를 참조하여, 상기 감광성 패턴(113)에 의해 노출된 에피탁시얼 희생막(111)을 식각하여 이격된 에피탁시얼 희생막 패턴들(111a)을 형성한다. 이때, 본 실시예의 경우, 상기 반도체 기판(101)이 노출될 때까지 식각이 진행된다. 후술하겠지만 본 단계에서 상기 반도체 기판(101)이 일부 식각될 수 도 있다.

또한, 상기 에피탁시얼 희생막 패턴들(111a)을 보호하기 위해, 상기 감광성 패턴(113)을 형성하기 전에 상기 에피탁시얼 희생막(111) 상에 에피탁시얼 희생막 보호막(116)을 더 형성할 수 도 있다(도 24 참조). 이와 같은 에피탁시얼 희생막 보호막(116)은 또한 후속 공정으로 형성될 에피탁시얼막(도 7a)과 더불어 접합 영역을 형성한다.

다음 도 7a 내지 도 7c를 참조하여, 상기 노출된 반도체 기판(101) 및 상기 에피탁시얼 희생막 패턴들(111a) 상에 에피탁시얼막(115)을 형성한다. 상기 에피탁시얼막(115)은 에피탁시얼 성장 기술을 이용한 실리콘 에피탁시얼막이다. 이때 형성되는 에피탁시얼 실리콘막(115)은 단결정 상태로서 채널 영역(115C) 및 접합 영역(115J)이 형성될 자리를 제공한다. 상기 에피탁시얼 실리콘막(115)의 두께는 형성하고자 하는 접합 영역의 깊이를 고려하여 형성한다. 즉, 상기 에피탁시얼 실리콘막(115)의 두께가 접합 영역의 깊이를 결정한다. 따라서, 상기 에피탁시얼 실리콘막(115)의 두께를 조절함으로써, 제조하고자 하는 소자 특성에 맞는 접합 영역의 깊이를 용이하게 형성할 수 있다.

여기서, 도면에서는 상기 에피탁시얼막(115)이 하부 구조, 즉 에피탁시얼 희생막 패턴들(111a) 및 이들 사이에 노출된 반도체 기판(101)에 의한 구조를 따라 콘포말하게 형성되었으나, 그 상부가 실질적으로 평탄하게 형성될 수 도 있다.

다음 도 8a 내지 도 8c를 참조하여, 상기 에피탁시얼 실리콘막(115) 상에 활성 영역을 한정하는 식각 마스크 패턴(117)을 형성한다. 즉, 상기 식각 마스크 패턴(117)에 의해 덮여진 영역이 활성 영역이 된다.

상기 식각 마스크 패턴(117)은 패드 산화막 및 마스크 질화막의 이중막으로 형성할 수 있다. 패드 산화막은 열산화 공정을 진행하여 형성할 수 있고, 마스크 질화막은 저압 화학기상증착법을 사용하여 형성할 수 있다.

다음 도 9a 내지 도 9c를 참조하여, 상기 식각 마스크 패턴(117)에 의해 노출된 하부막들 및 반도체 기판을 식각하여 소자 분리 영역으로 되는 트렌치(119)를 형성한다. 이에 따라, 상기 에피탁시얼 희생막 패턴(111a) 및 에피탁시얼 실리콘막의 식각 단면이 상기 트렌치(119)에 의해 노출될 것이다.

다음 도 10a 내지 도 10c를 참조하여, 상기 노출된 에피탁시얼 희생막 패턴(111a)을 선택적으로 제거한다. 이에 따라 상기 에피탁시얼 희생막 패턴(111a)이 제거된 곳에 빈 공간(111V)이 형성된다. 상기 빈 공간(111V)은 소자 분리 영역될 상기 트렌치(119)와 연결될 것이다.

다음 도 11a 내지 도 11c를 참조하여, 상기 트렌치(119)에 절연 물질을 채워 소자 분리막(121)을 형성한다. 구체적으로, 상기 트렌치(119)를 채우도록 상기 식각 마스크 패턴(117) 상에 절연물질을 형성한 후, 상기 식각 마스크 패턴(117)이 노출될 때까지 평탄화 식각 공정을 진행한다.

다음 도 12a 내지 도 12c를 참조하여, 통상적인 방법으로 상기 식각 마스크 패턴(117)을 제거하여 상기 에피탁시얼 실리콘막(115)을 노출시킨 후, 세정 공정을 진행하여 소자 분리 공정을 완성한다.

다음 도 13a 내지 도 13c를 참조하여, 상기 에피탁시얼 실리콘막(115) 상에 상기 빈 공간들(111V) 사이를 지나도록 게이트 스택(123)을 형성한다. 즉, 상기 게이트 스택들(123) 사이에 상기 빈 공간들(111V)이 위치한다. 상기 게이트 스택(123) 아래에 위치하는 에피탁시얼 실리콘막(115C)은 채널이 형성되는 영역이고, 그 양측의 에피탁시얼 실리콘막(115J)은 접합 영역이 형성되는 영역이다.

상기 게이트 스택(123)은 상기 에피탁시얼 실리콘막(115) 상에 형성된 게이트 절연막(미도시), 상기 게이트 절연막 상에 형성된 게이트 전극(123a) 및 상기 게이트 전극(123a)을 보호하는 보호막(123b)으로 구성된다. 상기 보호막(123b)은 상기 게이트 전극(123a) 양측벽에 형성된 측벽 스페이서 및 그 상부에 형성된 캐핑막을 포함한다. 구체적으로 상기 에피탁시얼 실리콘막(115) 상에 게이트 절연막, 게이트 전극막 및 캐핑막을 차례로 형성한 후 이들 막들을 패터닝하여 상기 빈 공간들(111V) 사이를 지나는 게이트 패턴을 형성한다. 이어서 스페이서용 절연막을 증착한 후 이를 에치백하여 측벽 스페이서를 형성한다.

공정에 따라서, 상기 게이트 패턴을 형성한 후 상기 측벽 스페이서를 형성하기 전에 엘디디 형성을 위한 저농도 이온 주입 공정을 진행할 수 있다.

다음 도 14a 내지 도 14c를 참조하여, 상기 게이트 스택(123)을 이온 주입 마스크로 사용하여 접합 영역 형성을 위한 이온 주입 공정(125)을 진행한다. 이에 따라, 상기 게이트 스택(123) 양측의 에피탁시얼 실리콘막(115J)에, 즉 상기 빈 공간들(111V) 상부의 에피탁시얼 실리콘막에 접합 영역들(127)이 형성된다.

결국, 상기 접합 영역들(127)의 깊이는 상기 에피탁시얼 실리콘막의 두께에 의해 결정된다. 따라서 소자 특성에 적합한 깊이를 갖는 접합 영역들을 용이하게 형성할 수 있다.

후속 공정으로 도면에는 도시하지 않았지만, 실리사이드 공정을 더 진행할 수 있다. 즉, 상기 접합 영역들(127)에 실리사이드막을 더 형성할 수 있다. 이 경우, 실리사이드 공정에 따른 기판 소모 문제는 발생하지 않는다. 왜냐하면, 상기 빈 공간(111V)이 상기 접합 영역들(127) 하부에 위치하고 있기 때문이다.

상술한 방법에서 상기 반도체 기판(101)이 실리콘 게르마늄 반도체 기판일 경우, 상기 에피탁시얼 희생막(111)은 에피탁시얼 성장 기술을 사용하여 형성되는 에피탁시얼 실리콘막이고 상기 에피탁시얼막(115)은 에피탁시얼 성장 기술을 사용하여 형성되는 에피탁시얼 실리콘 게르마늄막이다.

상술한 실시예에서 에피탁시얼 희생막 패턴(111a)이 도 6a 내지 도6c에 도시된 바와 같이 먼저 에피탁시얼 희생막을 형성한 후 이를 사진 식각 공정을 통해서 패터닝을 하여 형성되었다.

다른 방법으로 더미 게이트를 이용하여 형성할 수 도 있으며 이에 관하여 도 15a, 15b, 15c 내지 도 17a, 17b, 17c를 참조하여 설명을 한다. 도 15a 내지 도 17a는 도 1의 1A-1A 를 따라 절취한 단면이고, 도 15b 내지 도 17b는 도 1의 1B-1B를 따라 절취한 단면이고, 도 15c 내지 도 17c는 도 1의 1C-1C를 따라 절취한 단면이다.

먼저 도 15a 내지 도 15c를 참조하여, 반도체 기판(101) 상에 이격된 더미 게이트 패턴(131)을 형성한다. 상기 더미 게이트 패턴(131)은 산화막 또는 질화막으로 형성된다. 즉, 상기 반도체 기판(101) 상에 산화막 또는 질화막을 형성한 후 이를 패터닝하여 형성한다. 상기 더미 게이트 패턴(131)이 형성된 자리는 후속 공정에서 게이트 스택이 형성되는 곳이다.

다음 도 16a 내지 도 16c를 참조하여, 상기 더미 게이트 패턴(131)에 의해 노출된 실리콘 반도체 기판 상에 에피탁시얼 희생막으로서 실리콘 게르마늄막을 선택적으로 형성하여 상기 더미 게이트 패턴(131)에 의해 이격된 에피탁시얼 희생막 패턴(111a)을 형성한다. 이어서, 상기 더미 게이트 패턴(131)을 제거한다. 그 결과, 도 6a 내지 도 6c에 도시된 에피탁시얼 희생막 패턴과 동일한 배열을 갖는 에피탁시얼 희생막 패턴이 형성된다.

여기서, 상기 에피탁시얼 희생막 패턴(111a) 상에 에피탁시얼 희생막 패턴을 보하고 또한 접합 영역의 두께를 증가시키기 위해 상기 더미 게이트 패턴(131)을 제거하기 전에, 에피탁시얼 희생막 보호막을 더 형성할 수도 있다(도 24 참조).

다음 도 17a 내지 도 17c를 참조하여 상기 더미 게이트 패턴(131)의 제거로 인해 노출된 반도체 기판 및 상기 에피탁시얼 희생막 패턴(111a) 상에 에피탁시얼막(115)으로서 실리콘막을 형성한다. 여기서 상기 에피탁시얼막(115)는 그 상부가 평탄하지만, 도 7a 처럼 콘포말하게 형성될 수 있다. 이후의 공정은 앞서 설명한 것과 동일하기 때문에 반복적인 설명을 생략한다.

다음은 도 18a, 18b, 18c 내지 도 19a, 19b, 19c를 참조하여 도 3a 내지 도 3c에 도시된 반도체 소자 제조 방법을 설명한다. 설명의 중복을 피하기 위해 앞서 설명한 방법과 동일한 공정들에 대한 설명을 생략한다.

본 실시예에서도 상기 반도체 기판(101)이 실리콘 게르마늄 반도체 기판일 경우, 상기 에피탁시얼 희생막(111)은 에피탁시얼 성장 기술을 사용하여 형성되는 에피탁시얼 실리콘막이다.

도 18a 및 도 19a는 도 1의 1A-1A를 따라 절취한 단면이고, 도 18b 및 도 19b는 도 1의 1B-1B를 따라 절취한 단면이고, 도 18c 및 도 19c는 도 1의 1C-1C를 따라 절취한 단면이다.

도 5a 내지 도 5c를 참조하여 설명한 것과 동일하게, 반도체 기판(101) 상에 에피탁시얼 희생막 및 감광성 패턴(113)을 형성한 후, 도 18a 내지 도 18c에 도시된 바와 같이, 노출된 에피탁시얼 희생막을 식각하여 에피탁시얼 희생막 패턴(111a)을 형성하는 동시에 반도체 기판 일부도 식각을 하여 반도체 기판을 함몰시킨다(114a 참조).

이어서, 상기 감광성 패턴(113)을 제거한 후, 식각된 반도체 기판 표면(114a) 및 에피탁시얼 희생막 패턴(111a) 상에 에피탁시얼막(115)을 도 19a 내지 도 19c에 도시된 바와 같이 형성한다.

이후의 공정은 앞서 설명한 방법과 동일하기 때문에 생략한다.

본 실시예에 따르면, 에피탁시얼 희생막 패턴(111a)을 형성할 때, 반도체 기판 일부도 식각되기 때문에, 게이트 전극 하부면이 접합 영역 하부면보다 낮게 위치하고 대략 에피탁시얼 희생막 패턴(111a) 하부면에 일치하도록 형성될 것이다(도 4a 참조).

본 실시예에서, 앞서 설명한 것 처럼, 상기 에피탁시얼막(115)은 그 상부가 평탄하도록 형성된다(도 17a 참조). 이때, 상부가 평탄한 에피탁시얼막(115)은 에피탁시얼 성장 기술을 사용하여 형성할 수 있다. 이는 에피탁시얼막 성장할 때 면을 이루며 성장하는 성질을 이용한 것이다. 또는 도 7a에 도시된 바와 같이 먼저 콘포말한 에피탁시얼막을 형성한 후 이를 열처리하여 상부가 평탄한 에피탁시얼막을 형성할 수 있다. 이때 열처리는 수소 또는 아르곤 가스 분위기에서의 열처리 또는 레이저 열처리를 이용할 수 있다.

다음 도 20 및 도 21을 참조하여 도 4a 내지 도 4c에 도시된 반도체 소자를 제조하는 방법을 설명한다. 도 20 및 도 21은 도 1의 1A-1A를 따라 절취한 반도체 기판의 단면을 도시한다. 도 18a, 18b, 18c 내지 도 19a, 19b, 19c를 참조하여 설명한 방법과 동일하게 에피탁시얼 희생막 패턴을 형성할 때 반도체 기판이 일부 식각되지만, 본 실시예의 경우, 상대적으로 더 많이 식각되는 점에서 차이가 있다.

즉, 도 20을 참조하여, 반도체 기판(101) 상에 에피탁시얼 희생막 및 감광성 패턴(113)을 형성한 후, 노출된 에피탁시얼 희생막을 식각하여 에피탁시얼 희생막 패턴(111a)을 형성하는 동시에 반도체 기판 일부도 식각을 하여 반도체 기판을 함몰시킨다(114b 참조).

다음 도 21을 참조하여, 반도체 기판 전면에 에피탁시얼 실리콘막(115)을 형성한다. 이 경우, 게이트 전극의 하부면이 에피탁시얼 희생막 패턴의 하부면보다 더 낮게 위치할 것이다(도 5a 참조).

본 실시예에서도 상기 에피탁시얼막(115)은 그 상부가 평탄하도록 형성될 수 있다(도 23 참조).

또한, 앞서 설명한 모든 방법들에서, 빈 공간을 산화막으로 채울 수도 있다. 더 나아가서 상기 산화막 내에 질화막 라이너를 더 형성할 수도 있다. 이에 관하여는 도 22a, 22b, 22c를 참조하여 설명을 한다. 도 22a는 도 1의 1A-1A를 따라 절취한 단면이고, 도 22b는 도 1의 1B-1B를 따라 절취한 단면이고, 도 22c는 도 1의 1C-1C를 따라 절취한 단면이다.

도 22a 내지 도 22c를 참조하여, 도 10a 내지 도 10c에 도시된 바와 같이 트렌치(119)를 형성한 후, 식각 손상을 치유하기 위한 열처리 공정을 진행한다. 이에 따라, 상기 트렌치(119) 및 빈 공간(111V) 내벽에 열산화막(120a)이 형성된다. 이어서, 트렌치 내벽의 산화를 방지하기 위해 질화막 라이너(120b)를 형성한다. 이때, 상기 질화막 라이너(120b)가 상기 빈 공간(111V)의 열산화막(120a) 내에도 형성될 수 있다.

이어서 상기 트렌치(119) 를 채우는 소자 분리막(121)을 앞서 설명한 방법과 동일한 방법을 사용하여 형성한다. 이후의 공정은 동일하므로 설명을 생략한다.

상술한 반도체 소자 제조 방법들을 이용하여 반도체 칩의 필요한 부분에만 도 2a, 3a, 4a에 도시된 반도체 소자를 형성할 수 있다. 이에 대하여 도 25 내지 도 30을 참조하여 설명을 한다. 도 25 내지 도 30에서 참조번호 "B"는 본 발명에 따른 반도체 소자, 특히, 트랜지스터가 형성되는 영역이고 참조번호 "A"는 통상적인 트랜지스터가 형성되는 영역이다.

먼저 도 25를 참조하여, 반도체 기판(501) 전면에 패드 산화막(503)을 형성한다. 상기 패드 산화막(503) 대신 패드 질화막을 형성할 수 있다. 이어서 상기 패드 산화막(503) 상에 본 발명에 따른 반도체 소자가 형성될 영역(B)을 노출시키는 감광성 패턴(505)을 도 26에 도시된 바와 같이 형성한다. 상기 감광성 패턴(505)은 예컨대 포토레지스트로 형성된다. 상기 감광성 패턴(505)에 의해 노출된 패드 산화막을 제거하여 본 발명에 따른 반도체 소자가 형성될 반도체 기판(501a), 즉, 영역 "B" 를 노출시킨다(도 27 참조).

다음 도 28을 참조하여, 상기 감광성 패턴(505)을 제거한 후, 노출된 반도체 기판(501a) 상에 에피탁시얼 실리콘 게르마늄 희생막(511)을 형성한다. 이에 따라, 영역 "B" 에만 에피탁시얼 실리콘 게르마늄 희생막이 형성된다. 반면 통상적인 반도체 소자가 형성되는 영역(A)은 패드 산화막(503)으로 덮여있기 때문에, 에피탁시얼 실리콘 게르마늄이 성장하지 않는다.

다음 도 29를 참조하여, 영역 "A"에 잔존하는 패드 산화막(503)을 제거한 후, 상기 에피탁시얼 실리콘 게르마늄막(511) 및 반도체 기판(501) 상에 도 5a에 도시된 바와 같이 감광성 패턴(513)을 형성한다.

다음 도 30을 참조하여, 상기 감광성 패턴(513)에 의해 노출된 실리콘 게르마늄 희생막(511)을 패터닝하여 도 6a에 도시된 바와 같이 실리콘 게르마늄 희생막 패턴(511a)을 영역 "B"에 형성한 후 상기 감광성 패턴(513)을 제거한다. 계속 해서 상기 실리콘 게르마늄 희생막 패턴(511a) 및 그것에 의해 노출된 반도체 기판 상에 에피탁시얼 실리콘막(515)을 형성한다. 이때, 통상적인 반도체 소자가 형성되는 영역(A)의 반도체 기판에도 에피탁시얼 실리콘막이 형성될 수 있다.

다음, 도 8a 내지 도 12a, 도 8b 내지 도 12b 및 도 8c 내지 도 12c를 참조하여 설명한 것 같이, 상기 감광성 패턴(513)을 제거한 후, 상기 에피탁시얼 실리콘막(515)상에 트렌치 식각 마스크 패턴(517)을 형성한다(도 31 참조)

다음 도 32를 참조하여, 상기 트렌치 식각 마스크 패턴(517)을 사용하여 노출된 하부막질들 및 반도체 기판을 식각하여 트렌치(519)를 형성한다. 이어서, 노출된 에피탁시얼 실리콘 게르마늄 패턴(511)을 제거하여 영역 "B" 에서 빈 공간(111V)을 형성한다.

다음 도 33을 참조하여, 상기 트렌치(519)를 채우는 소자 분리막(521)을 형성하여 활성 영역을 한정한다.

다음 도 34를 참조하여 영역 "A" 및 영역 "B"에 게이트 스택(523a, 523b)을 각각 형성한다. 후속 공정으로 앞서 설명한 이온 주입 공정, 스페이서 형성 공정, 실리사이드 형성 공정 등을 진행한다.

상술한 방법에서, 상기 실리콘 게르마늄막(511) 상에 그것을 보호하고 접합 영역의 일부로 사용되는 실리콘 게르마늄 보호막을 더 형성할 수도 있다.

상술한 방법과 다르게 영역 "B" 에만 선택적으로 실리콘 게르마늄 희생막을 형성할 수도 있다. 즉, 먼저 반도체 기판 전면 상에 즉, 영역 "A" 및 영역 "B" 상에 에피탁시얼 실리콘 게르마늄 희생막을 형성한 후 사진 식각 공정을 통해서 영역 "B" 이외의 영역(즉 영역 "A")에 형성된 실리콘 게르마늄 희생막을 제거하여 영역 "B" 에만 선택적으로 실리콘 게르마늄막을 형성한다. 이후 도 29에 도시된 바와 같이 감광성 패턴을 형성하고 하부의 실리콘 게르마늄을 식각하여 실리콘 게르마늄 희생막 패턴을 형성한다. 이후의 공정은 설명의 중복을 피하기 위하여 생략한다.

이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

이상에서 설명한 본 발명에 따르면, 접합 영역들과 기판 사이에 절연성 영역을 형성할 수 있기 때문에, 접합 커패시턴스를 낮출 수 있고 누설 전류를 방지할 수 있어 소자의 동작속도를 빠르게 할 수 있다. 게다가, 에스오아아이 기술을 적용하지 않고서도 이를 구현할 수 있기 때문에, 공정이 간단하고 공정 비용을 저감할 수 있다.

또한 게이트 전극의 하부면이 접합 영역들 하부면과 일치하거나 그 아래에 위치하기 때문에, 짧은 채널 효과를 저감할 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 보여주는 평면도이다.

도 2a 내지 도 2c는 각각 도 1의 1A-1A, 1B-1B, 1C-1C를 따라 절취한 반도체 기판의 단면도로서 본 발명의 일 실시예에 따른 반도체 소자를 도시한다.

도 3a 내지 도 3c는 각각 도 1의 1A-1A, 1B-1B, 1C-1C를 따라 절취한 반도체 기판의 단면도로서 본 발명의 다른 실시예에 따른 반도체 소자를 도시한다.

도 4a 내지 도 4c는 각각 도 1의 1A-1A, 1B-1B, 1C-1C를 따라 절취한 반도체 기판의 단면도로서 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한다.

도 5a 내지 도 14a, 도 5b 내지 도 14b, 도 5c 내지 도 14c는 각각 도 2a 내지 도 2c에 보여진 반도체 소자를 제조하는 방법을 설명하기 위한 주요 공정 단계에서의 반도체 기판의 단면도이며, 각각 도 1의 1A-1A, 1B-1B, 1C-1C를 따라 절단한 단면을 도시한다.

도 15a 내지 도 17a, 도 15b 내지 도 17b, 도 15c 내지 도 17c는 더미 게이트 패턴을 이용한 에피탁시얼 희생막 패턴을 형성하는 방법을 설명하기 위한 주요 공정단계에서의 반도체 기판의 단면도이며 각각 도 1의 1A-1A, 1B-1B, 1C-1C를 따라 절단한 단면을 도시한다.

도 20 및 도 21은 도 1의 1A-1A를 따라 절취한 반도체 기판의 단면도로서, 도 4a 내지 도 4c에 보여진 반도체 소자를 제조하는 방법을 설명하기 위한 주요 공정단계에서의 반도체 기판의 단도면들이다.

도 22a 내지 도 22c는 도 2a 내지 도 2c에 보여진 반도체 기판을 제조하기 위한 방법의 변형 실시예를 설명하기 위한 반도체 기판의 단면도들로서, 각각 도 1의 1A-1A, 1B-1B, 1C-1C를 따라 절단한 단면을 도시한다.

도 23은 본 발명의 일 실시예에 따라 에피탁시얼 희생막 패턴들 및 이들 사이에 노출된 반도체 기판 상에 형성된 에피탁시얼막을 개략적으로 도시하는 단면도이다.

도 24는 도 5a에서 에피탁시얼 희생막 패턴 상에 이를 보호하기 위한 에피탁시얼 희생막 보호막이 형성된 반도체 기판을 도시한다.

도 25 내지 도 34는 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 도시하는 반도체 기판의 단면도이다.

* 도면의 주요 부분에 대한 부호의 설명

101 : 반도체 기판 111 : 에피탁시얼 희생막

111a : 에피탁시얼 희생막 패턴 111V : 빈 공간

115 : 에피탁시얼 실리콘막 121 : 소자 분리막

123 : 게이트 스택 127 : 접합 영역

119 : 트렌치 131 : 더미 게이트

Claims (32)

1. 반도체 기판 상에 기생 캐패시턴스를 줄이는 빈 공간 영역을 사이에 두고 배치되는 서로 이격된 접합 영역들;

   상기 접합 영역들 사이를 지나가는 게이트 전극;

   상기 게이트 전극 하부 및 상기 반도체 기판 사이에 개재되어 채널을 한정하는 에피탁시얼막을 포함하되,

   상기 게이트 전극 하부는 상기 접합 영역들 상부 표면보다 더 낮게 위치하는 것을 특징으로 하는 반도체 소자.
2. 제 1 항에 있어서,

   상기 빈 공간 영역들을 채우는 산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
3. 제 2 항에 있어서,

   상기 산화막 내에 질화막 라이너를 더 포함하는 것을 특징으로 하는 반도체 소자.
4. 제 1 항에 있어서,

   상기 게이트 전극 하부의 높이가 상기 접합 영역들 하부와 일치하는 것을 특징으로 하는 반도체 소자.
5. 제 1 항에 있어서,

   상기 게이트 전극 하부의 높이가 상기 빈 공간 영역들 하부와 일치하는 것을 특징으로 하는 반도체 소자.
6. 제 1 항에 있어서,

   상기 게이트 전극 하부의 높이가 상기 빈 공간 영역들 하부보다 더 낮은 것을 특징으로 하는 반도체 소자.
7. 반도체 기판 상에 이격된 에피탁시얼 희생막 패턴들을 형성하는 단계;

   상기 에피탁시얼 희생막 패턴들에 의해 노출된 반도체 기판 및 상기 에피탁시얼 희생막 패턴들 상에 채널 영역 및 접합 영역을 제공하기 위한 에피탁시얼막을 형성하는 단계;

   활성 영역을 한정하는 식각 마스크 패턴을 사용하여 상기 식각 마스크 패턴에 의해 노출된 에피탁시얼막, 에피탁시얼 희생막 패턴 및 반도체 기판의 일부 두께를 식각하여 소자 분리 영역을 한정하는 트렌치를 형성하는 단계;

   노출된 에피탁시얼 희생막 패턴들을 제거하는 단계;

   상기 트렌치를 절연물질로 채워 소자 분리막을 형성하는 단계;

   상기 제거된 에피탁시얼 희생막 패턴들 사이에 위치하는 에피탁시얼막 상에 게이트 전극들을 형성하는 단계;

   상기 게이트 전극들 사이의 에피탁시얼막에 불순물 이온을 주입하여 접합 영역들을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
8. 제 7 항에 있어서,

   상기 소자 분리막을 형성하기 전에, 열산화 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
9. 제 8 항에 있어서,

   상기 열산화 공정에서 상기 에피탁시얼 희생막 패턴들이 제거된 영역 및 상기 트렌치 내벽에 열산화막이 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
10. 제 9 항에 있어서,

    상기 열산화 공정을 진행한 후 상기 소자 분리막을 형성하기 전에 상기 열산화막 상에 질화막 라이너를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
11. 제 7 항에 있어서,

    상기 반도체 기판은 실리콘 반도체 기판이고, 상기 에피탁시얼 희생막 패턴들은 실리콘 게르마늄(Si-Ge)으로 형성되며 상기 에피탁시얼막은 실리콘막으로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
12. 제 7 항에 있어서,

    상기 반도체 기판은 실리콘 게르마늄 기판이고, 상기 에피탁시얼 희생막 패턴은 실리콘막으로 형성되며 상기 에피탁시얼막은 실리콘 게르마늄막으로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
13. 제 7 항에 있어서,

    상기 에피탁시얼 희생막 패턴들을 형성하는 단계는,

    상기 반도체 기판 전면에 에피탁시얼 희생막을 형성하는 단계;

    상기 에피탁시얼 희생막 상에 감광성막 패턴을 형성하는 단계;

    상기 감광성막 패턴에 의해 노출된 에피탁시얼 희생막을 식각하는 단계;

    상기 감광성막 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
14. 제 13항에 있어서,

    상기 노출된 에피탁시얼 희생막을 식각하는 단계에서 상기 에피탁시얼 희생막 하부의 반도체 기판 일부도 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
15. 제 13 항에 있어서,

    상기 감광성막 패턴을 형성하기 전에 상기 에피탁시얼 희생막 상에 에피탁시얼 희생막 보호막을 더 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
16. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,

    반도체 기판은 실리콘 반도체 기판이고, 상기 에피탁시얼 희생막 패턴들은 실리콘 게르마늄(Si-Ge)으로 형성되며 상기 에피탁시얼막 및 에피탁시얼 희생막 보호막은 실리콘막으로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
17. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,

    상기 반도체 기판은 실리콘 게르마늄 기판이고, 상기 에피탁시얼 희생막 패턴은 실리콘막으로 형성되며 상기 에피탁시얼막 및 에피탁시얼 희생막 보호막은 실리콘 게르마늄막으로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
18. 제 7 항에 있어서,

    상기 에피탁시얼 희생막 패턴들을 형성하는 단계는,

    상기 반도체 기판 상에 이격된 더미 게이트 패턴들을 형성하는 단계;

    상기 더미 게이트 패턴들에 의해 노출된 반도체 기판 표면 상에 상기 에피탁시얼 희생막 패턴들을 선택적으로 형성하는 단계;

    상기 더미 게이트 패턴들을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
19. 제 18 항에 있어서,

    상기 더미 게이트 패턴들은 산화막 또는 질화막으로 형성되는 것을 특징으로 하는 반도체소자 제조 방법.
20. 제 18 항에 있어서,

    상기 더미 게이트 패턴들을 제거하기 전에 에피탁시얼 희생막 패턴들 상에 에피탁시얼 희생막 보호막을 더 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
21. 제 18 항 또는 제 20 항에 있어서,

    반도체 기판은 실리콘 반도체 기판이고, 상기 에피탁시얼 희생막 패턴들은 실리콘 게르마늄(Si-Ge)으로 형성되며 상기 에피탁시얼막 및 에피탁시얼 희생막 보호막은 실리콘막으로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
22. 제 18 항 또는 제 20 항에 있어서,

    상기 반도체 기판은 실리콘 게르마늄 기판이고, 상기 에피탁시얼 희생막 패턴은 실리콘막으로 형성되며 상기 에피탁시얼막 및 에피탁시얼 희생막 보호막은 실리콘 게르마늄막으로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
23. 제 7 항에 있어서,

    상기 접합 영역들에 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
24. 제 7 항에 있어서,

    상기 트렌치를 형성하는 단계는,

    상기 식각 마스크 패턴을 상기 에피탁시얼막 상에 형성하는 단계;

    상기 식각 마스크 패턴에 의해 노출된 에피탁시얼막, 에피탁시얼 희생막 패턴 및 반도체 기판의 일부 두께를 식각하여 상기 트렌치를 형성하는 단계를 포함하여 이루어지고,

    상기 소자 분리막을 형성하는 단계는,

    상기 트렌치를 채우도록 상기 식각 마스크 패턴 상에 상기 절연물질을 형성하는 단계;

    상기 식각 마스크 패턴을 식각 저지층으로 하여 상기 절연물질을 평탄화 식각하는 단계;

    상기 식각 마스크 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
25. 반도체 기판 상에 에피탁시얼 희생막을 형성하는 단계;

    상기 에피탁시얼 희생막을 패터닝하여 이격된 에피탁시얼 희생막 패턴들을 형성하는 단계;

    상기 에피탁시얼 희생막 패턴들에 의해 노출된 반도체 기판 및 상기 에피탁시얼 희생막 패턴들 상에 채널 영역 및 접합 영역을 제공하기 위한 에피탁시얼막을 형성하는 단계;

    활성 영역을 한정하는 식각 마스크 패턴을 형성한 후 상기 식각 마스크 패턴에 의해 노출된 에피탁시얼막, 에피탁시얼 희생막 패턴 및 반도체 기판의 일부 두께를 식각하여 소자 분리 영역을 한정하는 트렌치를 형성하는 단계;

    노출된 에피탁시얼 희생막 패턴들을 제거하는 단계;

    상기 트렌치를 절연물질로 채워 소자 분리막을 형성하는 단계;

    상기 제거된 에피탁시얼 희생막 패턴들 사이에 위치하는 에피탁시얼

    막 상에 게이트 전극들을 형성하는 단계;

    상기 게이트 전극들 사이의 에피탁시얼막에 불순물 이온을 주입하여 접합 영역들을 형성하는 단계를 포함하는 반도체 소자 제조 방법
26. 제 25 항에 있어서,

    상기 에피탁시얼 희생막 패턴들이 제거된 영역 및 상기 트렌치 내벽에 열산화막이 형성되도록 열산화 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
27. 제 25 항에 있어서,

    상기 노출된 에피탁시얼 희생막을 식각하는 단계에서 상기 에피탁시얼 희생막 하부의 반도체 기판 일부도 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
28. 제 25 항에 있어서,

    상기 에피탁시얼 희생막은 실리콘 게르마늄막으로 형성되고 상기 에피탁시얼막은 실리콘막으로 형성되는 반도체 소자 제조 방법.
29. 제 25 항에 있어서,

    상기 에피탁시얼 희생막 상에 에피탁시얼 희생막 보호막을 더 형성하는 것을 포함하는 반도체 소자 제조 방법.
30. 제1 영역 및 제2 영역을 구비하는 반도체 기판에 상기 제2 영역에만 선택적으로 에피탁시얼 희생막을 형성하는 단계;

    감광성막 패턴을 형성하는 단계;

    상기 감광성막 패턴에 의해 노출된 상기 제2 영역상의 에피탁시얼 희생막을 식각하여 에피탁시얼 희생막 패턴을 형성하는 단계;

    상기 감광성막 패턴을 제거한 후 노출된 반도체 기판 및 에피탁시얼 희생막 패턴 상에 에피탁시얼막을 형성하는 단계;

    활성 영역을 한정하는 식각 마스크 패턴을 형성한 후 상기 식각 마스크 패턴에 의해 노출된 에피탁시얼막, 에피탁시얼 희생막 패턴, 및 반도체 기판의 일부 두께를 식각하여 소자 분리 영역을 한정하는 트렌치를 상기 제1 영역 및 제2 영역에 형성하는 단계;

    노출된 에피탁시얼 희생막 패턴들을 제거하는 단계;

    상기 트렌치를 절연물질로 채워 소자 분리막을 형성하는 단계;

    상기 제2 영역에서 제거된 에피탁시얼 희생막 패턴들 사이에 위치하는 에피탁시얼막 상에 게이트 전극들을 형성하고 상기 제1 영역에서 상기 에피탁시얼막 상에 게이트 전극들을 형성하는 단계;

    상기 게이트 전극들 사이의 에피탁시얼막에 불순물 이온을 주입하여 접합 영역들을 형성하는 단계를 포함하는 반도체 소자 제조 방법
31. 제 30 항에 있어서,

    제1 영역 및 제2 영역을 구비하는 반도체 기판에 상기 제2 영역에만 선택적으로 에피탁시얼 희생막을 형성하는 단계는,

    상기 반도체 기판 전면에 패드막을 형성하는 단계;

    사진식각공정을 통해서 상기 제2 영역의 패드막을 선택적으로 식각하여 상기 제2 영역의 반도체 기판을 노출시키는 단계;

    상기 노출된 제2 영역의 반도체 기판 상에 상기 에피탁시얼 희생막을 성장시키는 단계;

    상기 제1 영역에 잔존하는 패드막을 제거하는 단계를 포함하여 이루어지는 반도체 소자 제조 방법.
32. 제 30 항에 있어서,

    제1 영역 및 제2 영역을 구비하는 반도체 기판에 상기 제2 영역에만 선택적으로 에피탁시얼 희생막을 형성하는 단계는,

    상기 반도체 기판 전면에 에피탁시얼 희생막을 형성하는 단계;

    사진식각공정을 통해서 상기 제1 영역의 에피탁시얼 희생막을 선택적으로 제거하는 단계를 포함하여 이루어지는 반도체 소자 제조 방법.