KR20150138897A - Ｓｏｉ 구조에 중공을 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

Ｓｏｉ 구조에 중공을 포함하는 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 SOI 구조에 중공을 포함하는 반도체 소자 및 그 제조 방법에 관한 것으로, SOI(Silicon-On-Insulator) 반도체의 절연층(Buried Oxide layer, BOX층)에 중공을 형성함으로써 RF-SOI 스위치의 성능 지수를 향상시키는 반도체 소자 및 그 제조 방법에 관한 것이다.

Description

ＳＯＩ 구조에 중공을 포함하는 반도체 소자 및 그 제조 방법{Semiconductor Device with Voids within Silicon-on-Insulator (SOI) Structure and Method of Forming the Semiconductor Device}
본 발명은 SOI 구조에 중공을 포함하는 반도체 소자 및 그 제조 방법에 관한 것으로, SOI(Silicon-On-Insulator) 반도체의 절연층(Buried Oxide layer, BOX층)에 중공을 형성함으로써 RF-SOI 스위치의 성능 지수를 향상시키는 반도체 소자 및 그 제조 방법에 관한 것이다.
종래 기술 대비 RF-SOI 스위치의 성능을 향상시키기 위해, 스위치 소자의 온상태 저항 값과 오프(off)상태 커패시턴스 값의 곱으로 정의되는 FOM(Figure of Merit, 성능 지수)를 최소화시킴으로써 스위칭 손실(loss)을 최소화하는 것이 요구된다. 바람직하게는, 제조 단가의 상승 없이 FOM을 줄이는 것이 요구된다.
이를 위해 온상태 저항값을 낮추기 위해 알루미늄 대신 구리 배선을 이용하거나, 오프상태 커패시턴스 값을 낮추기 위해 Low-K 유전체(실리콘 산화물)보다 낮은 유전율을 가지는 물질)을 활용하는 기술 구성이 제안되었다.
그러나 이와 같은 기술 구현을 위해서는 종래의 반도체 공장 설비 외에 별도의 설비가 필요하다는 문제점이 있을 뿐만 아니라 Low-K 유전체 물질들은 종래 사용하던 물질 대비 높은 단가의 물질이므로 전체 소자 공정에 소요되는 단가가 높아진다는 문제점이 있었다.
뿐만 아니라, 종래 기술과 같이 RF 특성 향상을 위해 SOI 반도체에 트랩-리치 층(Trap-Rich layer)을 추가하게 되면 최소 10% 이상의 단가가 상승하게 된다. 또한, 상기와 같이 트랩-리치 층을 추가하는 공정은 별도의 장비를 필요로 하기 때문에 대부분의 SOI 판매 회사에서는 트랩-리치 층이 포함된 SOI 반도체를 제공하지 못하는 문제점이 있었다.
따라서, 트랩-리치 층 없이 소자 성능이 향상된 SOI 웨이퍼를 제공하는 방법 및 이에 따라 제조된 SOI 웨이퍼가 필요하게 되었다.
미국 등록특허 제 7,691,716호
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 종래 대비 낮은 FOM을 갖는 새로운 RF 스위치 기술을 제안한다.
본 발명에서는 SOI 반도체 상의 활성 영역(Active Area) 하부의 기생 커패시턴스(Parasitic Capacitance)를 줄임으로써 FOM을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
구체적으로, 스위치 소자에 대한 성능 지수의 주요 파라미터 값인 오프상태 커패시턴스 값을 낮출 수 있는 반도체 소자 및 그 제조 방법을 제공하고자 한다.
본 발명의 일 측면에 따른 SOI 구조에 중공을 포함하는 반도체 소자는, 반도체 기판; 상기 기판 상에 형성된 절연층; 상기 절연층 상에 형성된 SOI 층; 상기 SOI 층에 형성된 소자 분리막 및 활성 영역; 상기 절연층 내에 형성된 한 개 이상의 중공; 및 상기 중공의 입구를 막는 밀봉 절연막; 을 포함한다.
상기 중공의 표면에 형성된 절연막;을 더 포함할 수 있다.
상기 중공의 상부 영역에, 상기 활성 영역의 드레인 영역, 소스 영역 또는 채널 영역 중 선택되는 어느 하나 이상의 일부 또는 전체가 형성될 수 있다.
상기 중공의 측벽에 형성된 중공 보호막;을 더 포함할 수 있다.
상기 소자 분리막의 측벽에 형성된 보호막;을 더 포함할 수 있다.
상기 소자 분리막과 상기 중공 사이에 형성된 보호막과 절연막을 포함할 수 있다.
상기 반도체 소자는, CMOS(Complementary Metal-Oxide Semiconductor), NMOS(N-type Metal-Oxide Semiconductor), PMOS(P-type Metal-Oxide Semiconductor), LDMOS(Laterally Diffused Metal-Oxide Semiconductor), BJT(Bipolar Junction Transistor), 다이오드, 쇼트키 다이오드 중 선택되는 어느 하나 이상을 포함할 수 있다.
본 발명의 다른 측면에 따른 SOI 구조에 중공을 포함하는 반도체 소자 제조 방법은, 기판과 SOI층 사이에 절연층을 포함하는 SOI 기판 위에 패터닝을 하는 단계; 상기 SOI층을 선택적으로 식각하여 갭 영역을 형성하고 상기 절연층을 노출시키는 단계; 상기 노출된 절연층을 식각하여 상기 절연층 내에 중공을 형성하는 단계; 및 상기 중공을 밀봉하는 단계;를 포함하는 SOI 구조에 중공을 포함한다.
상기 중공을 밀봉하는 단계는; 열적 산화 방법 또는 CVD 방법을 활용하여 중공을 밀봉할 수 있다.
상기 중공을 밀봉하는 단계는; 상기 갭 영역을 절연막으로 메꾸는 단계를 포함할 수 있다.
상기 SOI 기판 위에 패터닝을 하는 단계 이전, 상기 SOI층에 소자 분리막을 형성하는 단계;를 더 포함할 수 있다.
상기 소자 분리막을 형성하는 단계는, 상기 SOI층에 마스크 공정을 통해 하나 또는 두 개 이상의 트렌치를 형성하는 트렌치 형성 단계; 상기 트렌치의 측면에 식각 방지막을 형성하는 단계; 및 상기 트렌치를 절연막으로 채우는 단계;를 포함할 수 있다.
상기 중공을 형성하는 단계 이후, 상기 중공의 표면에 중공 보호막을 형성하는 단계;를 더 포함할 수 있다.
상기 중공을 밀봉하는 단계 이후, 상기 SOI층에 소자 분리막을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 바람직한 실시예에 따른 SOI 구조에 중공을 포함하는 반도체 소자 및 그 제조 방법은 SOI 웨이퍼의 SOI 층 아래에 또는 절연층(BOX층)에 중공을 형성함으로써 오프상태 커패시턴스 값을 낮출 수 있고, 이를 통해 스위치 성능을 향상시킬 수 있다는 효과가 있다. 커패시턴스 값은 종래 대비 약 1/4 정도로 감소시킬 수 있다.
또한, 상기 옥사이드층에 중공을 형성함으로써 소자의 활성 영역(Active Area) 하부에 형성되는 기생 커패시턴스를 감소시킬 수 있다는 효과가 있다.
중공은 상기 SOI층에 형성되는 활성 영역의 하부에 형성됨으로써 반전층(Inversion Layer) 형성을 감소시킬 수 있다. 이를 통해, 소자 분리 특성을 향상시킬 수 있으며 RF 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 예에 따른 반도체 소자를 나타낸 도면,
도 2는 본 발명의 다른 예에 따른 반도체 소자를 나타낸 도면,
도 3은 본 발명의 도 1 또는 도 2를 확대한 도면,
도 4는 본 발명의 다른 예에 따른 반도체 소자를 나타낸 도면,
도 5a 내지 도 5d는 본 발명의 또 다른 예에 따른 반도체 소자의 제조 방법을 나타낸 도면, 및
도 6a 내지 도 6d는 본 발명의 또 다른 예에 따른 반도체 소자의 제조 방법을 나타낸 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 예에 따른 반도체 소자를 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 반도체 기판(100), 절연층(BOX층, 200) 및 반도체 층(Semiconductor layer, SOI층, 300)으로 구성된 SOI 웨이퍼(10) 또는 SOI 기판(10) 상에 형성된다. 여기서 말하는 SOI 웨이퍼는 Silicon On Insulator 웨이퍼를 지칭하는 것으로, 실리콘 단결정층 사이에 절연층이 형성되어 반도체 디바이스로 사용되는 표면 영역은 지지기반이 되는 별도의 실리콘 층의 영향과 구분되는 특성이 있다. 이를 통해, SOI 웨이퍼는 반도체 디바이스의 고속화 및 저소비전력화 모두를 실현할 수 있다는 특성이 있다.
도 1에서는 상기 반도체 층(SOI층, 300)에 형성되는 소자의 일 예로 CMOS(Complementary metal-oxide-semiconductor)를 도시하였으나, 본 발명은 상기 예로 한정되지 않으며 이외 다양한 소자들이 적용될 수 있다. 예를 들어, 상기 반도체 층(SOI층, 300)에 형성되는 소자로는 NMOS(N-type metal-oxide-semiconductor), PMOS(P-type metal-oxide-semiconductor), LDMOS(laterally diffused metal-oxide-semiconductor), BJT(bipolar junction transistor), 다이오드, 쇼트키 다이오드 중 선택되는 어느 하나 이상의 소자가 적용될 수 있다. 다만, 상기 소자들은 본 발명에 적용 가능한 일 예에 불과하며, 상기 반도체 층(SOI층, 300)에는 이외 다양한 반도체 소자 또한 형성될 수 있다. 이하, 본 발명에 대한 용이한 설명을 위해 상기 반도체 층(300)은 SOI층(300)으로 통칭한다.
상기 SOI층(300)에는 하나 이상의 소자분리막이 형성되어, 상기 SOI층에 형성되는 각각의 소자들이 분리되어 구동될 수 있도록 할 수 있다.
일 예로, 상기 소자 분리막으로는 STI(310)가 형성될 수 있다. STI란 Shallow Trench Isolation의 약어로, 반도치 기판에 트렌치를 형성한 후 내부를 절연막으로 매립해 형성된 소자분리막을 의미한다.
다른 예로, 상기 소자 분리막으로는 로코스(LOCOS) 산화막이 적용될 수 있다. 상기 로코스 산화막은 반도체 기판상에 산화막을 선택적으로 성장시켜 소자 분리막을 형성하는 로코스 공정을 통해 형성될 수 있다.
이하, 도 1 등에서는 상기 소자 분리막으로 STI(310)가 적용된 예를 도시하지만, 이는 소자 분리막의 일 예로 STI를 적용한 것에 불과할 뿐 상기 STI 대신 로코스 산화막 또한 적용될 수 있음은 물론이다.
본 발명에 따른 반도체 소자에 있어, 상기와 같은 SOI층(300) 하부에 위치하는 절연층(200)에는 하나 또는 복수 개의 중공(void, 250)이 형성된다. 여기서, 중공(void, 250)이란 비어 있는 공간 영역을 의미하는 것으로 적용예에 따라 홀(hole), 보이드(void) 등으로 대체하여 표현할 수도 있다.
상기 중공(250)은 비어 있는 공간으로 공기(air)로 채워질 수 있다. 일반적으로 공기의 커패시턴스는 절연층(200)의 커패시턴스 값의 약 1/4에 해당된다. 따라서, 상기 절연층(200)의 일 영역에 중공(250)을 형성함으로써 스위치의 성능 지수(FOM)의 중요 요인인 오프상태 커패시턴스 값을 낮출 수 있다.
뿐만 아니라, 상기 중공(250)은 상기 SOI층(300)에 형성되는 활성 영역(Active region, 331, 332)의 하부에 형성됨으로써 반전층(inversion layer) 형성을 감소시킬 수 있다. 이를 통해, 소자 분리 특성을 향상시킬 수 있으며 RF 성능을 향상시킬 수 있다.
본 발명에 따른 반도체 소자는 SOI층(300)에 형성된 소자들의 동작을 위해 층간 절연막(400)을 형성하고, 상기 소자들의 전극과 연결되는 플러그(430p) 및 금속 배선(500)을 형성할 수 있다. 일 예로 질화 티타늄 및 텅스텐으로 구성된 플러그(TiN + W Plug)가 플러그(430p)로 활용될 수 있다.
본 발명에 따른 반도체 소자에 있어, SOI 웨이퍼의 절연층(200)에 형성되는 중공(250)은 도 1 및 도 2와 같이 다양한 형태로 형성될 수 있다. 즉, 도 1과 같이 제1 능동 소자의 드레인 영역(331d) 및 상기 제1 능동 소자와 인접한 제2 능동 소자의 소스 영역(332s)의 하부 영역을 포함하는 영역에 중공(250)이 형성될 수 있다. 또한, 도 2와 같이 인접하는 두 능동 소자의 소스 영역(332s) 및 드레인 영역(331d) 뿐만 아니라 채널 영역(331c, 332c)을 포함하는 활성 영역(331, 332)에 대한 하부 영역과 중첩되도록 중공(250)이 형성될 수도 있다. 여기서 활성 영역(331,332)에는 소스, 드레인 및 채널 영역을 적어도 하나 배치할 수 있다. 다시 말해서, 상기 중공(250) 영역의 상부에 특정 소자의 드레인 영역, 소스 영역 또는 채널 영역 중 적어도 하나 이상의 영역이 형성될 수 있다. 또한 드레인 영역, 소스 영역 또는 채널 영역 중 선택되는 어느 하나 이상을 포함하는 활성 영역의 아래에 위치하는 절연층(200)의 일부까지 상기 중공(250) 영역이 확장되어 있다라고 말할 수 있다. 또한 소자 분리막(310) 아래에도 상기 중공(250)이 형성될 수 있다.
다만, 도 1은 능동 소자의 소스 영역 및 드레인 영역의 하부 영역을 포함하는 영역에 중공(250)이 형성되는 일 예를 도시하고 있으나, 이는 일 예에 불과하다. 도면으로 도시하지 않았으나, 각 능동 소자간 이격 거리, 식각 공정의 폭 등을 도 1과 달리 설정함으로써 상기 중공(250)은 어느 능동 소자의 소스 영역 또는 드레인 영역의 하부에 위치하는 절연막(200)까지 연장 또는 확장될 수 있다.
또한, 도 2와 달리, 상기 중공(250)은 어느 일 능동 소자의 채널 영역에 대해 전부가 아닌 일부 영역에 대한 하부 영역에만 형성될 수도 있다. 상기 기술 구성 또한 당업자라면 각 능동 소자간 이격 거리, 식각 공정의 폭 등을 도 2와 달리 설정함으로써 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다.
도 3은 도 1 및 도 2와 마찬가지로, SOI 기판(10)에서 활성 영역 아래에 중공(250)이 형성되어 있는 구조이다. 또한 중공(250)을 둘러싸고 있는 중공 보호막(320)이 존재한다. 중공 보호막(320)은 중공(250)의 측벽에 형성되면서, 중공(250)의 일부를 둘러싸고 있는 구조이다. 상기 중공 보호막(320)을 형성하는 이유는 STI 영역(310)을 형성할 때 중공(250)이 식각되지 않도록 하기 위함이다. 중공 보호막(320)은 식각 방지막이라 부를 수 있으며, 실리콘 질화막을 사용할 수 있다.
반면, 도 1 또는 도 2를 참조하면, STI 영역(310)에 상기 중공 보호막(320)과 유사한 보호막이 존재한다. 보다 정확하게 말하면 상기 보호막은 STI의 측벽에 형성된다. 여기서도 보호막으로는 실리콘 질화막을 사용할 수 있다. 이와 같이 STI(310) 영역에 실리콘 질화막이 측벽에 형성되면, 이후 수행되는 중공 형성공정으로 인한 식각 공정(식각 용액 등을 활용한 식각 공정)으로 인해 상기 STI 영역에 채워진 절연막의 일부분이 식각 되는 것을 막아주는 효과가 있다.
도 4는 도 1 또는 도 2의 중공(250) 근처 구조를 확대한 도면이다. 상기 중공(250)은 다양한 방법을 통해 형성될 수 있다. 일 예로, 아래와 같은 공정을 통해 중공(250)이 형성될 수 있다.
먼저, 식각 공정을 통해 상기 절연층(200)에 빈 공간을 형성한다. 보다 구체적으로, SOI의 일부분을 식각하여 절연층(200)을 노출시키고, 노출된 부분으로 식각액을 부어서 절연층이 없어지도록 함으로써 빈 공간을 형성한다. 그래서 윗부분에는 조그맣게 열려 있는 bottle neck 모양의 갭(gap) 영역이 형성되고 아래 부분에는 갭 영역 보다 수평방향으로 더 긴 모양의 중공(250)이 형성된다. 그리고 산화막 등의 절연막 증착 공정을 하게 되면 갭(gap) 영역의 폭이 상대적으로 좁기 때문에 상기 갭은 절연막으로 메워지면서 형성되었던 갭이 닫히게 된다. 그래서 도 4와 같이 윗부분이 먼저 메꿔진 중공(250) 모양을 형성할 수 있다.
상기와 같은 공정을 통해, 제1 SOI층(300a)과 제2 SOI층(300b) 사이에 갭 영역을 메꾸고 있는 제1 절연막(260c) 및 제2 절연막(260d)이 형성된다. 상기 제1 절연막(260c) 및 제2 절연막(260d)은 갭 영역을 매립하고 있으므로, 매립 절연막이라 부를 수 있다. 또한 중공(250)과 SOI층(300) 사이에도 제3 절연막(260b)이 존재한다. 그리고 중공(250) 아래에도 제4 절연막(260a)이 존재한다. 제1, 제2, 제3, 제4 절연막은 중공(250)을 메꾸면서 증착된 절연막으로 모두 같은 물질이다.
제1 절연막(260c)와 제2 절연막(260d) 사이에는 경계면이 생길 수 있다. 왜냐하면 CVD 방법으로 절연막을 형성하다 보면, 양쪽에서 성장한 절연막이 가운데 부분에서 만나기 때문이다. 그러나 같은 절연막이기 때문에 경계면이 보이지 않을 수도 있다. 결과적으로, 절연층(200)에 중공(250)을 형성하기 위해 STI(310) 등의 소자 분리막은 일정 간격 이격되어 형성되고, 두 개의 STI(310) 사이에 형성되는 절연막(260c, 260d)은 상기 중공(250)의 노출부(갭 영역)를 메우게 된다. 즉, 상기 절연막(260c, 260d)은 중공의 입구(노출부)를 막는 역할을 하게 된다.
또한 소자 분리막(310)의 하면과 중공(250) 영역 사이에는 보호막(320)과 제3 절연막(260b)을 포함한 2개의 층이 존재하게 된다. 또한 핸들 웨이퍼인 베이스 기판(100)과 중공(250) 사이에도 제4 절연막(260a)가 존재한다. 이와 같이 형성된 절연막(260a 내지 260d)은 중공(250) 영역을 보호할 뿐만 아니라 다른 소자 영역과 분리하는 역할을 위해 필요하다.
그리고 상기와 같은 중공(250)은 소자 분리막의 일 예인 STI(310)의 형성 단계 이전에 형성될 수도 있으며, STI(310) 형성 단계 이후에 형성될 수도 있다. 이에 따른 제조 공정에 있어서는 상이한 점이 있으며, 이에 대해서는 도 5 등을 통해 상세히 설명한다.
이하, 도 5a 내지 도 6e를 통해 본 발명에 따른 반도체 소자의 제조 방법에 대하여 상세히 설명한다.
도 5a에 도시된 바와 같이, SOI(Silicon On Insulator) 웨이퍼를 준비한다. 상기 SOI 웨이퍼는 기판(100), 절연층(200), SOI층(300) 순서로 구성될 수 있다.
상기 기판(100)은 주실리콘 기판 또는 Handle 웨이퍼로도 명명되는 기술 구성으로, 본 발명에서는 상기 기판으로 다양한 실리콘 기판이 적용될 수 있다.
상기 절연층(200)은 상기 기판(100)의 상부에 형성되는 산화막으로, 상기 기판(100)과 SOI층(300)을 전기적으로 절연하는 기술 구성으로써 매몰 산화층(Burried Oxide Layer, BOX층)이라고도 명명된다.
상기 SOI층(300)은 상기 절연층(200)의 상부에 형성되는 실리콘층으로 실리콘 활동층 또는 디바이스층(device layer)으로도 명명된다.
이어, 상기 SOI층(300)에 STI 영역(310)을 형성하기 위하여 먼저 트렌치(도시되지 않음)를 형성한다. 상기 트렌치의 측면 및 하부면에 실리콘 산화막(도시 되지 않음)과 식각 방지막(320)을 형성한다. 식각 방지막은 실리콘 질화막 또는 실리콘 산화 질화막(SiON) 을 사용할 수 있다.
구체적으로, 트렌치 형성을 위한 마스크 공정 및 식각 공정을 통해 SOI층(300)에 얇은 트렌치 영역을 형성한다. 그리고 SOI층(300)의 표면 및 상기 얇은 트렌치 영역의 측면 및 하부면을 감싸도록 식각 방지막(320)을 형성할 수 있다. 이어, 산화 증착 공정을 통해 STI(310)를 형성할 수 있다. 추가적으로 CMP(Chemical Mechanical Polishing) 공정을 통해 화학적 작용 및 물리적 작용을 이용하여 SOI 웨이퍼상에 도포된 산화막을 평탄하게 연마할 수 있다. 상기 CMP 공정은 상기 SOI층(300)의 표면에 형성된 식각 방지막(320)을 CMP 정지층으로 사용할 수 있다.
도 5b에 도시된 바와 같이, SOI층(300) 및 STI 영역(310)위에 패터닝(350)을 한다. 그리고 SOI층(300)의 일부분을 선택적으로 건식 식각하여 절연층(200)이 노출되도록 한다. 상기 식각 공정에 의해 SOI층(300)에는 일종의 갭 영역(260g)이 형성된다. 비등방성 식각(anisotropic etching) 방법을 적용하여 갭 영역(260a)을 형성할 수 있다.
이어 패터닝 마스크 (350)을 제거할 수 있으나, 상기 패터닝 마스크(350)는 중공(250)을 형성한 이후에 제거할 수도 있다. 이하, 설명의 편의를 위해 상기 패터닝 마스크(350)는 중공(250) 형성 후 제거하는 기술 구성으로 한정하여 설명하겠으나, 본 발명이 상기 실시예로 한정되는 것은 아니다.
상기 갭 영역(260g) 형성 후, 패터닝 마스크(350)가 있는 상태에서 절연층(200) 즉, BOX층에 중공을 형성하기 위해 습식 식각을 한다. 습식 식각의 정도에 따라 기판(100)이 노출될 수 있다. 이와 같은 식각 공정을 통해 SOI웨이퍼의 절연층(200)에 중공(250)을 형성하게 된다. 습식 식각은 등방성 식각(isotropic etching)이기 때문에 원형 또는 타원형의 중공이 형성된다. 타원형 또는 원형 모양의 중공(250)이 절연층(200,BOX층)에 형성되게 되면 다른 모양의 중공이 형성된 경우보다 실리콘 층(300, SOI층)에 미치는 스트레스가 훨씬 적게 되는 이점이 있다. 상기와 같은 등방성 식각 후 남아있는 패터닝 마스크(350)를 제거한다.
상기와 같이 식각 공정을 통해 형성되는 중공(250)은 식각 정도에 따라 STI(310)의 하부면과 접촉하도록 형성될 수 있다. 상기 식각 공정으로 인해 이미 형성된 STI(310)가 손상을 받을 수 있다. 즉, 상기 중공(250)을 형성하기 위한 식각 공정으로 인해 이미 형성된 STI(310)의 일 부분에 손상이 발생할 수도 있다.
본 발명의 다른 실시예에서는, 상기와 같은 문제점을 해결하기 위해 STI(310) 또는 로코스 산화막 등의 소자 분리막의 내벽에 식각 방지막(320) 또는 보호막(320)을 미리 형성할 수 있다. 이와 같이 식각 방지막(320)을 STI(310)의 하부면 등에 형성하게 되면, 상기 중공(250) 형성을 위한 식각 공정 중 STI(310)의 하부면에 식각 용액이 접촉하게 되더라도 상기 식각 방지막(320)에 의해 STI(310)의 하부면에 가해지는 손상을 해소할 수 있다는 효과가 있다.
식각 방지막(320)으로는 질화막 라이너 등이 적용될 수 있으며, 이외 식각 공정에 따라 주변 물질들이 손상을 받는 것을 방지할 수 있는 모든 소재의 물질이 적용될 수도 있다.
도 5b에 형성되는 중공(250)의 크기 및 형태는 본 발명의 적용예에 따라 다양하게 형성될 수 있다. 예를 들어, 도 5b와 달리, 상기 중공(250)은 SOI층(300)에 형성되는 능동 소자의 소스 영역 및 드레인 영역 중 어느 일 영역의 하부 영역만을 포함하도록 형성될 수도 있다. 또는, 상기 중공(250)은 상기 영역들의 전체 영역이 아닌 일부 영역의 하부 영역만을 포함하도록 형성될 수도 있다.
이하, 도 5c 등에서는 상기 중공(250)이 능동 소자의 소스 영역 및 드레인 영역을 모두 포함하는 영역의 하부 영역에 중공을 형성하는 경우로 한정하여 설명하나, 본 발명은 상기 실시예로 한정되지 않는다.
도 5c에 도시된 바와 같이, 중공(250)을 밀봉하는 단계를 진행한다. 상기 중공(250)을 밀봉하기 위해서 절연막 증착 공정을 수행한다. 밀봉하는 방법으로 열적 산화 방법 또는 CVD 방법을 이용한 절연막 증착 방법을 사용할 수 있다.
절연막 증착 방법으로 먼저 thermal oxidation 방법으로 산화막을 중공의 표면에 얇게 증착할 수 있다. 열적 산화를 하면 SOI층(300) 상부에도 얇은 산화막이 형성될 수 있다. SOI층(300)에 형성된 갭 영역의 너비에 따라 산화막으로 갭 영역을 메꿀 수 있다.
그러나 넓은 너비를 갖는 갭 영역은 열적 산화 방법으로 전부 메꾸기 어렵다. 그러므로 CVD 방법으로 절연막을 추가로 증착하여 매립하거나 또는 메꿀 수 있다. 상기 CVD 방법은 conformal 한 절연막을 증착하기 때문에 상기 중공(250)의 입구부터 막을 수 있다. 즉 갭 영역(260g)이 좁기 때문에 CVD 절연막(260c)으로 먼저 메워지게 된다. 또한 동시에 상부에도 절연막(260t)이 추가로 형성될 수 있다. 또한 중공의 내부 영역에도 절연막(260a, 260b)이 형성될 수 있다. 갭 영역에 형성된 절연막의 두께가 가장 두껍고, 중공(250) 내부에 형성된 절연막이 가장 얇게 형성될 수 있다. 왜냐하면 구조상 중공(250) 내부 표면에 증착되는 가스의 양이 상대적으로 작기 때문이다. 그래서 중공(250)과 SOI층(300) 사이에 절연막(260b)이 형성된다. CVD 절연막으로는 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막을 사용할 수 있다. 이를 통해 상기 절연층(200)에는 밀봉된 중공(250)이 형성되게 된다.
이후, 본 발명에 대한 선택적 사항으로 어닐링(annelaing) 과정을 수행할 수 있다. 어닐링 공정을 통해 CVD 방법으로 증착된 절연막내에 포함된 탄소 등의 불순물을 제거할 수 있다. 또한 어닐링을 하면 CVD 절연막이 thermal oxide와 같은 우수한 성질을 갖는 절연막으로 바뀔 수 있다.
이어, 웨이퍼 표면에 형성된 절연막(260t)을 제거하기 위한 평탄화(CMP) 공정이 수행될 수 있다.
도 5d 도시된 바와 같이, 상기 SOI층(300)에 수동 또는 능동 소자를 형성한다. 일 예로, 게이트 전극(410, 420)과 소스/드레인 영역(331,332)이 형성된다. 소스/드레인 영역 및 게이트 전극에 실리사이드(430s)가 형성될 수 있다. 도 5d에서는 상기 SOI층(300)에 CMOS(Complementary metal-oxide-siliconductor)를 형성하는 예를 도시하였지만, 본 발명은 상기 실시예로 한정되지 않는다. 이외, 다른 실시예에서는 NMOS(N-type metal-oxide-siliconductor), PMOS(P-type metal-oxide-siliconductor), LDMOS(Laterally Diffused metal-oxide-siliconductor), BJT(Bipolar Junction Transistor), 다이오드, 쇼트키 다이오드 중 선택되는 어느 하나 이상을 형성할 수 있다.
이어, 상기 SOI층(300)에 형성된 소자를 구동하기 위하여 층간 절연막(400)을 형성하고, 상기 소자들의 전극과 연결되는 플러그(430p) 및 금속 배선(500)을 형성할 수 있다. 상기 플러그(430p)로는 질화 티타늄 및 텅스텐으로 구성된 플러그(TiN + W Plug)가 활용될 수 있다.
도 5a 내지 도 5d에서는 상기 절연층(200)에 중공(250)을 형성하는 단계에 앞서 상기 SOI층(300)에 STI(310)를 형성하는 과정에서 상기 STI(310)의 측면 및 하부면 등에 식각 방지막(320)을 형성함으로써 이후 중공(250)을 형성하는 과정에서 이미 형성된 STI(310)에 대한 손상을 방지하는 실시예를 도시하고 있다.
본 발명에 적용가능한 다른 예에서는, 상기 예와 달리 절연층(200) 내 중공(250)을 형성하는 단계를 SOI층(300)에 STI(310)를 형성하는 단계보다 앞서 수행할 수 있다. 이하, 도 6a 내지 도 6d를 통해 상세히 설명한다.
도 6a에 도시된 바와 같이, 준비된 SOI 웨이퍼에 대해 별도의 마스크(350)를 이용한 식각 공정을 수행하여, 절연층(200) 내 중공(250)을 SOI층(300)의 STI(310)보다 먼저 형성할 수 있다.
도 5b의 경우와 마찬가지로, SOI층(300)의 일부분을 선택적으로 건식 식각하여 절연층(200)이 노출되도록 한다. 상기 식각 공정에 의해 SOI층(300)에는 일종의 갭 영역(260g)이 형성된다. 비등방성 식각(anisotropic etching) 방법을 적용하여 갭 영역(260a)을 형성할 수 있다. 상기 갭 영역(260g) 형성 후, 절연층(200) 즉, BOX층에 중공을 형성하기 위해 습식 식각을 한다. 습식 식각의 정도에 따라 기판(100)이 노출될 수 있다. 이와 같은 식각 공정을 통해 SOI웨이퍼의 절연층(200)에 중공(250)을 형성하게 된다. 습식 식각은 등방성 식각(isotropic etching)이기 때문에 원형 또는 타원형의 중공이 형성된다. 본 발명에 따른 적용예에 따라 상기 식각 공정을 통해 형성하는 중공(250)의 크기 및 위치는 다양하게 적용될 수 있다. 예를 들어, SOI층(300)에 형성되는 일 소자의 소스 영역 또는 드레인 영역의 하부 영역에만 중공(250)을 형성할 수도 있으며, 도 6a와 달리 절연층의 높이보다 작은 높이만큼만 식각 공정을 수행하여 중공(250)을 형성할 수도 있다.
또한, 상기 식각 공정으로는 건식 식각(dry etchiing) 또는 습식 식각(wet etching)이 선택적으로 적용될 수 있다.
도 6b에 도시된 바와 같이, 식각 공정을 통해 노출된 중공(250) 및 SOI층(300)을 감싸는 식각 방지막(320)을 형성하고, 상기 노출된 중공(250)의 입구를 절연막(260c)으로 메울 수 있다.
먼저, 식각 공정을 통해 노출된 중공(250) 및 SOI층(300)을 감싸도록 식각 방지막(320)을 형성한다. 이후, 산화막 증착 공정을 통해 상기 노출된 중공(250)을 산화막으로 메워 밀봉된 중공(250)을 형성한다. 이후 본 발명에 따른 반도체 제조 방법에 따라, 선택적으로 CMP 공정을 추가함으로써 SOI 웨이퍼의 표면에 형성된 절연층을 연마할 수도 있다.
도 6c에 도시된 바와 같이, 상기 SOI층(300)에 STI(310)를 형성한다. 이를 위해 별도의 마스크 공정 및 식각 공정이 활용될 수 있다.
먼저, SOI층(300)에 STI(310)를 형성하기 위해서는 STI(310)를 형성하고자 하는 영역에 트렌치를 형성한다. 이를 위해, 상기 STI(310) 형성을 위한 마스크 및 식각 공정을 통해 트렌치를 형성할 수 있다. 트렌치를 형성하기 위해 식각 공정을 수행하게 되는데, 중공(250)이 상기 트렌치를 형성하는 영역의 하부 영역에 위치할 경우 상기 식각 공정을 통해 이미 형성된 중공(250)이 손상을 받을 수 있다. 즉, 상기 식각 공정에 의해 이미 형성된 중공(250)의 외곽부에 손상이 발생할 수 있다.
이에, 본 발명에서는 중공(250) 형성 후, 상기 중공(250) 및 SOI층(300)의 표면을 감싸도록 식각 방지막(320)을 형성함으로써 상기 식각 공정에 의해 중공(250)이 손상을 받는 것을 방지할 수 있다. 즉, 이미 형성된 중공(250)의 외곽부에 식각 방지막(320)을 형성함으로써 트렌치를 형성하기 위한 식각 공정으로 인해 중공(250)이 손상을 받는 것을 미연에 방지할 수 있다. 식각 방지막(320)의 일 예로는 실리콘 질화막 라이너가 적용될 수 있다.
이어, 형성된 트렌치 내에 산화막 등의 절연막을 형성함으로써 SOI층(300)에 STI(310)를 형성한다.
도 6d에 도시된 바와 같이, 상기 SOI층(300)에 다양한 소자를 형성할 수 있다. 이에 대해서는 도 5d를 통해 상세히 설명한 바 이하 생략한다.
앞서, 도 5a 내지 도 6d에서는 SOI 웨이퍼의 절연층(200)에 형성되는 중공(250)이 SOI층(300)에 형성되는 능동 소자의 소스/드레인 영역의 하부 영역만을 포함하도록 형성되는 예를 도시하였다.
다만, 상기 예는 본 발명의 구성을 용이하게 설명하기 위해 선택된 예에 불과하며, 적용예에 따라 상기 중공(250)의 크기, 모양 등은 상기 예와 달리 형성될 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
10: SOI 기판
100: 기판
200: 절연층 250: 동공
260: 절연층 260g: 갭 영역
300: SOI층 310: STI
320: 식각 방지막 350: 패터닝 마스크
331, 332: 활성 영역 400: 층간 절연막
430s: 실리사이드 430p: 플러그
500: 플러그 및 금속 배선

Claims (14)

  1. 반도체 기판;
    상기 기판 상에 형성된 절연층;
    상기 절연층 상에 형성된 SOI 층;
    상기 SOI 층에 형성된 소자 분리막 및 활성 영역;
    상기 절연층 내에 형성된 한 개 이상의 중공; 및
    상기 중공의 입구를 막는 밀봉 절연막; 을 포함하는 SOI 구조에 중공을 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 중공의 표면에 형성된 절연막;을 더 포함하는 SOI 구조에 중공을 포함하는 반도체 소자.
  3. 제 2항에 있어서,
    상기 중공의 상부 영역에,
    상기 활성 영역의 드레인 영역, 소스 영역 또는 채널 영역 중 선택되는 어느 하나 이상의 일부 또는 전체가 형성되는 것을 특징으로 하는 SOI 구조에 중공을 포함하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 중공의 측벽에 형성된 중공 보호막;을 더 포함하는 것을 특징으로 하는 SOI 구조에 중공을 포함하는 반도체 소자.
  5. 제 1항에 있어서,
    상기 소자 분리막의 측벽에 형성된 보호막;을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 1항에 있어서,
    상기 소자 분리막과 상기 중공 사이에 형성된 보호막과 절연막을 포함하는 것을 특징으로 하는 SOI 구조에 중공을 포함하는 반도체 소자.
  7. 제 1항에 있어서,
    상기 반도체 소자는,
    CMOS(Complementary Metal-Oxide Semiconductor), NMOS(N-type Metal-Oxide Semiconductor), PMOS(P-type Metal-Oxide Semiconductor), LDMOS(Laterally Diffused Metal-Oxide Semiconductor), BJT(Bipolar Junction Transistor), 다이오드, 쇼트키 다이오드 중 선택되는 어느 하나 이상을 포함하는 것을 특징으로 하는 SOI 구조에 중공을 포함하는 반도체 소자.
  8. 기판과 SOI층 사이에 절연층을 포함하는 SOI 기판 위에 패터닝을 하는 단계;
    상기 SOI층을 선택적으로 식각하여 갭 영역을 형성하고 상기 절연층을 노출시키는 단계;
    상기 노출된 절연층을 식각하여 상기 절연층 내에 중공을 형성하는 단계; 및
    상기 중공을 밀봉하는 단계;를 포함하는 SOI 구조에 중공을 포함하는 반도체 소자 제조 방법.
  9. 제 8항에 있어서,
    상기 중공을 밀봉하는 단계는;
    열적 산화 방법 또는 CVD 방법을 활용하여 중공을 밀봉하는 것을 특징으로 하는 SOI 구조에 중공을 포함하는 반도체 소자 제조 방법.
  10. 제 8항에 있어서,
    상기 중공을 밀봉하는 단계는;
    상기 갭 영역을 절연막으로 메꾸는 단계를 포함하는 것을 특징으로 하는 SOI 구조에 중공을 포함하는 반도체 소자 제조 방법.
  11. 제 8항에 있어서,
    상기 SOI 기판 위에 패터닝을 하는 단계 이전, 상기 SOI층에 소자 분리막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 SOI 구조에 중공을 포함하는 반도체 소자 제조 방법.
  12. 제 11항에 있어서,
    상기 소자 분리막을 형성하는 단계는,
    상기 SOI층에 마스크 공정을 통해 하나 또는 두 개 이상의 트렌치를 형성하는 트렌치 형성 단계;
    상기 트렌치의 측면에 식각 방지막을 형성하는 단계; 및
    상기 트렌치를 절연막으로 채우는 단계;를 포함하는 것을 특징으로 하는 SOI 구조에 중공을 포함하는 반도체 소자 제조 방법.
  13. 제 8항에 있어서,
    상기 중공을 형성하는 단계 이후, 상기 중공의 표면에 중공 보호막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 SOI 구조에 중공을 포함하는 반도체 소자 제조 방법.
  14. 제 8항에 있어서,
    상기 중공을 밀봉하는 단계 이후, 상기 SOI층에 소자 분리막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 SOI 구조에 중공을 포함하는 반도체 소자 제조 방법.
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