KR19980054499A - 반도체 장치의 전계효과트랜지스터 및 그 제조방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 장치 제조방법.

2. 발명이 해결하려고 하는 기술적 과제

단채널 효과를 효과적으로 억제하면서 소오스/드레인간의 직렬저항을 크게 감소시킬 수 있는 전계효과트랜지스터 및 그 제조방법을 제공하고자 함.

3. 발명의 해결방법의 요지

하부 기판, 매몰 절연막 및 상부 기판으로 형성된 반도체 기판상에 채널 영역 형성용 마스크를 사용한 식각 공정에 의해 상기 상부 기판을 식각하여 트렌치를 형성하되, 상기 상부 기판을 소정두께 잔류시키고, 이를 이온주입 마스크로 하여 채널 이온주입 고정을 실시한 후, 전체구조 상부에 게이트 절연막 및 게이트 전극용 전도막을 형성하고, 식각하여 게이트 전극을 형성한 다음, 소오스/드레인 영역을 형성하는 것을 포함해서 이루어진 전계효과트랜지스터 제조방법을 제공하고자 함.

4. 발명의 중요한 용도

반도체 소자 제조 공정 중 전계효과트랜지스터 및 그 제조 공정에 이용됨.

Description

반도체 장치의 전계효과트랜지스터 및 그 제조방법

본 발명은 반도체 소자 제조 공정중 반도체 장치의 전계효과트랜지스터(MOSFET) 및 그 제조방법에 관한 것으로, 특히 소오스/드레인간의 직렬저항을 감소시키기 위한 반도체 장치의 전계효과트랜지스터 및 그 제조방법에 관한 것이다.

일반적으로, 씬 필름(Thin Film)을 사용하여 완전히 공핍된(Fully Depeleted) 소오스/드레인 영역 및 채널 영역을 갖는 SOI(Silicon On Insulator) 기판을 사용한 전계효과트랜지스트나 CMOS는 소자의 운영 전압(Operation Voltage)으로 1.5V 이하의 저전압을 사용하는 소자에 있어서 매우 유용하게 응용되고 있다.

도1은 종래기술에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도로, 기판의 최상부면에서 약 1000Å 내지 3000Å 정도 아래쪽에 약 2000Å 내지 5000Å 정도 두께의 매몰 산화막(Buried Oxide)(1a)이 형성된 SOI(Silicon On Insulator) 기판(1)의 일부를 열산화 공정에 의해 산화시켜 필드 산화막(도시하지 않음)을 형성하고, 전체구조 상부에 게이트 산화막(2) 및 게이트 전극용 폴리실리콘막(3)을 차례로 형성한 후, 게이트 전극용 마스크를 사용한 식각 공정에 의해 상기 게이트 전극용 폴리실리콘막(3) 및 게이트 산화막(2)을 선택식각하여 게이트 전극을 형성한 다음, 소오스/드레인 이온주입 공정에 의해 소오스/드레인 영역(4)을 형성한 것을 도시한 것이다.

상기와 같은 SOI 기판을 사용한 전계효과트랜지스터의 경우 일반적인 벌크 실리콘 기판(Bulk Silicon Wafer)에 의해 래치-업(LATCH-UP)에 강하고, 낮은 문턱 전압(Low Treshold Voltage) 조절이 용이하며, 저전압 소자에 유용하게 적용할 수 있으며, 또한 소자의 고집적이 용이하다는 장점이 있다.

그러나, 얇은 SOI 기판상에 소오스/드레인 영역을 형성하게 되므로, 소자의 동작에 있어서, 소오스/드레인간의 직렬저항이 증가하게 되며, 이를 해결하기 위하여 두꺼운 SOI 기판을 사용하게 될 경우 소오스/드레인간의 직렬저항은 감소하게 되나, 단채널 효과(Short Channel Effect)를 효과적으로 억제할 수 있는 채널 영역형성이 용이하지 못하다는 등의 문제점이 있었다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 단채널 효과를 효과적으로 억제하면서 소오스/드레인간의 직렬저항을 크게 감소시킬 수 있는 반도체 장치의 전계효과트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.

도1은 종래기술에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도,

도2A 및 도2B는 본 발명의 일실시예에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : SOI 기판10a : 매몰 산화막

20 : 게이트 산화막30 : 게이트 전극

40 : 소오스/드레인 영역50 : 포토레지스트 패턴

상기 목적을 달성하기 위하여 본 발명은 하부 기판 ; 상기 하부 반도체 기판상에 형성된 매몰 절연막 ; 상기 매몰 절연막상에 형성된 상부 기판 ; 소정부위가 부분 식각되어 트렌치된 상부 기판 ; 상기 트랜치된 상부 기판 및 소정부위의 식각되지 않은 상부 기판상에 형성된 T형 게이트 전극 ; 및 상기 T형 게이트 전극 양측 하부의 식각되지 않은 상부 기판에 형성된 소오스/드레인 영역을 구비하는 것을 특징으로 한다.

또한, 본 발명은 하부 기판, 매몰 절연막 및 상부 기판으로 형성된 반도체 기판상에 채널 영역 형성을 위한 포토레지스트 패턴을 형성하는 단계 ; 상기 포토레지스트 패턴을 식각마스크로 상기 상부 기판을 식각하여 트렌치를 형성하되, 상기 상부 기판을 소정두께 잔류시키는 단계 ; 상기 상부 기판에 대해 채널 이온주입 공정을 실시하는 단계 ; 전체구조 상부에 게이트 절연막 및 게이트 전극용 전도막을 형성하는 단계 ; 게이트 전극용 마스크를 사용하여 상기 게이트 전극용 전도막 및 게이트 절연막을 선택식각하는 단계 ; 및 소오스/드레인 이온주입 공정에 의해 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도2A 및 도2B는 본 발명의 일실시예에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도이다.

먼저, 2A는 기판의 최상면에서 약 3000Å 내지 5000Å 정도 아래쪽에 약 2000Å 내지 5000Å 정도 두께의 매몰 산화막(Buried Oxide)(10a)이 형성된 SOI(Silicon On Insulator) 기판(10)의 일부를 열산화 공정에 의해 산화시켜 필드 산화막(도시하지 않음)을 형성하고, 채널 영역 형성용 마스크를 사용한 식각 공정에 의해 상기 SOI 기판(10) 을 식각하여 트렌치를 형성하되, 상기 매몰 산화막(10a) 상부에 약 200Å 내지 500Å 정도의 두께의 SOI 기판(10) 이 잔류하도록 식각한 것을 도시한 것이다.

그리고, 도2B는 채널 이온주입 공정을 실시하고, 전체구조 상부에 게이트 산화막(20) 및 게이트 전극용 폴리실리콘막의 증착 및 도핑 공정을 진행한 후, 게이트 전극용 마스크를 사용한 식각 공정에 의해 상기 게이트 전극용 폴리실리콘막 및 게이트 산화막(20)을 식각하여 게이트 전극(30)을 형성한 다음, 소오스/드레인 이온주입 공정에 의해 소오스/드레인 영역(40)을 형성하고, 열처리(Anneal)한 것을 도시한 것이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 종래보다 두배 정도 두꺼운 SOI 기판을 이용하여 채널 영역 형성용 마스크를 사용하여 채널 형성 영역의 SOI 기판을 식각하여 채널 영역 형성 부위의 SOI 기판의 두께를 크게 낮추는 대신 소오스/드레인 영역은 종래보다 두배로 두껍게 형성시킴으로써, 소오스/드레인간의 직렬저항을 크게 감소시킴과 동시에 채널 영역은 종래보다 얇게 형성할 수 있어 단채널 효과를 매우 효과적으로 억제할 수 있다.

Claims (8)

1. 하부 기판 ;

   상기 하부 반도체 기판상에 형성된 매몰 절연막 ;

   상기 매몰 절연막상에 형성된 상부 기판 ;

   소정부위가 부분 식각되어 트렌치된 상부 기판 ;

   상기 트랜치된 상부 기판 및 소정부위의 식각되지 않은 상부 기판상에 형성된 T형 게이트 전극 ; 및

   상기 T형 게이트 전극 양측 하부의 식각되지 않은 상부 기판에 형성된 소오스/드레인 영역을 구비하는 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터.
2. 제 1 항에 있어서,

   상기 상부 기판은 약 3000Å 내지 5000Å 정도 두께인 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터.
3. 제 2 항에 있어서,

   상기 매몰 절연막은 약 2000Å 내지 5000Å 정도 두께인 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터.
4. 하부 기판, 매몰 절연막 및 상부 기판으로 형성된 반도체 기판상에 채널 영역 형성을 위한 포토레지스트 패턴을 형성하는 단계 ;

   상기 포토레지스트 패턴을 식각마스크로 상기 상부 기판을 식각하여 트렌치를 형성하되, 상기 상부 기판을 소정두께 잔류시키는 단계 ;

   상기 상부 기판에 대해 채널 이온주입 공정을 실시하는 단계 ;

   전체구조 상부에 게이트 절연막 및 게이트 전극용 전도막을 형성하는 단계 ;

   게이트 전극용 마스크를 사용하여 상기 게이트 전극용 전도막 및 게이트 절연막을 선택식각하는 단계 ; 및

   소오스/드레인 이온주입 공정에 의해 소오스/드레인 영역을 형성하는 단계를 포함해서 이루어진 반도체 장치의 전계효과트랜지스터.
5. 제 4 항에 있어서,

   상기 반도체 기판은 SOI 기판인 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
6. 제 4 항에 있어서,

   상기 상부 기판은 약 3000Å 내지 5000Å 정도 두께인 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
7. 제 6 항에 있어서,

   상기 매몰 절연막은 약 2000Å 내지 5000Å 정도 두께인 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
8. 제 4 항에 있어서,

   상기 트렌치를 형성을 위한 식각 공정에 의해 약 200Å 내지 500Å 정도의 두께의 상부 기판을 잔류시키는 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.