TWI506726B - 藉由覆蓋淺溝槽隔離區域的較優整合性高介電係數金屬閘極堆疊 - Google Patents

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Description

藉由覆蓋淺溝槽隔離區域的較優整合性高介電係數金屬閘極堆疊
本發明係有關於一種製造包含先進電晶體元件的高精密積體電路，該先進電晶體元件包括電容增加的閘極結構，該閘極結構包含高介電閘極介電材料。
製造先進積體電路如CPUs、儲存裝置、ASICs(特殊應用積體電路)及類似者，根據特定的電路佈局，需要在給定的晶片面積上形成許多電路元件。在不同的積體電路中，場效電晶體代表一種重要的電路元件型式，實質上決定積體電路的效能。通常，目前實施多種製程技術，形成場效電晶體，其中，對於許多複雜的電路型式，CMOS技術因為操作速度及/或功率消耗及/或成本效應而成為最好的方式之一。在使用CMOS技術製造複雜積體電路的過程中，在包含晶半導體層的基板上，形成百萬個電晶體，亦即n-通道電晶體及p-通道電晶體。無論場效電晶體是n-通道電晶體或p-通道電晶體，典型地包括藉由高摻雜區域的介面形成所謂的pn-接合，稱為汲極及源極區域，與該高摻雜區域相鄰為輕摻雜或非摻雜的區域如通道區域。在場效電晶體中，通道區域的傳導性亦為傳導通道的驅動電流能力，是由閘極電極控制，該閘極電極與該通道區域相鄰且被薄絕緣層分離。在形成傳導通道之後，由於施加適當的控制電壓至閘極電極，通道區域的傳導性取決於通道區域中電荷載體的移動性。
電晶體元件關鍵尺寸的持續縮小已經造成場效電晶體的閘極長度為50 nm或更小，因而提供具有更高效能及更高封裝密度的精密半導體裝置。該電晶體的電性效能的增加與通道長度縮小有關，造成場效電晶體的驅動電流及切換速度增加。在另一方面，通道長度的縮小與這些電晶體的通道可控制性及靜漏電流有關。已知為了提供所要的靜態及動態電流流動可控制性，具有非常短通道的場效電晶體可能需要在閘極電極結構及通道區域之間增加電容耦合。一般而言，由於矽/二氧化矽介面的超特性，利用減少閘極介電材料的厚度來增加電容耦合，該閘極介電材料的形成通常以二氧化矽材料為基礎，可能結合氮物種。然而，實施上述辨識程度的通道長度後，以閘極介電材料為基礎的二氧化矽之厚度可達到1.5奈米或更小，其後由於通過非常薄閘極介電材料電荷載體的直接隧道，造成明顯的漏電流。由於更進一步減少二氧化矽閘極介電材料的厚度後，指數增加的漏電流無法與熱功率設計需求兼容，所以已經發展其他機制，能更進一步促進電晶體效能及/或降低整體電晶體尺寸。
例如，藉由在矽通道區域為基礎的電晶體元件中產生應變元件，可促進電荷載體移動性以及通道的整體傳導性。對於具有標準晶圖架構的矽材料，亦即(100)表面定向，通道長度方向定向沿著<100>均等方向，在電流方向中拉伸應變可促進電子的傳導性，因而改善n-通道電晶體的電晶體效能。在另一方面，在電流方向中壓縮應變可增加 電洞的移動性，且可因而提供p-通道電晶體中的超傳導性。因此，已經發展多應變誘導機制，就其本身而言，需要複雜的製造順序用於實施這些技術。在進一步裝置比例之後，「內部」應變誘導源如嵌入式的應變誘導半導體材料可代表非常有效率的應變誘導機制。例如，為了促進這些電晶體的效能，常在p-通道電晶體的汲極及源極區域中，施加併入壓縮應變誘導矽/鍺合金。為了達到此目的，在前製造階段中，在側向相鄰於p-通道電晶體閘極電極結構的主動區域中，形成凹槽，藉由間隔層覆蓋n-通道電晶體。接著以選擇性磊晶生長技術為基礎，用矽/鍺合金填充這些凹槽。在形成凹槽的蝕刻製程及後續磊晶生長製程過程中，為了不使閘極電極的敏感材料如矽為基礎的電極材料，過度暴露於形成凹槽及選擇性生長矽/鍺合金的環境，必須封裝p-通道電晶體的閘極電極。其後，可暴露該閘極電極結構，且可根據任何適當製程策略，藉由形成汲極及源極區域，繼續進一步的處理。
基本上，上述應變誘導機制是非常有效率的概念，用以改善p-通道電晶體的電晶體效能，其中，最後得到在電晶體通道區域中的應變效率，主要取決於半導體合金內部的應變程度，以及此材料對於通道區域的側向抵銷。典型地，應變誘導半導體合金的材料組成受限於目前可獲得的精密選擇性磊晶沉積方法，矽/鍺合金目前無法使鍺濃度超過約30原子百分比。因此，在通道區域中總應變的改善需要降低矽/鍺合金對於通道區域的側向抵銷，所以，任何保 護間隔結構的寬度必須減小。
除了在精密場效電晶體中提供應變誘導機制外，為了克服習知二氧化矽/多晶矽閘極電極結構的限制，已經提出精密的閘極電極材料。為此，習知的二氧化矽閘極介電材料至少部分被替換為所謂的高介電常數(high-k)介電材料，亦即介電常數為10或更高的介電材料，可造成閘極電極及通道區域之間的高電容，而提供最小物理厚度，將所得的漏電流保持在可接受的程度。為了達到這個目的，多種介電材料如氧化鉿材料、氧化鋯、氧化鋁及類似者可用於精密閘極電極結構。再者，由於在閘極介電材料附近，多晶矽典型受到電荷載體消耗而降低有效電容，所以至少在閘極介電材料附近亦可替換多晶矽材料。再者，在考慮之下為了得到電晶體的理想臨界電壓，用精密高介電常數閘極介電材料，標準多晶矽材料的功函數及對應的摻雜不再足以提供所需要的閘極電極材料電子特性。因此，為了至少在閘極介電材料的附近得到理想的功函數以及增加閘極電極材料的傳導性，在閘極介電材料及/或適當的電極材料中，典型併入調整金屬物種(例如，鋁、鑭及類似者)的特定功函數。
因此，已經發展多種精密製程策略，其中，在一些方法中，可在前製造階段中提供精密閘極材料如高介電常數介電材料及含金屬的電極材料，可能包含調整金屬物種的功函數，結合多晶矽材料，因而提供與習知製程策略的高相容性，用於形成精密場效電晶體。然而，為了避免臨界 電壓偏移或是精密高介電常數金屬閘極電極結構的任何其他變數，必須保證對於包含高介電常數介電材料及含金屬電極材料的敏感材料系統有可靠的限制。
為了進一步促進精密場效電晶體的裝置效能，已經提出結合精密高介電常數閘極電極結構及應變誘導機制，例如，在電晶體的主動區域中藉由併入應變誘導半導體合金。在此例子中，電晶體的閘極電極結構的封裝可能需要併入嵌入式的應變誘導半導體合金，必須在不利的要求基礎上實施。在一方面，例如，在併入應變誘導半導體材料之前、過程中以及之後，閘極電極結構的限制必須確保敏感材料系統的完整，以及在另一方面，考慮應變誘導機制的增進效率，任何保護間隔元件，例如，選擇氮化矽材料的厚度為較小厚度。所以，典型使用間隔組件的厚度折衷及精密電晶體的效能增加。
然而，在許多習知方法中，在精密高介電常數金屬閘極電極結構的圖案化過程中，整體缺陷需要有效率的濕化學清理製程。為了達到此目的，已經證實SPM(硫酸及過氧化氫的混合物)溶液是非常有效率的清理劑，然而「有效」移除精密閘極電極結構中的含金屬電極材料如氮化鈦。在SPM基礎上省略清理步驟或提供較低銷率的清理方法可明顯地增加整體缺陷，因而造成顯著的產率損失。然而，使用有效率的SPM清理溶液會造成在精密半導體設計中明顯的閘極錯誤，詳細說明如第1a圖至第1f圖所示。
第1a圖係根據複雜設計，係示意地顯示半導體裝置 100的俯視圖。如圖所示，裝置100或其設計包括主動區域102a，其係半導體區域，於其中形成一或多個電晶體。例如，該主動區域102a包括三個電晶體150a，個別具有閘極電極結構130a。閘極電極結構130a可包含複雜材料系統，包含高介電常數介電材料及含金屬的電極材料，如上所述。基本上，閘極電極結構130a代表傳導線延伸通過該主動區域102a，並且典型在端部形成隔離區域102c，側向刻畫該主動區域102a及任何其他的主動區域(未顯示)。再者，根據設計需求，閘極電極結構130c亦可延伸在隔離區域102c上接近該主動區域102a。在精密應用中，閘極電極結構130a、130c的長度可為50 nm或更小，因而閘極電極結構130c及主動區域102a之間的距離可顯著小於關鍵閘極長度。再者，電晶體150a可代表需要併入應變誘導半導體材料的裝置，該應變誘導半導體材料如矽/鍺合金，可能結合半導體合金用於適度調整電晶體150a的臨界電壓。
所以，根據第1a圖所示的幾何架構，在形成該裝置100之後，需要多個複雜製程步驟，形成該隔離區域102c及該主動區域102，其後是用於實施該閘極電極結構130a、130c的精密圖案化製程，結合形成用於調整該電晶體150a的臨界電壓半導體合金的任何製程。為了達到此目的，典型使用複雜濕化學清理方法，對於最後得到的裝置特性具有負面影響，甚至造成顯著的閘極錯誤。例如，已經發現，特別是在該閘極電極結構130a、130c中敏感材料 系統的含金屬電極材料明顯受到破壞或是缺失，造成對應電晶體元件的降低效能或總錯誤。因此，為了適當地封裝敏感閘極材料系統，在圖案化該閘極電極結構130a、130c之後，立即提供適當的側壁間隔結構或保護墊。雖然這概念明顯地減少閘極錯誤，但是會發生更多的產率損失，其中，已知特別關鍵區100c顯著地有助於任何的裝置錯誤。例如，關鍵區100c之一為閘極電極結構或閘極線130c，位置接近於該主動區域102a。再者，從該主動區域102a延伸至該隔離區102c的閘極電極結構130a之端部亦代表關鍵帶，其中發現敏感閘極材料的較差完整性。特別是該主動區域102a附近隔離區域102c的明顯凹陷，提供閘極電極結構130a、130c較低的效率封裝，其後造成後續製程中明顯的產率損失，詳細說明如第1b-1f圖所示。
第1b圖係根據第1a圖中的Ib，係示意地顯示半導體裝置100的橫切面。如圖所示，該裝置100包括基板101及矽材料的半導體層102。當嵌入式絕緣材料(未顯示)形成在該半導體層102下方時，該基板101及該半導體層102可形成SOI(絕緣體上矽)架構。在其他例子中，當該半導體層102是該基板101的結晶半導體材料之部分時，該半導體層102及該基板101形成塊配置。該半導體層102典型包括多個主動區域如該主動區域102a，由該隔離區域102c側向刻畫。該隔離區域102c典型由二氧化矽組成，且具有明顯凹陷102r接近該主動區域102a。再者，該閘極電極結構130a、130c分別形成在該主動區域102a及該 隔離區域102c上，並包括材料系統131，成為閘極介電材料，包含高介電常數介電材料如氧化鉿及類似者，結合習知的介電材料如氮氧化矽及類似者。再者，該材料系統131包括含金屬蓋或電極材料如氮化鈦，亦可包含適當的金屬物種，而得到所要的功函數，如上所述。因此，該材料系統131包括多個個別材料層，其中，不同材料層的特定數量及組成取決於裝置及製程需求。再者，該閘極電極結構130a、130c包括其他電極材料132，例如，矽材料，接著是介電覆蓋材料133如氮化矽材料、二氧化矽材料或其組合以及類似者。再者，在該材料132及131的側壁上形成如由氮化矽組成的墊或間隔134，因而在該系統131中任何敏感材料被受到適當保護。
第1c圖係示意地顯示第1a圖中沿著區段Ic的橫切面。因此，如圖所示，在主動區域102a上方形成該閘極電極結構130a，並且一端部延伸至隔離區域102c中。在這區域中，該明顯凹陷102r典型存在，並且對於該閘極電極結構130a的最後特性可具有顯著影響。
在以下製程技術的基礎上，形成如第1b圖及第1c圖所示的半導體裝置100。其後，可使用適當的掩膜方法，在不同的主動區域中如該主動區域102a，併入所要的槽摻質物種，因而調整基本的電晶體特性如傳導性形式、臨界電壓等。典型地必須使用多個清理製程，可造成在該隔離區域102c中某程度的材料腐蝕，其中，蝕刻製程的其他重修製程可進一步造成不想要的材料腐蝕。再者，如上所述， 在一些主動區域中，在選擇性磊晶成長技術基礎上，例如，適當調整p-通道電晶體的臨界電壓，常提供其他半導體材料(未顯示)，其中，對應的掩膜製程結合選擇性磊晶成長技術以及在隔離區域102c中相關的表面製備製程造成明顯的材料損失，特別是在該主動區域102a的附近當對應於p-通道電晶體時。其後，繼續進一步的製程，藉由提供材料層給系統131，可結合其他熱處理，擴散功函數調整金屬物種及類似者。最後，在適當製程技術基礎上，沉積該材料132及該覆蓋材料133可結合附加的犧牲材料如硬掩膜材料及類似者。應該理解，提供適當功函數金屬，分別用於p-通道電晶體及n-通道電晶體亦可涉及個別的圖案化製程。接著，使用精密蝕刻及蝕刻技術，將複雜層堆疊圖案化，其後沉積間隔層或墊，後續圖案化成為墊或間隔結構134。為了達到此目的，可使用不同的製程策略，其中，在其他裝置區域中，稍後製造階段可將間隔或墊材料圖案化，而在其他例子中，可在沉積間隔材料之前，形成且圖案化墊材料，該間隔材料可用於形成該結構134。
參照第1d圖至第1f圖，製程順序被描述為實例，用以說明錯誤機制，其中，該閘極電極結構如該閘極電極結構130c(參照第1b圖)的封裝可能不足，並且造成明顯的產率損失。然而，應該理解如第1c圖所示，藉由該明顯凹陷102r造成的閘極電極結構130的端部，亦會發生敏感閘極材料的類似暴露。
第1d圖係示意地顯示在蝕刻製程103過程中，該裝置 100用於在相鄰於該隔離區域102c的主動區域102a中，形成凹槽103a。如圖所示，該覆蓋材料133及該墊134可作為蝕刻掩膜。
第1e圖係示意地顯示為了移除任何蝕刻副產物及其他污染的清理製程104過程中的裝置100，亦造成在該凹陷103a中暴露側壁表面區域的一些材料腐蝕。
第1f圖係示意地顯示進一步清理製程106過程中的半導體裝置100，為了移除天然氧化物及類似者，在開始選擇磊晶成長之前，進行該清理製程106。另一方面，在該凹陷103a中可能發生某程度的材料腐蝕，因而敏感材料系統131的側壁表面區域131s可暴露至該閘極電極結構130c的側壁間隔結構134下方。所以，敏感材料可受到攻擊以及被移除，這取決於使用的清理或蝕刻化學。再者，在進一步製程過程中，例如，在該凹陷103a中的磊晶成長應變誘導半導體合金後，可能未有效覆蓋側壁，因而進一步造成在後續製程中系統131的材料破壞。
同樣地，在該閘極電極結構130c(參照第1c圖)的端部處或靠近端部，該隔離區域102c的凹陷架構亦可能造成任何敏感材料的暴露，因而造成整體材料特性的顯著偏移。
根據以上所述，本發明的揭露內容係有關於製造技術及半導體裝置，其中，可在前製造階段中，形成精密高介電常數金屬閘極電極結構，而避免或至少減少一個或多個上述問題。
一般而言，本發明提供製造技術及半導體裝置，其中，減少主動區域附近溝渠隔離區域的凹陷程度，以超效率確保敏感閘極材料的整合。已經知道，特別是在接近主動區域的溝渠隔離區域的凹陷架構造成閘極錯誤或閘極退化，而明顯地造成產率損失。根據本發明揭露的原理，藉由提供適當的介電覆蓋層，在隔離區域中完成超表面形態，對於多種清理方法造成超阻性，因而在形成高介電常數金屬閘極電極結構的複雜製造製程之前及其過程中，明顯地降低過度的材料腐蝕。由於在主動區域附近的超表面形態，可在進一步處理過程中，例如，至少對於一種電晶體型式，在形成應變誘導半導體合金之後，保留敏感閘極材料的封裝。再者，溝渠隔離區域的超蝕刻阻性亦可用於改善整體表面形態，例如，在選擇性形成臨界調整半導體合金的製程順序過程中，典型地產生p-通道電晶體及n-通道電晶體的主動區域之間的任意高度差。例如，由於存在具有超蝕刻阻性的介電覆蓋層，可使用適當高度的主動區域，而不明顯地影響主動區域附近溝渠隔離區域的表面形態。
本發明揭露的一種方法包括使用第一介電填充材料，在半導體裝置的半導體層中，形成溝渠隔離區域，其中，溝渠隔離區域側向刻畫在半導體層中的主動區域。該方法復包括在第一介電材料上，使用第二介電材料，形成覆蓋層，其中，該第一及第二介電材料具有不同的材料組成。此外，該方法包括在主動區域及溝渠隔離區域上，形成閘極電極結構，其中，包含該覆蓋層。
本發明揭露的另一方法包括凹陷溝渠隔離區域的第一介電材料以及在凹陷的第一介電材料上形成第二介電材料成為覆蓋層，而在半導體裝置的半導體層中，形成溝渠隔離區域。該方法復包括在溝渠隔離區域的覆蓋層上，形成閘極電極結構，其中，該閘極電極結構包括高介電常數介電材料。
本發明揭露一種半導導體裝置包括溝渠隔離區域，側向刻畫半導體層中的主動區域。該溝渠隔離區域包括第一介電材料以及形成在第一介電材料上的第二介電材料，其中，該第一及第二介電材料的材料組成不同。該半導體裝置復包括在主動區域的通道區上形成的閘極電極結構，其中，該閘極電極結構包括材料系統，該材料系統包括高介電常數介電材料及含金屬電極材料。閘極電極結構復包括在高介電常數介電材料及含金屬電極材料的側壁上形成的保護墊。
雖然本發明可參照以下詳細說明的實施例及圖式，但是應該理解，以下的詳細說明及圖式並不限制本發明及揭露的特定實施例，描述的實施例只適用於說明本發明的不同方面，本發明的範圍如申請專利範圍所定義的內容。
本申請針對閘極錯誤的問題，閘極錯誤是發生在習知方法在前製造階段中形成高介電係數閘極電極結構時發生。為了達到這個目的，藉由提供適當的介電覆蓋層，明顯地增進溝渠隔離區域的表面型態，對於多種蝕刻化學如 反應濕化學清理方法，具有明顯地增加強度，因而特別是在提供臨界調整半導體合金及類似者所需要的複雜製程之前，明顯地減少或實質上避免過度的材料移除。由於超表面型態，在進行進一步複雜製造製程之後，例如，併入應變誘導半導體材料、適應p-通道電晶體及n-通道電晶體的高度之後，可保留敏感閘極材料的封裝。特別地，可明顯地減少在主動區域鄰近的隔離區域明顯凹陷區造成的任何閘極錯誤，因此造成製造製程中較佳產率，其中，可在前製造階段中，形成高介電常數金屬閘極結構。
參照第2a圖至第2j圖，詳細說明其他實施例，亦可參照第1a圖至第1f圖。
第2a圖係示意地顯示在前製造階段中半導體裝置200的橫切面。如圖所示，該裝置200可包括基板201如半導體材料或適合形成於其上或是在半導體層202上的任何其他載體材料。當在該半導體層202下提供嵌入式的絕緣材料(未顯示)十，該基板201及該半導體層202可形成SOI配置，而在其他例子中，當考慮塊配置時，該半導體層202可直接連接該基板201的結晶半導體材料。再者，在該半導體層202上方形成硬掩膜層210，在所示的實施例中，可包括第一掩膜層210a如二氧化矽層，其後為第二掩膜層210b，例如，氮化矽材料。可在任何已建立的製程技術基礎上，形成層210a、210b，例如，該層210a的氧化作用，或是熱活化CVD(化學蒸氣沉積)的沉積。同樣地，可用任何適當的沉積技術沉積該層210b。該第一掩膜層210a厚 度約為10 nm至25 nm，在溝渠隔離區域中形成介電覆蓋層時，在進一步製程中提供足夠的製程空間。再者，該層210b厚度約為60至100 nm，取決於整體裝置需求。因此，該第一掩膜層210a的厚度210t典型地大於接收習知溝渠隔離區域的半導體裝置的氧化層，如上所述，請參照該半導體裝置100。
第2b圖係示意地顯示進一步製造階段中的裝置200，其中，形成溝渠202t，延伸通過該半導體層202，因而側向刻畫多個主動區域如主動區域202a、202b。為了達到這個目的，為了圖案化掩膜層210，可使用電阻材料，在微影蝕刻製程基礎上，將該掩膜層210適當圖案化，其後該掩膜層210作為蝕刻該半導體層202的硬掩膜。為了達到這個目的，可使用習知方法中任何已知的非等向蝕刻技術。
第2c圖係示意地顯示裝置200，具有形成在該溝渠202t內以及形成在該掩膜層210上方的第一介電材料211。可用任何適當技術形成該材料211，例如，使用氧化作用及/或使用熱活化的CVD技術的沉積，形成或沉積墊材料，例如，二氧化矽墊材料。其後，可使用高密度等離子沉積方法，沉積另一個二氧化矽材料，因而實質上避免無填充該溝渠202t。
第2d圖係示意地顯示材料移除製程205過程中的裝置200，該材料移除製程205可作為化學機械平面化或是使用適當蝕刻方法的拋光製程，用於相對於該掩膜層210b選擇性移除二氧化矽材料。所以，如同習知的STI(淺溝渠隔離) 製程技術，該層210b的氮化矽材料可作為CMP停止材料。
第2e圖係示意地顯示該裝置200暴露至選擇的反應蝕刻氣體208，關於該掩膜材料210b，較佳地可移除該材料211，以及關於該主動區域202a、202b，可選擇性移除該材料211。為了達到這個目的，有多個高選擇性蝕刻方法，例如，氫氟酸及類似者。例如，移除該層210a的材料，該層210b的「蝕刻下」程度可較不關鍵，因為可在後續製程中，有效補償該層210a中的對應材料腐蝕。在蝕刻製程208過程中，關於該主動區域202a、202b的表面202s，該介電材料211的表面211s之凹陷程度表示為211r，且可被調整。例如，該凹陷程度211r可被調整為約5至50 nm，取決於在後續製造階段中，填充在該溝渠202t中的另一介電材料的蝕刻阻性。
第2f圖係示意地顯示該半導體裝置200，具有形成在該掩膜層210b上方以及形成在該第一介電材料211上的第二介電材料212，因而填充該隔離區域202t。在一些實施例中，以沉積含矽及氮的介電材料的形式提供該介電材料212，在高密度等離子CVD或低壓CVD的基礎上，使用於沉積氮化矽材料的方法。在沉積該材料212之前或之後，進行退火製程，將該介電材料211提高密度，例如，在沉積材料211之後(參照第2c圖)，因而該材料211及212結合可靠的填充該隔離溝渠202t，以及提供所需的介電及機械特性，而該材料212可提供對於濕化學蝕刻化學如氫氟酸的超蝕刻阻性。
在其他實施例中，該材料212可以是對於二氧化矽材料具有高蝕刻選擇性的任何其他介電材料，亦即該材料211，可用已知的CVD技術沉積無定型碳材料。
第2g圖係示意地顯示在另一材料移除製程209過程中的裝置200，例如，在使用已知方法的平面化製程，例如，移除氮化矽材料，其中，該層210a可作為停止材料。在其他實施例中，為了實質暴露該層210a，可適當選擇拋光時間來控制移除製程209。在其他實施例(未顯示)中，可形成該掩膜層210(參照第2a圖)，包含薄停止層，例如，以氧化鉿及類似者的形式，提供在第2a圖的層210a、210b之間。例如，對應停止層的層厚度可選擇為2至10 nm，其後用於有效控制移除製程209。氧化鉿為已知的材料，亦可作為在該裝置200的後續製程中有效的高介電常數介電材料。
第2h圖係示意地顯示在後續蝕刻製程213中的裝置200，其中，可用任何適當的蝕刻化學如氫氟酸及乙二醇的混合物(HFEG)，或任何其他適當的蝕刻化學，對於矽材料有高選擇性，降低材料211及212組成的溝渠隔離區域202c的高度表示為212r。在這例子中，可降低高度而不影響該主動區域202a、202b。該層210a的材料亦可被移除一些，取決於製程213的蝕刻化學之選擇性。如果需要，可在製程213之前、過程中或之後，移除任何控制材料如氧化鉿及類似者，而使用掩膜層210a的剩餘部分作為適當的蝕刻保護層。
第2i圖係示意地顯示在移除掩膜層210a(參照2h)之後的裝置200。藉由使用已知的濕化學蝕刻方法完成移除，例如，藉由使用HF，其中，在該隔離區域202c中的覆蓋層212可實質上保留先前建立的表面形態。
所以，在具有所要表面形態的隔離區域202c基礎上，繼續後續的製程，其中，該介電覆蓋層212可在任何清理方法中提供超強度，該清理方法典型地包含反應劑，可有效移除任何氧化矽為基礎的材料。例如，在一些製程方法中，可在一種形式的主動區域上，例如，在主動區域202a上，選擇性形成臨界調整半導體材料，而其他的主動區域如該主動區域202b，可被適當覆蓋。為了達到這個目的，可使用已知的掩膜方法及選擇性磊晶成長技術結合適當清理方法，其中，該介電覆蓋層212可明顯地減少該隔離區域202c任何未被掩膜區的過度凹陷。對於該主動區域202a、202b，為了進一步使用非對稱製程造成的整體表面形態，使用阻抗掩膜以及使用適當的蝕刻化學移除該介電覆蓋層212的一部分，可選擇性移除在先前掩膜區中覆蓋層212的材料。在其他例子中，藉由凹陷該主動區域202a以及於凹陷中再成長半導體合金，完成接收臨界調整半導體合金的主動區域202a及不接收對應半導體合金的主動區域202b的高度差，其中，可適當地選擇半導體合金的凹陷程度及/或厚度，得到所要的厚度。
在其他實施例中，如上所述，並參照該半導體裝置100，在圖案化精密高介電常數金屬閘極電極結構之後，可 形成應變誘導半導體合金，其中，該介電覆蓋層212的超強度可明顯地降低暴露敏感閘極材料的機率。
第2j圖係示意地顯示在進一步進階製造階段中的半導體裝置200。如圖所示，可在該主動區域202a上，形成電晶體250a的閘極電極結構230a，以及可在該主動區域202b上，形成電晶體250b的閘極電極結構230b。如第1a圖所示，取決於整體佈局需求，該閘極電極結構230a、230b亦可在該隔離區域202c上方延伸端部。再者，可在靠近該主動區域202a的隔離區及202c上，形成閘極電極結構230c。該閘極電極結構230a…230c可包括材料系統231作為閘極絕緣層，且可包括高介電常數介電材料231b，可結合習知的閘極介電材料231a如二氧化矽、氮氧化矽及類似者。再者，可在該閘極絕緣層231上，形成含金屬閘極材料232a，該含金屬閘極材料232a可包含氮化鈦、氮化鉭及類似者。再者，可提供半導體為基礎的電極材料232。該材料232、232a及該閘極絕緣層231可被墊或側壁間隔物234封裝，且可提供介電覆蓋層233。例如，當電晶體250a、250b代表不同型式的電晶體如p-通道電晶體及n-通道電晶體，該閘極電極結構230a的功函數調整金屬物種及類似者可不同於閘極電極結構230b。再者，在精密應用中，該閘極電極結構230a…230c可具有閘極長度50 nm或更小。
再者，在該主動區域202a中，可提供臨界電壓調整半導體合金如矽/鍺合金251a，作為通道區251的部分，因 而與對應的閘極絕緣層231形成介面251s。所以，如上所述，由於該隔離區域202c中介電覆蓋層212的存在，除了該隔離區域202c的超表面形態，該介電材料211的高度可小於介面251s所定義的高度，如高度差251d所指示。
再者，在一些實施例中，凹槽203a可被填充或過度填充適當的應變誘導半導體材料253如矽/鍺合金、矽/錫合金、矽/鍺/錫合金、矽/碳合金及類似者。在另一方面，取決於整體裝置需求，該材料253及251a不存在該主動區域202b中。
如第2j圖所示，可用上述製程技術形成半導體裝置200，亦可參照該半導體裝置100，亦即在形成具有超表面形態的隔離區域202c之後，由於該介電覆蓋層212，可繼續進一步製程，將適當的槽摻雜物種併入該主動區域202a、202b中，其中，其他的再工作製程不會負面影響最後得到區域202c的表面形態。其後，如果需要，可將材料251a併入該主動區域202a中，而該主動區域202b可被如氧化物硬掩膜材料及類似者掩膜。如上所述，為了得到關於該主動區域202b所要的表面程度，在成長該材料251a之前，可將區域202a凹陷。接著，如上所述，且參照該裝置100，可用製程技術形成該閘極電極結構230a…230c。在形成該閘極電極結構230a…230c的製程中，可形成墊或間隔物234，可靠地限制該敏感閘極材料231a、232a。由於該介電覆蓋層212的強度，可避免或顯著地減少明顯的凹陷部分，例如，該部分102r(參照第1b圖至第1f圖)， 因而亦增加該墊234及該敏感材料231、232a的完整性。
因此，本發明提供製造技術及半導體裝置，其中，藉由減少溝渠隔離區域的表面形態來改善精密高介電常數金屬閘極電極結構的封裝。為了達到這個目的，在用適當介電材料填充隔離溝渠之後，凹陷此材料且提供適當的第二介電材料，該第二介電材料對於多個清理方法具有較高的蝕刻阻性。在此方式中，可得到增加產率，其中，可在前製造階段中，提供高介電常數金屬閘極電極結構。
熟習此技藝之人士參照本發明的說明，可瞭解本發明的其他修改及變異。因此，本發明的說明僅用於說明，且教導熟習此技藝之人士實施本發明。可以理解，本申請的主題及本發明描述的內容視為較佳實施例。
100、200‧‧‧半導體裝置
100C‧‧‧關鍵區
101、201‧‧‧基板
102、202‧‧‧半導體層
102a、202a、202b‧‧‧主動區域
102c‧‧‧隔離區域
102r‧‧‧明顯凹陷
103、213‧‧‧蝕刻製程
103a‧‧‧凹陷
104‧‧‧清理製程
106‧‧‧進一步清理製程
130a、130c、230a、230b、230c‧‧‧閘極電極結構
131‧‧‧敏感材料系統
131s‧‧‧側壁表面區域
132、232‧‧‧電極材料
133‧‧‧介電覆蓋材料
134‧‧‧間隔
150a、250a‧‧‧電晶體
202c‧‧‧溝渠隔離區域
202s、211s‧‧‧表面
202t‧‧‧溝渠
203a‧‧‧凹槽
205、209‧‧‧製程
208‧‧‧蝕刻氣體
210‧‧‧掩膜層
210a‧‧‧第一掩膜層
210b‧‧‧第二掩膜層
210t‧‧‧厚度
211‧‧‧第一介電材料
211r‧‧‧凹陷程度
231‧‧‧材料系統
231a、231b‧‧‧閘極介電材料
232a‧‧‧含金屬閘極材料
233‧‧‧介電覆蓋層
251‧‧‧通道區
251a‧‧‧矽/鍺合金
251d‧‧‧高度差
251s‧‧‧介面
253‧‧‧材料
本發明的進一步實施例被定義於申請專利範圍中，並且參照附隨圖式及以下詳細說明可更瞭解本發明。
第1a圖係示意地顯示半導體裝置的俯視圖，該半導體裝置包括習知製程策略為基礎而形成的高介電常數金屬閘極電極結構；第1b圖及第1c圖係示意地顯示第1a圖的裝置之橫切面；第1d圖至第1f圖係示意地顯示形成嵌入式應變誘導半導體合金的習知製程順序之橫切面圖，根據習知策略而造成明顯的閘極錯誤；以及第2a圖至第2j圖係根據實施例，係示意地顯示藉由 提供另一介電覆蓋層，在具有超表面形態的溝渠隔離區域基礎上，形成高介電常數金屬閘極電極結構之不同製造階段過程中的半導體裝置之橫切面圖。
200‧‧‧半導體裝置
202a、202b‧‧‧主動區域
202c‧‧‧溝渠隔離區域
203a‧‧‧凹槽
211‧‧‧第一介電材料
230a、230b、230c‧‧‧閘極電極結構
231‧‧‧材料系統
231a、231b‧‧‧閘極介電材料
232‧‧‧電極材料
232a‧‧‧含金屬閘極材料
233‧‧‧介電覆蓋層
250a‧‧‧電晶體
251‧‧‧通道區
251a‧‧‧矽/鍺合金
251d‧‧‧高度差
251s‧‧‧介面
253‧‧‧材料

Claims (17)

  1. 一種製造積體電路的方法，係包括：形成由第一掩膜層和第二掩膜層構成的雙重圖案化硬掩膜層，該第一掩膜層在半導體層之表面上以及該第二掩膜層形成在該第一掩膜層上；在半導體裝置的該半導體層中，藉由使用第一介電材料形成溝渠隔離區域穿過該雙重圖案化硬掩膜層，該溝渠隔離區域側向刻畫該半導體層中的主動區域；在該第一介電材料上，藉由使用第二介電材料形成覆蓋層，該第一及第二介電材料具有不同的材料組成；在藉由使用該第二介電材料形成該覆蓋層之前或之後，執行退火製程；移除該第二介電材料以暴露該第一掩膜層；在暴露該第一介電材料下，對由該第二介電層構成之該覆蓋層執行凹陷蝕刻製程，該第二介電層具有上表面且位在低於該第一掩膜層之上表面的一高度處；以及在該主動區域及包含該覆蓋層的該溝渠隔離區域上，形成閘極電極結構。
  2. 如申請專利範圍第1項所述的方法，其中，形成閘極電極結構包括形成閘極絕緣層，以便包括高介電常數介電材料，以及在該閘極絕緣層上方，形成含金屬的電極材料。
  3. 如申請專利範圍第2項所述的方法，其中，形成該閘極電極結構復包括在該閘極絕緣層及該含金屬的電極材 料之側壁上，形成保護墊。
  4. 如申請專利範圍第1項所述的方法，其中，形成該覆蓋層包括至少用該第一介電材料填充隔離溝渠，凹陷該第一介電材料，以及在該凹陷的第一介電材料上形成該第二介電材料。
  5. 如申請專利範圍第4項所述的方法，其中，凹陷該第一介電材料包括調整該第一介電材料的高度至低於該半導體層的表面之高度。
  6. 如申請專利範圍第1項所述的方法，復包括在形成該閘極電極結構之前，在該主動區域上形成半導體合金。
  7. 如申請專利範圍第6項所述的方法，其中，形成該半導體合金包括凹陷該主動區域，以及在該凹陷中選擇性沉積該半導體合金。
  8. 如申請專利範圍第1項所述的方法，復包括該閘極電極結構存在時，在該主動區域中形成凹槽，以及在該凹槽中形成應變誘導半導體材料。
  9. 如申請專利範圍第8項所述的方法，其中，該應變誘導半導體材料包括至少鍺、錫及碳其中之一。
  10. 一種製造積體電路的方法，係包括：形成由第一掩膜層和第二掩膜層構成的雙重圖案化硬掩膜層，該第一掩膜層在半導體層之表面上以及該第二掩膜層形成在該第一掩膜層上；在半導體裝置的該半導體層中，藉由凹陷溝槽隔離區域的第一介電材料，形成該溝渠隔離區域穿過該雙重 圖案化硬掩膜層，以及在該凹陷第一介電材料上，形成第二介電材料作為覆蓋層；執行化學機械拋光製程，移除部份的該第二介電材料和該第二掩膜層，且在該第一掩膜層上停止；在藉由使用該第二介電材料形成該覆蓋層之前或之後，執行退火製程；以及在該溝渠隔離區域的該覆蓋層上，形成閘極電極結構，該閘極電極結構包括高介電常數介電材料。
  11. 如申請專利範圍第10項所述的方法，其中，凹陷該第一介電材料包括調整該第一介電材料的高度至低於該半導體層的表面之高度。
  12. 如申請專利範圍第10項所述的方法，其中，形成第二介電材料作為覆蓋層包括沉積含矽及氮層以及進行平面化製程。
  13. 如申請專利範圍第10項所述的方法，復包括在形成該閘極電極結構之前，在主動區域上形成半導體合金，藉由該溝渠隔離區域，在該半導體層中側向刻畫該主動區域。
  14. 如申請專利範圍第11項所述的方法，其中，形成該閘極電極結構包括形成層堆疊，係包括包含該高介電常數介電材料的閘極絕緣層，以及在該閘極絕緣層上方的含金屬的電極材料，圖案化該層堆疊，以及在該圖案化的層堆疊之側壁上，形成保護墊。
  15. 如申請專利範圍第14項所述的方法，復包括在主動區 域中形成凹槽以及在該凹槽中，形成應變誘導半導體合金，藉由該溝渠隔離區域，在該半導體層中側向刻畫該主動區域，。
  16. 如申請專利範圍第10項所述的方法，復包括使用該第一及第二掩膜層作為蝕刻掩膜，用於在該半導體層中形成溝渠。
  17. 如申請專利範圍第16項所述的方法，其中，該第一掩膜層包括氧化矽材料以及具有約10nm(奈米)或更大的厚度。
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