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Gebiet der vorliegenden Erfindung
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Generell betrifft die vorliegende Erfindung die Herstellung modernster integrierter Schaltungen mit fortschrittlichen Transistoren, die Gatestrukturen mit erhöhter Kapazität aufweisen, die ein Gatedielektrikumsmaterial mit großem ε enthalten.
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Beschreibung des Stands
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Die Herstellung moderner integrierter Schaltungen, etwa von CPU's, Speicherbauelementen, ASICS (anwendungsspezifischen integrierten Schaltungen) und dergleichen macht es erforderlich, dass eine grolle Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau hergestellt wird. In einer großen Fülle von integrierten Schaltungen sind Feldeffekttransistoren eine wichtige Art an Schaltungselementen, die im Wesentlichen das Leistungsverhalten der integrierten Schaltungen bestimmen. Generell wird eine Vielzahl an Prozesstechnologien aktuell eingesetzt, um Feldeffekttransistoren herzustellen, wobei für viele Arten komplexer Schaltungen die CMOS-Technologie eine der vielversprechendsten Vorgehensweisen ist auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergange, die durch eine Grenzfläche aus stark dotierten Gebieten, die als Drain- und Sourcegebiete bezeichnet werden, und einem leicht dotierten oder nicht dotierten Gebiet, gebildet sind, etwa einem Kanalgebiet, das benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt u. a. von der Beweglichkeit der Ladungsträger in dem Kanalgebiet ab.
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Die stetige Verringerung kritischer Abmessungen von Transistoren hat zu einer Gatelänge von Feldeffekttransistoren von 50 nm und deutlich weniger geführt, wodurch komplexe Halbleiterbauelemente mit verbessertem Leistungsverhalten und einer erhöhten Packungsdichte bereitgestellt werden. Die Zunahme des elektrischen Leistungsvermögens der Transistoren ist eng mit einer Verringerung der Kanallänge verknüpft, was zu einem erhöhten Durchlassstrom und zu einer erhöhten Schaltgeschwindigkeit der Feldeffekttransistoren führt. Andererseits ist die Verringerung der Kanallänge mit einer Reihe von Problemen verknüpft im Hinblick auf die Kanalsteuerbarkeit und die statischen Leckströme dieser Transistoren. Es ist gut bekannt, dass Feldeffekttransistoren mit einem sehr kurzen Kanal eine erhöhte kapazitive Kopplung zwischen der Gateelektrodenstruktur und dem Kanalgebiet erfordern, um damit die gewünschte Steuerbarkeit des statischen und dynamischen Stromflusses zu erreichen. Typischerweise wird die kapazitive Kopplung erhöht, indem die Dicke des Gatedielektrikumsmaterials vergrößert wird, das typischerweise auf der Grundlage eines Siliziumdioxidbasismaterials möglicherweise in Verbindung mit einer Stickstoffsorte auf Grund der günstigen Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche hergestellt wird. Beim Einrichten einer Kanallänge in der zuvor genannten Größenordnung erreicht durch die Dicke des siliziumdioxidbasierten Gatedielektrikumsmaterials Werte von 1,5 nm und weniger, was wiederum zu ausgeprägten Leckströmen auf Grund eines direkten Tunnels der Ladungsträger durch das sehr dünne Gatedielektrikumsmaterial führt. Da die exponentielle Zunahme der Leckströme bei einer weiteren Verringerung der Dicke von siliziumdioxidbasierten Gatedielektrikumsmaterialien nicht mit den thermischen Entwurfsleistungsanforderungen verträglich ist, wurden andere Mechanismen entwickelt, um das Transistorleistungsvermögen zu verbessern und/oder um die gesamten Transistorabmessungen zu verringern.
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Beispielsweise kann durch das Erzeugen einer gewissen Verformung in dem Kanalgebiet von siliziumbasierten Transistorelementen die Ladungsträgerbeweglichkeit und somit die gesamte Leitfähigkeit des Kanals erhöht werden. Für ein Siliziummaterial mit einer standardmäßigen Kristallkonfiguration, d. h. einer (100) Oberflächenorientierung und einer Ausrichtung der Kanallängsrichtung entlang einer <110> äquivalenten Richtung, kann eine Zugverformung in der Stromflussrichtung die Leitfähigkeit der Elektronen verbessern, wodurch das Transistorverhalten von n-Kanaltransistoren verbessert wird. Andererseits steigert das Erzeugen einer kompressiven Verformung in der Stromflussrichtung die Beweglichkeit von Löchern und sorgt somit für eine bessere Leitfähigkeit von p-Kanaltransistoren. Es wurde daher eine Vielzahl an verformungsinduzierenden Mechanismen in der Vergangenheit entwickelt, die an sich bereits eine sehr komplexe Fertigungssequenz zum Einrichten dieser Techniken erfordern. Bei einer weiteren Größenreduzierung der Bauelemente sind „interne” verformungsinduzierende Quellen, etwa in Form eines eingebetteten verformungsinduzierenden Halbleitermaterials sehr effiziente verformungsinduzierende Mechanismen. Beispielsweise wird häufig der Einbau einer kompressiven verformungsinduzierenden Silizium/Germanium-Legierung in die Drain- und Sourcebereiche von p-Kanaltransistoren angewendet, um das Leistungsverhalten dieser Transistoren zu verbessern. Zu diesem Zweck werden in einer frühen Fertigungsphase Aussparungen in dem aktiven Gebiet lateral benachbart zu der Gateelektrodenstruktur des p-Kanaltransistors hergestellt, während die n-Kanaltransistoren durch eine Abstandshalterschicht abgedeckt sind. Diese Aussparungen werden nachfolgend mit der Silizium/Germanium-Legierung auf der Grundlage selektiver epitaktischer Aufwachstechniken aufgefüllt. Während des Ätzprozesses zur Herstellung der Aussparungen und während des nachfolgenden epitaktischen Aufwachsprozesses muss die Gateelektrode des p-Kanaltransistors eingeschlossen werden, um nicht in unerwünschter Weise empfindliche Materialien der Gateelektrodenstruktur, etwa siliziumbasiertes Elektrodenmaterial, den Einwirkungen der Prozessumgebung zur Herstellung der Aussparungen und selektiven Aufwachsen der Silizium/Germaniumlegierung auszusetzen. Daraufhin werden die Gateelektrodenstrukturen freigelegt und die weitere Bearbeitung wird fortgesetzt, indem Drain- und Sourcegebiete gemäß einer geeigneten Prozessstrategie hergestellt werden.
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Grundsätzlich ist der zuvor beschriebene verformungsinduzierende Mechanismus ein sehr effizientes Konzept zur Verbesserung des Transistorleistungsverhaltens von p-Kanaltransistoren, wobei die Wirksamkeit der schließlich erreichten Verformung in dem Kanalgebiet des Transistors jedoch wesentlich von dem internen Verformungspegel der Halbleiterlegierung und von dem lateralen Abstand dieses Materials von dem Kanalgebiet abhängt. Typischerweise ist die Materialzusammensetzung von der verformungsinduzierenden Halbleiterlegierung durch die aktuelle verfügbaren komplexen selektiven epitaktischen Abscheiderezepte beschränkt, wobei dies im Falle einer Silizium/Germaniumlegierung gegenwärtig Germaniumkonzentrationen von mehr als ungefähr 30 Atomprozent nicht zulässt. Folglich erfordert eine weitere Erhöhung der Gesamtvrerformung in dem Kanalgebiet eine Verringerung des lateralen Abstandes der Silizium/Germanium-Legierung von dem Kanalgebiet, so dass schützende Abstandshalterstrukturen mit einer geringeren Breite vorzusehen sind.
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Zusätzlich zum Vorsehen von verformungsinduzierenden Mechanismen in komplexen Feldeffekttransistoren wurden auch komplexe Gateelektrodenmaterialien vorgeschlagen, um die Beschränkungen im Hinblick auf konventionelle Gateelektrodenstrukturen auf Siliziumdioxid/Polysiliziumbasis zu überwinden. Dazu wird das konventionelle siliziumdioxidbasiete Dielektrikumsmaterial zumindest teilweise durch ein sogenanntes dielektrisches Material mit großem ε ersetzt, d. h. durch ein dielektrisches Material mit einer Dielektrizitätskonstante von 10,0 oder höher, was zu einer gewünschten hohen Kapazität zwischen der Gateelektrode und dem Kanalgebiet führt, wobei dennoch eine gewisse minimale physikalische Dicke beibehalten wird, um die resultierenden Leckströme auf einem akzeptablen Niveau zu halten. Zu diesem Zweck sind viele dielektrische Materialien, etwa hafniumoxidbasierten Materialien, Zirkonoxid, Aluminiumoxid und dergleichen, verfügbar und können in komplexen Gateelektrodenstrukturen eingesetzt werden. Ferner wird das Polysiliziummaterial ebenfalls zumindest in der Nähe des Gatedielektrikumsmaterials ersetzt, da typischerweise Polysilizium eine Ladungsträgerverarmung in der Nähe des Gatedielektrikumsmaterials zeigt, was zu einer Verringerung der wirksamen Kapazität fuhrt. Ferner ist in komplexen Gatedielektrikumsmaterialien mit großem ε die Austrittsarbeit standardmäßiger Polysiliziummaterialien und eine entsprechende Dotierung nicht mehr ausreichend, um die erforderlichen elektronischen Eigenschaften des Gateelektrodenmaterials bereitzustellen, so dass eine gewünschte Schwellwertspannung der betrachteten Transistoren erreicht wird. Aus diesem Grunde werden spezielle austrittsarbeitseinstellende Metallsorten, etwa Aluminium, Lanthan, und dergleichen typischerweise in das Dielektrikumsmaterial und/oder in ein geeignetes Elektrodenmaterial eingebaut, um damit eine gewünschte Austrittsarbeit zu erreichen und um die Leitfähigkeit des Gateelektrodenmaterials zumindest in der Nähe des Gatedielektrikumsmaterials zu erhöhen.
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Es wurden daher viele komplexe Prozessstrategien entwickelt, wobei in einigen vielversprechenden Vorgehensweisen die komplexen Gatematerialien, etwa ein dielektisches Material mit großem ε und ein metallenthaltendes Elektrodenmaterial, die möglicherweise eine austrittsarbeitsmetallenthaltende Metallsorte enthalten, in einer frühen Fertigungsphase in Verbindung mit einem Polysiliziummaterial vorgesehen werden, wodurch ein hohes Maß an Kompatibilität zu konventionellen Prozessstrategien für die Herstellung komplexer Feldeffekttransistoren beibehalten wird. Es zeigt sich jedoch, dass ein zuverlässiger Einschluss des empfindlichen Materialsystems, das das dielektrische Material mit großem ε das metallenthaltende Elektrodenmaterial enthält, sichergestellt werden muss, um damit eine Verschiebung der Schwellwertspannung oder andere Instabilitäten der komplexen Metallgateelektroden mit großem ε zu vermeiden.
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In einem Versuch, das Bauteilverhalten komplexer Feldeffekttransistoren weiter zu verbessern, wurde vorgeschlagen, komplexe Metallgateelektrodenstrukturen mit großem ε mit einem verformungsinduzierenden Mechanismus zu kombinieren, beispielsweise mit dem Einbauen einer verformungsinduzierenden Halbleiterlegierung in die aktiven Gebiete der Transistoren. In diesem Falle muss die Einkapselung der Gateelektrodenstruktur des Transistors, der den Einbau einer eingebetteten verformungsinduzierenden Halbleiterlegierung erfordert, auf der Grundlage sich gegenseitig widersprechender Anforderungen eingerichtet werden. Einerseits muss der Einschluss der Gateelektrodenstruktur die Integrität des empfindlichen Materialsystems beispielsweise vor, während und nach dem Einbau des verformungsinduzierenden Halbleitermaterials sicherstellen und andererseits ist eine geringere Dicke jeglicher schützender Abstandshalterelemente, etwa in Form siliziumnitridbasierter Materialien, im Hinblick auf das Verbessern der Wirksamkeit des verformungsinduzierenden Mechanismus vorzusehen, Folglich wird typischerweise ein Kompromiss zwischen der Dicke der Abstandshalterelemente und dem Zugewinn an Leistungsvermögen komplexer Transistoren angewendet.
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In vielen konventionellen Vorgehensweisen erfordert jedoch die hohe Defektrate während der Strukturierung der komplexen Metallgateelektrodenstrukturen mit großem ε effiziente nasschemische Reinigungsprozesse. Zu diesem Zweck hat sich SPM (eine Mischung aus schwefliger Säure und Wasserstoffperoxid) als ein sehr effizientes Reinigungsmittel erwiesen, das jedoch effizient” metallenthaltende Elektrodenmaterialien, etwa Titannitrid, entfernt, die in der komplexen Gateelektrodenstruktur vorgesehen sind. Das Weglassen des Reinigungsschrittes auf der Grundlage von SPM oder das Vorsehen eines weniger effizienten Reinigungsrezeptes erhöht signifikant die gesamte Defektrate, woraus sich ein ausgeprägter Ausbeuteverlust ergibt. Die Verwendung effizienter SPM-Reinigungslösungen führt jedoch zu ausgeprägten Gateausfällen in komplexen Halbleiterbauelementen, wie dies nachfolgend mit Bezug zu den 1a bis 1f detaillierter beschrieben ist.
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1a zeigt schematisch eine Draufsicht eines Halbleiterbauelements 100 gemäß einer komplexen Gestaltungsvariante. Wie gezeigt, umfasst das Bauelement 100 oder dessen geometrischer Entwurf ein aktives Gebiet 102a, das als ein Halbleitergebiet zu verstehen ist, in welchem ein oder mehrere Transistoren herzustellen sind. Beispielsweise ist das aktive Gebiet 102a so dargestellt, dass es drei Transistoren 150a, enthält, die jeweils eine zugehörige Gateelektrodenstruktur 130a enthalten. Die Gateelektrodenstrukturen 130a enthalten ein komplexes Materialsystem mit einem dielektrischen Material mit großem ε und einem metallenthaltenden Elektrodenmaterial, wie dies zuvor erläutert ist. Grundsätzlich sind die Gateelektrodenstrukturen 130a Leitungen, die sich über das aktive Gebiet 102a erstrecken und die typischerweise mit einem Endbereich davon auf einem Isolationsgebiet 102c ausgebildet sind, das das aktive Gebiet 102a und andere aktive Gebiete (nicht gezeigt) lateral begrenzt. Gemäß dem Entwurfserfordernissen kann sich eine Gateelektrodenstruktur 130c auch über das Isolationsgebiet 102c in unmittelbarer Nähe zu dem aktiven Gebiet 102a erstrecken. Es sollte beachtet werden, dass eine Länge der Gateelektrodenstrukturen 130a, 130c 50 nm und weniger in komplexen Anwendungen betragen kann, so dass der Abstand zwischen der Gateelektrodenstruktur 130c und dem aktiven Gebiet 102a deutlich kleiner ist als die kritische Gatelänge. Ferner repräsentieren die Transistoren 150a Bauelemente, die den Einbau eines verformungsinduzierenden Halbleitermaterials, etwa einer Silizium/Germanium-Legierung möglicherweise in Verbindung mit einer Halbleiterlegierung für das geeignete Einstellen der Schwellwertspannung der Transistoren 150a erfordern.
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Bei der Herstellung des Bauelements 100 gemäß der geometrischen Gestaltung, wie sie in 1a gezeigt ist, sind somit mehrere komplexe Prozessschritte erforderlich, um das Isolationsgebiet 102c und das aktive Gebiet 102a herzustellen, woran sich ein komplexer Strukturierungsprozess zum Einrichten der Gateelektrodenstrukturen 130a, 130c in Verbindung mit jeglichen Prozessen anschließt, um die Halbleiterlegierung herzustellen, wie sie für das Einstellen der Schwellwertspannung der Transistoren 150a erforderlich ist. Zu diesem Zweck werden komplexe nasschemische Reinigungsrezepte typischerweise angewendet, die einen negativen Einfluss auf die schließlich erreichten Bauteileigenschaften ausüben, wobei dies sogar zu ausgeprägten Gateausfällen führen kann. Beispielsweise wurde beobachtet, dass insbesondere das metallenthaltende Elektrodenmaterial des empfindlichen Materialsystems in den Gateelektrodenstrukturen 130a, 130c deutlich geschädigt wird oder sogar vollständig fehlt, was zu einem geringeren Leistungsvermögen oder zu einem Gesamtausfall der entsprechenden Transistorelemente führt. Aus diesem Grunde werden geeignete Seitenwandabstandshalterstrukturen oder schützende Beschichtungen unmittelbar nach dem Strukturieren der Gateelektrodenstrukturen 120a, 120c vorgesehen, um in geeigneter Weise das empfindliche Gatematerialsystem einzuschließen. Obwohl dieses Konzept die Gateausfälle deutlich verringern kann, tritt dennoch ein größerer Ausbeuteverlust auf, wobei erkannt wurde, dass insbesondere kritische Bereiche 109c deutlich zu den gesamten Bauteilausfällen beitragen. Beispielsweise ist eines der kritischen Gebiete 100c eine Gateelektrodenstruktur oder eine Gatelänge 130c, die sehr nahe an dem aktiven Gebiet 102a angeordnet ist. Ferner sind die Endbereiche der GAteelektrodenstrukturen 120a, die sich von dem aktiven Gebiet 102a in das Isolationsgebiet 102c erstrecken, ebenfalls kritische Zonen, in denen eine beeinträchtigte Integrität der empfindlichen Gatematerialien beobachtet wird. Es wird angenommen, dass insbesondere eine ausgeprägte Absenkung bzw. Vertiefung des Isolationsgebiets 102c in der Nähe des aktiven Gebiets 102a zu einer weniger effizienten Einkapselung der Gateelektrodenstrukturen 130a, 130b beiträgt, was zu einem ausgeprägten Ausbeuteverlust während der weiteren Bearbeitung führt, wie dies detaillierter mit Bezug zu den 1b bis 1f beschrieben ist.
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1b zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 gemäß der Schnittlinie, wie sie in 1a als 1b gezeigt ist. Wie gezeigt, umfasst das Bauelement ein Substrat 101 und eine Halbleiterschicht 102, die typischerweise in Form eines Siliziummaterials vorgesehen ist. Das Substrat 101 und die Halbleiterschicht 102 können eine SOI-(Silizium-auf-Isolator-)Architektur bilden, wenn ein vergrabenes isolierendes Material (nicht gezeigt) unter der Halbleiterschicht 102 ausgebildet ist. In anderen Fällen wird eine Vollsubstratkonfiguration durch die Halbleiterschicht 102 und das Substrat 101 gebildet, wenn die Halbleiterschicht 102 ein Teil eines kristallinen Halbleitermaterials des Substrats 101 ist, Die Halbleiterschicht 102 enthält typischerweise mehrere aktive Gebiete, etwa das aktive Gebiet 102a, die lateral durch das Isolationsgebiet 102c begrenzt sind. Das Isolationsgebiet 102c ist typischerweise aus Siliziumdioxid aufgebaut und besitzt eine ausgeprägte Vertiefung 102r, die nahe an dem aktiven Gebiet 102a angeordnet ist. Ferner sind die Gateelektrodenstrukturen 130a, 130c auf dem aktiven Gebiet 102a und dem Isolationsgebiet 102c entsprechend ausgebildet und enthalten ein Materialsystem 131, das als ein Gatedielektrikumsmaterial zu verstehen ist mit einem dielektrischen Material mit großem ε, etwa in Form von Hafniumoxid und dergleichen, in Verbindung mit einem konventionellen dielektrischen Material, etwa Siliziumoxinitrid und dergleichen. Ferner umfasst typischerweise das Materialsystem 131 ein metallenthaltendes Deck- oder Elektrodenmaterial, etwa Titannitrid, das auch eine geeignete Metallsorte enthalten kann, um damit die gewünschte Austrittsarbeit zu erhalten, wie dies auch zuvor erläutert ist. Somit umfasst das Materialsystem 131 typischerweise eine Vielzahl individueller Materialschichten, wobei die spezielle Anzahl und die Zusammensetzung der diversen Materialschichten von Bauteil- und Prozessanforderungen abhängen. Ferner enthalten die Gateelektrodenstrukturen 130a, 130c ein weiteres Elektrodenmaterial 132, beispielsweise in Form eines Siliziummaterials, woran sich ein dielektrisches Deckmaterial 133, etwa ein Siliziumnitridmaterial, ein Siliziumdioxidmaterial oder eine Kombination davon und dergleichen anschließt. Eine Beschichtung oder ein Abstandshalter 134, der etwa aus Siliziumnitrid aufgebaut ist, ist an den Seitenwänden der Materialien 132 und 131 ausgebildet, um damit insbesondere empfindliche Materialien in dem System 131 in geeigneter Weise zu schützen.
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1c zeigt schematisch eine Querschnittsansicht entlang der Schnittes Ic aus 1a. Wie somit gezeigt ist, ist die Gateelektrodenstruktur 130a über dem aktiven Gebiet 102a ausgebildet und erstreckt sich mit einem Endbereich in das Isolationsgebiet 102c. Auch in diesem Falle ist die ausgeprägte Vertiefung 102r typischerweise vorhanden und übt einen wesentlichen Einfluss auf die entgültigen Eigenschaften der Gateelektrodenstruktur 130a aus.
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Das in den 1b und 1c gezeigte Halbleiterbauelement 100 wird auf der Grundlage der folgenden Prozesstechniken hergestellt. Das Isolationsgebiet 102c wird in der Halbleiterschicht 102 auf der Grundlage gut etablierter flacher Grabenisolationsprozesstechniken hergestellt. Daraufhin werden geeignete Maskierungsschemata angewendet, um eine gewünschte Wannendotierstoffsorte in die diversen aktiven Gebiete, etwa das aktive Gebiet 102a, einzubauen, wodurch die grundlegenden Transistoreigenschaften, etwa Leitfähigkeitsart, Schwellwertspannung und dergleichen eingestellt werden. Es ist gut bekannt, dass eine Vielzahl an Reinigungsprozessen typischerweise anzuwenden ist, die zu einem gewissen Grad an Materialerosion in dem Isolationsgebiet 102c beitragen, wobei zusätzliche Nachbearbeitungsprozesse der Lithographieprozesse noch weiter zu einem unerwünschten Materialabtrag fuhren können. Wie ferner zuvor erläutert ist, wird in einigen aktiven Gebieten ein zusätzliches Halbleitermaterial (nicht gezeigt) häufig auf der Grundlage selektiver epitaktischer Aufwachstechniken hergestellt, beispielsweise um in geeigneter Weise die Schwellwertspannung von p-Kanaltransistoren einzustellen, wobei der entsprechende Maskierungsprozess in Verbindung mit den selektiven epitaktischen Aufwachstechniken und den Oberflächenpräparierungsprozessen, die damit verknüpft sind, zu einem ausgeprägten Materialverlust in dem Isolationsgebiet 102c insbesondere in der Nähe des aktiven Gebiets 102a beitragen können, wenn dieses einem p-Kanaltransistor entspricht. Daraufhin wird die weitere Bearbeitung fortgesetzt, indem Materialschichten für das System 131 aufgebracht werden, möglicherweise in Verbindung mit zusätzlichen Wärmebehandlungen, so dass eine austrittsarbeitseinstellende Metallsorte und dergleichen durch Diffusion verteilt wird. Schließlich werden das Material 132 und das Deckmaterial 133 möglicherweise in Verbindung mit zusätzlichen Opfermaterialien, etwa Hartmaskenmaterialien und dergleichen, auf der Grundlage geeigneter Prozesstechniken aufgebracht. Es sollte beachtet werden, dass das Bereitstellen geeigneter Austrittsarbeitsmetalle für p-Kanaltransistoren bzw. n-Kanaltransistoren auch entsprechende Strukturierungsprozesse beinhalten kann. Als nächstes wird der komplexe Schichtstapel unter Anwendung komplexer Lithographie- und Ätztechniken strukturiert, woran sich das Abscheiden einer Abstandshalterschicht oder Beschichtung anschließt, die nachfolgend in die Beschichtung oder Abstandshalterstruktur 134 strukturiert wird. Zu diesem Zweck werden diverse Prozessstrategien angewendet, wobei in anderen Bauteilbereichen das Abstandshaltermaterial oder Beschichtungsmaterial in einer späteren Fertigungsphase strukturiert wird, während in weiteren anderen Fällen ein spezielles Beschichtungsmaterial hergestellt und vor dem Abscheiden des Abstandshaltermaterials strukturiert wird, das zur Herstellung der Struktur 134 verwendet wird.
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In den 1d bis 1f wird eine Prozesssequenz als Beispiel beschrieben, um einen Ausfallmechanismus darzustellen, in welchem die Einkapselung der Gateelektrodenstrukturen, etwa der Gateelektrodenstruktr 130c (siehe 1b) nicht ausreichend ist und zu einem ausgeprägten Ausbeuteverlust führen kann. Es sollte jedoch beachtet werden, dass ein ähnliches Freilegen empfindlicher Gatematerialien auch an den Endbereichen der Gateelektrodenstrukturen 130a auftreten kann, was durch die ausgeprägte Vertiefung 102r hervorgerufen wird, wie dies in 1c gezeigt ist.
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1d zeigt schematisch das Bauelement 100 während eines Ätzprozesses 103 zur Herstellung von Aussparungen 103a in dem aktiven Gebiet 102a benachbart zu dem Isolationsgebiet 102c. Wie gezeigt, dienen die Deckmaterialien 133 und die Beschichtung 134 als eine Ätzmaske.
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1e zeigt schematisch das Bauelement 100 während eines Reinigungsprozesses 104, um Ätznebenprodukte und andere Kontaminationsstoffe zu entfernen, wobei jedoch auch zu einer gewissen Materialerosion an freiliegenden Seitenwandoberflächenbereichen in den Aussparungen 103a beigetragen wird.
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1f zeigt schematisch das Halbleiterbauelement 100 während eines weiteren Reinigungsprozesses 106, der typischerweise vor dem Beginn eines selektiven epitaktischen Aufwachsprozesses ausgeführt wird, um natürliche Oxide und dergleichen zu entfernen. Andererseits kann ein gewisser Grad an Materialerosion in den Aussparungen 103a auftreten, so dass eine Seitenwandoberfläche 131s des empfindlichen Materialssystems 131 unterhalb der Seitenwandabstandshalterstruktur 134 der Gateelektrodenstruktur 130c freigelegt wird. Daher werden empfindliche Materialien angegriffen und abgetragen, wobei dies von der verwendeten Reinigungs- oder Ätzchemie abhängt. Während der weiteren Bearbeitung, beispielsweise beim epitaktischen Aufwachsen einer verformungsinduzierenden Halbleiterlegierung in den Aussparungen 103a, sind daher die Seitenwände nicht effizient abgedeckt, wodurch noch weiter zu einer Materialbeeinträchtigung des Systems 131 während der weiteren Bearbeitung beigetragen wird.
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In ähnlicher Weise führt die abgesenkte Konfiguration des Isolationsgebiets 102c an oder in der Nähe der Endbereiche der Gateelektrodenstruktur 130c (siehe 1c) ebenfalls zu einem Freilegen empfindlicher Materialien, wodurch eine ausgeprägte Verschiebung der gesamten Materialeigenschaften hervorgerufen wird.
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Im Hinblick auf die zuvor beschriebene Situation betrifft die vorliegende Erfindung Fertigungstechniken und Halbleiterbauelemente, in denen komplexe Metallgateelektrodenstrukturen mit großem ε in einer frühen Fertigungsphase hergestellt werden, während eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert werden.
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Überblick über die vorliegende Erfindung
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Die vorliegende Erfindung stellt generell Fertigungstechniken und Halbeleiterbauelemente bereit, in denen die Integrität empfindlicher Gatematerialier mit verbesserter Effizienz sichergestellt wird, indem der Grad an Absenkung bzw. Vertiefung von Grabenisolationsgebieten in der Nähe von aktiven Gebieten verringert wird. Es wurde erkannt, dass insbesondere die abgesenkte Konfiguration von Grabenisolationsgebieten in unmittelbarer Nähe zu aktiven Gebieten wesentlich zu Ausbeuteverlusten beiträgt, wodurch Gateausfälle oder eine Gatebeeinträchtigung hervorgerufen werden. Gemäß den hierin offenbarten Prinzipien wird eine verbesserte Oberflächentopographie in Isolationsgebieten erreicht, indem eine geeignete dielektrische Deckschicht vorgesehen wird, die zu einem höheren Widerstand im Hinblick auf eine Vielzahl von Reinigungsrezepten führt, wodurch eine unerwünschte Materialerosion vor und während des komplexen Fertigungsprozesses zur Herstellung von Metallgateelektrodenstrukturen mit großem ε deutlich verringert wird. Auf Grund der verbesserten Oberflächentopographie in der Nähe von aktiven Gebieten kann die Einkapselung empfindlicher Gatematerialien während der weiteren Bearbeitung bewahrt werden, beispielsweise bei der Herstellung der verformungsinduzierenden Halbleiterlegierung zumindest für eine Art von Transistoren. Ferner kann die erhöhte Ätzwiderstandsfähigkeit des Grabenisolationsgebiets auch generell ausgenutzt werden, um die gesamte Oberflächentopographie zu verbessern, beispielsweise um Unterschiede in der Höhe der aktiven Gebieten von p-Kanaltransistoren und n-Kanaltransistoren zu verringern, wobei dieser Unterschied typischerweise während der Prozesssequenz zum selektiven Herstellen einer schwellwerteinstellenden Halbleiterlegierung hervorgerufen wird. Beispielsweise wird eine geeignete Anpassung der Höhe einer Art an aktiven Gebieten angewendet, ohne dass die Oberflächentopographie des Grabenisolationsgebiets in der Nähe des aktiven Gebiets wesentlich beeinflusst wird, was durch die Anwesenheit der dielektrischen Deckschicht mit dem erhöhten Ätzwiderstandsverhalten erreicht wird.
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Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden eines Grabenisolationsgebiets in einer Halbleiterschicht eines Halbleiterbauelements unter Anwendung eines ersten dielektrischen Füllmaterials, wobei das Grabenisolationsgebiet lateral ein aktives Gebiet in der Halbleiterschicht begrenzt. Das Verfahren umfasst ferner das Bilden einer Deckschicht auf dem ersten dielektrischen Material unter Anwendung eines zweiten dielektrischen Materials, wobei das erste und das zweite dielektrische Material eine unterschiedliche Materialzusammensetzung besitzen. Ferner umfasst das Verfahren das Bilden einer Gateelektrodenstruktur auf dem aktiven Gebiet und dem Grabenisolationsgebiet, das die Deckschicht enthält.
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Ein weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden eines Grabenisolationsgebiets in einer Halbleiterschicht eines Halbleiterbauelements durch Erzeugen einer Vertiefung in einem ersten dielektrischen Material des Grabenisolationsgebiets und durch Bilden eines zweiten dielektrischen Materials als eine Deckschicht auf der vertieften ersten dielektrischen Material. Das Verfahren umfasst ferner das Bilden einer Gateelektrodenstruktur auf der Deckschicht des Grabenisolationsgebiets, wobei die Gateelektrodenstruktur ein dielektrisches Material mit großem ε aufweist.
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Ein anschauliches hierin offenbartes Halbleiterbauelement umfasst ein Grabenisolationsgebiet, das ein aktives Gebiet in einer Halbleiterschicht lateral begrenzt. Das Grabenisolationsgebiet umfasst ein erstes dielektrisches Material und ein zweites dielektrisches Material, das auf dem ersten dielektrischen Material ausgebildet ist, wobei sich das erste und das zweite dielektrische Material in ihrer Materialzusammensetzung unterscheiden. Das Halbleiterbauelement umfasst ferner eine Gateelektrodenstruktur, die auf einem Kanalbereich des aktiven Gebiets ausgebildet ist, wobei die Gateelektrodenstruktur ein Materialsystem aufweist, das ein dielektrisches Material mit großem ε und en metallenthaltendes Elektrodenmaterial enthält. Die Gateelektrodenstruktur umfasst ferner eine schützende Beschichtung, die an Seitenwänden des dielektrischen Materials mit großem ε und des metallenthaltenden Elektrodenmaterials ausgebildet ist.
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Kurze Beschreibung der Zeichnungen
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Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a schematisch eine Draufsicht eines Halbleiterbauelements mit Metallgateelektrodenstrukturen zeigt, die auf der Grundlage einer konventionellen Prozessstrategie hergestellt werden;
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1b, 1c schematisch Querschnittsansichten des Bauelements aus 1a zeigen;
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1d bis 1f schematisch Querschnittsansichten einer konventionellen Fertigungssequenz zur Herstellung einer eingebetteten verformungsinduzierenden Halbleiterlegierung zeigen, wodurch ausgeprägte Gateausfälle gemäß konventionellen Strategien hervorgerufen werden; und
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2a bis 2j schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wenn Metallgateelektrodenstrukturen mit großem ε auf der Grundlage von Grabenisolationsgebieten mit einer verbesserten Oberflächentopographie hergestellt werden, indem eine zusätzliche dielektrische Deckschicht gemäß anschaulichen Ausführungsformen vorgesehen wird.
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Detaillierte Beschreibung
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Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die hierin offenbarte Erfindung auf die speziellen anschaulichen Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
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Die vorliegende Erfindung löst generell die Problematik von Gateausfällen, die in konventionellen Strategien auftreten können, wenn Metallgateelektrodenstrukturen mit großem ε in einer frühen Fertigungsphase hergestellt werden. Zu diesem Zweck wird die Oberflächentopographie der Grabenisolationsgebiete deutlich verbessert, indem eine geeignete dielektrische Deckschicht vorgesehen wird, die eine wesentlich höhere Robustheit im Hinblick auf eine Vielzahl von Ätzchemien, etwa reaktive nasschemische Reinigungsrezepte und dergleichen zeigt, wodurch ein unerwünschter Materialabtrag deutlich verringert oder im Wesentlichen vermieden wird, insbesondere vor komplexen Prozessen, die beispielsweise für das Vorsehen einer schwellwerteinstellenden Halbleiterlegierung und dergleichen erforderlich sind, Auf Grund der verbesserten Oberflächentopographie kann die Einkapselung der empfindlichen Gatematerialien beim Ausführen weiterer komplexer Fertigungsprozesse bewahrt werden, etwa beim Einbau eines verformungsinduzierenden Halbleitermaterials, bei der Anpassung der Höhenniveaus von aktiven Gebieten von p-Kanaltransistoren und n-Kanaltransistoren und dergleichen. Insbesondere können Gateausfälle, die durch die Anwesenheit ausgeprägter abgesenkter Bereiche der Grabenisolationsgebiete benachbart zu aktiven Gebieten hervorgerufen werden, deutlich verringert werden, was zu einer höheren Produktionsausbeute in einem Fertigungsprozess führt, in welchem Metallgateelektrodenstrukturen mit großem ε in einer frühen Fertigungsphase hergestellt werden.
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Mit Bezug zu den 2a bis 2j werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch auf die 1a bis 1f verwiesen wird.
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2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 in einer frühen Fertigungsphase. Wie gezeigt, umfasst das Bauelement 200 ein Substrat 201, etwa ein Halbleitermaterial oder ein anderes Trägermaterial, das geeignet ist, um darauf oder darüber eine Halbleiterschicht 202 herzustellen. Das Substrat 201 und die Halbleiterschicht 202 können eine SOI-Konfiguration bilden, wenn ein vergrabenes isolierendes Material (nicht gezeigt) unter der Halbleiterschicht 202 vorgesehen ist, während in anderen Fällen die Halbleiterschicht 202 direkt mit einem kristallinen Halbleitermaterial des Substrats 201 in Verbindung steht, wenn eine Vollsubstratkonfiguration betrachtet wird. Ferner ist eine Hartmaskenschicht 210 über der Halbleiterschicht 202 ausgebildet und umfasst, in der gezeigten Ausführungsform, eine erste Maskenschicht 210a, etwa eine Siliziumdioxidschicht, woran sich eine zweite Maskenschicht 210b anschließt, die beispielsweise in Form eines Siliziumnitridmaterials vorgesehen wird. Die Schichten 210a, 210b können auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, beispielsweise durch Oxidation für die Schicht 210a oder durch Abscheidung unter Anwendung thermisch aktivier CVD (chemischer Dampfabscheidung) und dergleichen. In ähnlicher Weise kann die Schicht 210b durch geeignete Abscheidetechniken aufgebracht werden. Die erste Maskenschicht 210a wird mit einer Dicke von ungefähr 10 nm bis 25 nm vorgesehen, um damit ausreichende Prozesstoleranzen während der weiteren Bearbeitung zu schaffen, wenn eine dielektrische Deckschicht in Grabenisolationsgebieten hergestellt wird. Die Schicht 210b kann mit einer Dicke von ungefähr 60 bis 100 nm abhängig von den gesamten Bauteilerfordernissen vorgesehen werden. Es sollte daher beachtet werden, dass die Dicke 210t der ersten Maskenschicht 210a typischerweise größer ist als eine Oxidschicht von Halbleiterbauelementen, die ein konventionelles Grabenisolationsgebiet erhalten, wie dies beispielsweise zuvor zu dem Halbleiterbauelement 100 erläutert ist.
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2b zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der Graben 202t so hergestellt sind, dass diese sich durch die Halbleiterschicht 202 erstrecken, wodurch mehrere aktive Gebiete, etwa aktive Gebiete 202a, 202b lateral begrenzt werden. Zu diesem Zweck wird die Maskenschicht 210 in geeigneter Weise auf der Grundalge eines Lithographieprozesses unter Anwendung eines Lackmaterials strukturiert, so dass die Maskenschicht 210 mittels des Lackmaterials strukturiert wird, wobei die Schicht als eine Hartmaske zum Ätzen in die Halbleiterschicht 202 verwendet wird. Zu diesem Zweck können gut etablierte anisotrope Ätztechniken angewendet werden, wie sie auch in konventionellen Strategien eingesetzt werden.
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2c zeigt schematisch das Bauelement 200 mit einem ersten dielektrischen Material 211, das in den Gräben 202t und über der Maskenschicht 210 ausgebildet ist. Das Material 211 kann auf der Grundlage einer geeigneten Technik hergestellt werden, beispielsweise durch Herstellen oder Abscheiden eines Beschichtungsmaterials, etwa in Form eines Siliziumdioxidbeschichtungsmaterials, was bewerkstelligt werden kann durch Oxidation und/oder Abscheidung unter Anwendung thermisch aktivierter CVD-Techniken und dergleichen. Daraufhin wird ein weiterer Siliziumdioxidmaterial aufgebracht, indem Abscheiderezepte mit hoher Plasmadichte angewendet werden, wodurch die Gräben 202t im Wesentlichen ohne Hohlräume aufgefüllt werden.
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2d zeigt schematisch das Bauelement 200 während eines Materialabtragungsprozesses 205, der als ein chemisch-mechanischer Einebnungs- oder Polierprozess unter Anwendung geeigneter Rezepte ausgeführt wird, um ein Siliziumdioxidmaterial selektiv in Bezug auf die Maskenschicht 210b abzutragen. Somit kann ähnlich wie in konventionellen STI-(flache Grabenisolations-)Prozesstechniken das Siliziumnitridmaterial der Schicht 210b als ein CMP-Stoppmaterial eingesetzt werden.
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2i zeigt schematisch das Bauelement 200, wenn es der Einwirkung einer reaktiven Ätzatmosphäre 208 unterliegt, die so eingerichtet ist, dass das Material 211 vorzugsweise in Bezug auf das Maskenmaterial 210b und auch selektiv in Bezug auf das Material der aktiven Gebiete 202a, 202b abgetragen wird. Zu diesem Zweck ist eine Vielzahl sehr selektiver Ätzrezepte verfügbar, beispielsweise auf der Grundlage von Flusssäure (HF) und dergleichen. Es sollte beachtet werden, dass ein gewisser Grad an „Unterätzung” der Schicht 210b beispielsweise beim Entfernen von Material der Schicht 210a wenig kritisch ist, da eine entsprechende Materialerosion in der Schicht 210a effizient zur weiteren Bearbeitung kompensiert werden kann. Während des Ätzprozesses 208 kann ein gewünschter Grad an Vertiefung, der als 211r angegeben ist, an der Oberfläche 211s des dielektrischen Materials 211 in Bezug auf eine Oberfläche 202s der aktiven Gebiete 202a, 202b eingestellt werden. Beispielsweise wird der Grad an Vertiefung 211r auf ungefähr 5 bis 50 nm abhängig von dem Ätzwiderstand eines weiteren dielektrischen Materials eingestellt, das in den Graben 202t in einer späteren Fertigungsphase einzufüllen ist.
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2f zeigt schematisch das Halbleiterbauelement 200 mit einem zweiten dielektrischen Material 212, das über der Maskenschicht 210b und auf dem ersten dielektrischen Material 211 ausgebildet ist, wodurch die Isolationsgräben 202t aufgefüllt werden. In einigen anschaulichen Ausführungsformen wird das dielektrische Material 212 in Form eines silizium- und stickstoffenthaltenden dielektrischen Materials vorgesehen, das auf der Basis von CVD von hochdichtem Plasma oder auf der Basis von CVD bei geringem Druck unter Anwendung gut etablierter Abscheiderezepte für Siliziumnitridmaterial aufgebracht wird. Vor oder nach dem Abscheiden des Materials 212 kann das dielektrische Material 211 verdichtet werden, indem ein Ausheizprozess ausgeführt wird, beispielsweise nach dem Abscheiden des Materials 211 (siehe 2c), so dass die Materialien 211 und 212 zusammen zuverlässig die Isolationsgräben 202t auffüllen und für die erforderlichen dielektrischen und mechanischen Eigenschaften sorgen, während zusätzlich das Material 212 für den höheren Ätzwiderstand in Bezug auf eine Vielzahl nasschemischer Ätzchemien, etwa Flusssäure und dergleichen, sorgt.
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In anderen anschaulichen Ausführungsformen wird das Material 212 in Form eines anderen dielektrischen Materials mit einer hohen Ätzselektivität in Bezug auf Siliziumdioxidmaterial vorgesehen, d. h. in Bezug auf das Material 211, wozu amorphes Kohlenstoffmaterial auf der Grundlage gut etablierter CVD-Techniken aufgebracht werden kann.
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2g zeigt schematisch das Bauelement 200 während eines weiteren Materialabtragungsprozesses 209, etwa während eines Einebnungsprozesses unter Anwendung gut etablierter Prozessrezepte, um beispielsweise Siliziumnitridmaterial zu entfernen, wobei die Schicht 210a als ein Stoppmaterial verwendet wird. In anderen anschaulichen Ausführungsformen wird der Abtragungsprozess 209 auf der Grundlage einer geeignet ausgewählten Polierzeit gesteuert, um damit die Schicht 210a im Wesentlichen freizulegen. In noch anderen anschaulichen Ausführungsformen (nicht gezeigt) wird die Maskenschicht 210 (siehe 2a) so hergestellt, dass sie eine dünne spezielle Stoppschicht, beispielsweise in Form von Hafniumoxid und dergleichen, enthält, die zwischen den Schichten 210a, 210b aus 2a vorgesehen wird. Beispielsweise wird eine Schichtdicke von 2 bis 10 nm für eine entsprechende Stoppschicht ausgewählt, die dann zu einem effizienteren Steuern des Abtragungsprozesses 209 verwendet werden kann. Es sollte beachtet werden, dass Hafniumoxid ein gut etabliertes Material ist, das auch als ein effizientes dielektrisches Material mit großem ε während der weiteren Bearbeitung des Bauelements 200 verwendet werden kann.
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2h zeigt schematisch das Bauelement 200 während eines weiteren Ätzprozesses 213, in welchem die Höhe von Grabenisolationsgebieten 202c, die aus den Materialien 211 und 212 aufgebaut sind, verwendet wird, wie dies durch 212r angegeben ist, was auf der Grundalge einer geeigneten Ätzchemie, etwa einer Mischung aus Flusssäure und Ethylenglycol (HFEG) oder auf Basis einer anderen geeigneten Ätzchemie bewerkstelligt werden kann, die einen hohen Grad an Selektivität in Bezug auf Siliziummaterial besitzt. Auf diese Weise kann die Höhe verringert werden, ohne dass die aktiven Gebiete 202a, 202b beeinflusst werden. Es sollte beachtet werden, dass das Material der Schicht 210 auch zu einem gewissen Grad abhängig von der Selektivität der Ätzchemie des Prozesses 213 abgetragen werden kann. Zu beachten ist ferner, dass bei Bedarf ein weiteres Steuermaterial, etwa Hafniumoxid und dergleichen, vor, während oder nach dem Prozess 213 entfernt werden kann, wobei der verbleibende Bereich der Maskenschicht 210a als eine Ätzschutzschicht dient.
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2i zeigt schematisch das Bauelement 200 nach dem Entfernen der Maskenschicht 210 (siehe 2h). Das Entfernen kann bewerkstelligt werden unter Anwendung gut etablierter nasschemischer Ätzrezepte, beispielsweise durch Verwenden von HF, wobei die Deckschicht 212 in den Isolationsgebieten 202c im Wesentlichen die zuvor eingerichtete Oberflächentopographie bewahrt.
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Folglich kann die weitere Bearbeitung auf der Grundlage der Isolationsgebiete 202c fortgesetzt werden, die die gewünschte Oberflächentopographie besitzen, wobei die dielektrische Deckschicht 212 eine höhere Robustheit während jeglicher Reinigungsprozesse bietet, die typischerweise reaktive Mittel enthalten, die effizient siliziumoxidbasierte Materialien abtragen. Beispielsweise wird in einigen Prozessstrategien ein schwellwerteinstellendes Halbleitermaterial selektiv auf einer Art von aktiven Gebieten hergestellt, beispielsweise in dem aktiven Gebiet 202a, während andere aktive Gebiete, etwa das aktive Gebiet 202b, in geeigneter Weise abgedeckt werden. Dazu werden gut etablierte Maskierungsschemata und selektive epitaktische Aufwachstechniken in Verbindung mit geeigneten Reinigungsrezepten angewendet, wobei die dielektrische Deckschicht 212 wesentlich eine unerwünschte Vertiefung von nicht-maskierten Bereichen der Isolationsgebiete 202c verringert. Für eine weitere Anpassung der gesamten Oberflächentopographie, die durch einen nicht symmetrischen Prozessablauf im Hinblick auf die aktiven Gebiete 202a, 202b hervorgerufen wird, kann ein selektives Entfernen von Material der Deckschichten 212 in zuvor maskierten Bereichen vorgesehen werden, wobei eine Lackmaske angewendet wird und wobei eine geeignete Ätzchemie zum Einsatz kommt, um einen Teil der dielektrischen Deckschicht 212 abzutragen. In anderen Fallen wird ein Unterschied in den Höhenniveaus des aktiven Gebiets 202a, das die schwellwerteinstellende Halbleiterlegierung empfängt, und des aktiven Gebiets 202b, das eine entsprechende Halbleiterlegierung nicht erhält, erreicht, indem das aktive Gebiet 202a abgesenkt und die Halbleiterlegierung in der Vertiefung aufgewachsen wird, wobei der Grad an Vertiefung und/oder die Dicke der Halbleiterlegierung geeignet so festgelegt werden, dass eine gewünschte Höhe erreicht wird.
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In noch anderen anschaulichen Ausführungsformen wird, wie dies zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist, nach der Strukturierung der komplexen Metallgateelektrodenstruktur mit großem ε eine verformungsinduzierende Halbleiterlegierung hergestellt, wobei ebenfalls die bessere Robustheit der dielektrischen Deckschicht 212 deutlich die Wahrscheinlichkeit verringert, dass empfindliche Gatematerialien freigelegt werden.
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2j zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind Gateelektrodenstrukturen 230a von Transistoren 250a auf dem aktiven Gebiet 202a hergestellt und Gateelektrodenstrukturen 230b von Transistoren 250b sind auf dem aktiven Gebiet 202b hergestellt. Es sollte beachtet werden, dass, wie in 1a gezeigt ist, die Gateelektrodenstrukturen 230a, 230b sich mit entsprechenden Endbereichen über das Isolationsgebiet 202c abhängig von den gesamten Erfordernissen des geometrischen Aufbaus erstrecken können. Ferner ist eine Gateelektrodenstruktur 230c auf dem Isolationsgebiet 202c in unmittelbarer Nähe zu dem aktiven Gebiet 202a ausgebildet. Die Gateelektrodenstrukturen 230a, ..., 230c enthalten ein Materialsystem 231, das als eine Gateisolationsschicht dient und ein dielektrisches Material 231b mit großem ε möglicherweise in Verbindung mit einem konventionellen Gatedielektrikumsmaterial 231a, etwa Siliziumdioxid, Siliziumoxinitrid, und dergleichen aufweist. Ferner ist ein metallenthaltendes Elektrodenmaterial 232a auf der Gateisolationsschicht 231 ausgebildet und kann Titannitrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Des weiteren ist ein halbleiterbasiertes Elektrodenmaterial 232 vorgesehen. Die Materialien 232, 232a und die Gateisolationsschicht 231 sind durch eine Beschichtung oder eine Seitenwandabstandshalterstruktur 234 und eine dielektrische Deckschicht 233 eingeschlossen. Es sollte beachtet werden, dass beispielsweise die Gateelektrodenstrukturen 230a sich von den Gateelektrodenstrukturen 230b im Hinblick auf eine austrittsarbeitseinstellende Metallsorte und dergleichen unterscheiden, wenn die Transistoren 250a, 250b unterschiedliche Transistorarten, etwa p-Kanaltransistoren bzw. n-Kanaltransistor sind. Ferner sind die Gateelektrodenstrukturen 230a, ..., 230c mit einer Gatelänge von 50 nm und weniger in komplexen Anwendungen vorgesehen.
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In dem aktiven Gebiet 202a kann ferner eine schwellwertspannungseinstellende Halbleiterlegierung, etwa eine Silizium/Germanium-Legierung 251a so vorgesehen werden, dass diese als ein Teil eines Kanalbereichs 251 dient, der somit eine Grenzfläche 251s mit der entsprechenden Gateisolationsschicht 231 bildet. Wie zuvor erläutert ist, ist auf Grund der Anwesenheit der dielektrischen Deckschicht 212 in den Isolationsgebieten 202c in Verbindung mit der verbesserten Oberflächentopographie der Isolationsgebiete 202c folglich eine Hohe des dielektrischen Materials 211 geringer als eine Höhe, die durch die Grenzfläche 251s festgelegt ist, wie dies durch den Unterschied in den Höhenpegeln 251d angegeben ist.
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In einigen anschaulichen Ausführungsformen sind, wie dies gezeigt ist, die Aussparungen 203a gefüllt oder überfüllt mit einem geeigneten verformungsinduzierenden Halbleitermaterial 253, etwa einer Silizium/Germanium-Legierung, einer Silizium/Zinn-Legierung, einer Silizium/Germanium/Zinn-Legierung, einer Silizium/Kohlenstofflegierung und dergleichen. Andererseits sind die Materialien 253 und 251a in dem aktiven Gebiet 202b möglicherweise nicht vorhanden, wobei dies von den gesamten Bauteilerfordernissen abhängt.
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Das in 2j gezeigte Halbleiterbauelement 200 kann auf der Grundlage von Prozesstechniken hergestellt werden, wie sie zuvor beschrieben sind und wie sie auch zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert sind. D. h., nach der Herstellung der Isolationsgebiete 202c mit der verbesserten Oberflächentopographie auf Grund der dielelektrischen Deckschicht 212 wird die weitere Bearbeitung fortgesetzt, indem geeignete Wannendotierstoffsorten in die aktiven Gebiete 202a, 202b eingebracht werden, wobei zusätzliche Nachbearbeitungsprozesse die schließlich erhaltene Oberflächentopographie der Gebiete 202c nicht negativ beeinflussen. Daraufhin wird bei Bedarf das Material 251a in das aktive Gebiet 202a eingebaut, während das aktive Gebiet 202b maskiert wird, beispielsweise durch ein Oxidhartmaskenmaterial und dergleichen. Wie zuvor erläutert ist, kann das Gebiet 202a vor dem Aufwachsen des Materials 251a abgesenkt werden, um damit eine gewünschte Oberflächennivellierung im Hinblick auf das aktive Gebiet 202b zu erreichen. Als nächstes werden die Gateelektrodenstrukturen 230a, ..., 230c auf der Grundlage von Prozesstechniken hergestellt, wie sie auch zuvor mit Bezug zu dem Bauelement 100 erläutert sind. Während dieses Prozesses zur Herstellung der Gateelektrodenstrukturen 230a, ..., 230c wird die Beschichtung oder der Abstandshalter 234 so hergestellt, dass dieser zuverlässig die empfindlichen Gatematerialien 231, 232a einschließt. Auf Grund der Robustheit der dielektrischen Deckschicht 212 werden ausgeprägte vertiefte Bereiche, etwa die Bereiche 102r (siehe die 1b bis 1f) vermieden oder zumindest deutlich verringert, so dass insgesamt auch die Integrität der Beschichtung 234 und somit der empfindlichen Materialien 231, 232a verbessert wird.
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Es gilt also: Die vorliegende Erfindung stellt Fertigungstechniken und Halbleiterbauelemente bereit, in denen die Einkapselung komplexer Gateelektrodenstrukturen mit großem ε verbessert wird, indem die Oberflächentopographie der Grabenisolationsgebiete verringert wird. Dazu wird nach dem Einfüllen der Isolationsgräben mit einem geeigneten dielektrischen Material dieses Material abgesenkt bzw. vertieft und es wird ein geeignetes zweites dielektrisches Material vorgesehen, das eine höhere Ätzwiderstandsfähigkeit in Bezug auf eine Vielzahl von Reinigungsrezepten besitzt. Auf diese Weise kann eine erhöhte Produktionsausbeute für Prozesstechniken erreicht werden, in denen Metallgateelektrodenstrukturen mit großem ε in einer frühen Fertigungsphase vorzusehen sind.
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Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher dient diese Beschreibung als lediglich anschaulichen Zwecken und soll dem Fachmann die allgemeine Art und Weise des Ausführens der hierin offenbarten Lehre vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen der vorliegenden Erfindung als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.
