KR20220085482A - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR20220085482A
KR20220085482A KR1020200175579A KR20200175579A KR20220085482A KR 20220085482 A KR20220085482 A KR 20220085482A KR 1020200175579 A KR1020200175579 A KR 1020200175579A KR 20200175579 A KR20200175579 A KR 20200175579A KR 20220085482 A KR20220085482 A KR 20220085482A
Authority
KR
South Korea
Prior art keywords
pattern
substrate
oxide layer
liner
layer
Prior art date
Application number
KR1020200175579A
Other languages
English (en)
Inventor
김동오
길규현
한정훈
백두산
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200175579A priority Critical patent/KR20220085482A/ko
Priority to US17/386,008 priority patent/US11758713B2/en
Priority to CN202111304820.6A priority patent/CN114639676A/zh
Publication of KR20220085482A publication Critical patent/KR20220085482A/ko
Priority to US18/220,323 priority patent/US20230354589A1/en
Priority to US18/220,327 priority patent/US20230354590A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H01L27/10897—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 소자는, 제1 영역의 기판에 제1 트렌치가 구비될 수 있다. 제2 영역의 기판에 제2 트렌치가 구비될 수 있다. 상기 제1 트렌치 내에는 순차적으로 적층된 제1 내벽 산화막 패턴, 제1 라이너 및 제1 매립 절연 패턴을 포함하는 제1 소자 분리 구조물이 구비될 수 있다. 상기 제2 트렌치 내에 는 순차적으로 적층된 제2 내벽 산화막 패턴, 제2 라이너 및 제2 매립 절연 패턴을 포함하는 제2 소자 분리 구조물이 구비될 수 있다. 상기 제1 영역의 기판 상에, 순차적으로 적층된 제1 고유전 패턴, 제1 P형 금속 패턴 및 제1 N형 금속 패턴을 포함하는 제1 게이트 구조물이 구비될 수 있다. 상기 제2 영역의 기판 상에, 순차적으로 적층된 제2 고유전 패턴 및 제2 N형 금속 패턴을 포함하는 제2 게이트 구조물을 구비될 수 있다. 상기 제1 라이너는 상기 제1 내벽 산화막 패턴 및 제1 매립 절연 패턴의 상부면보다 돌출될 수 있다. 상기 제2 라이너는 상기 제2 내벽 산화막 패턴 및 제2 매립 절연 패턴의 상부면보다 돌출될 수 있다.

Description

반도체 소자{A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다. 보다 자세하게, 본 발명은 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 복수개의 트랜지스터들을 포함하고 있다. 반도체 소자에 포함되는 트랜지스터들은 동작 전압 및/또는 구동 전류 등 요구되는 성능에 따라 다양한 구조로 형성될 수 있다. 예를 들면, NMOS 트랜지스터 및 PMOS 트랜지스터는 서로 다른 적층 구조를 가질 수 있다. 상기 NMOS 트랜지스터 및 PMOS 트랜지스터들의 소자 분리를 위하여 기판에는 소자 분리 구조물이 형성될 수 있다.
본 발명의 과제는 우수한 특성 및 높은 신뢰성을 갖는 반도체 소자를 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 제1 영역의 기판에 제1 트렌치가 구비될 수 있다. 제2 영역의 기판에 제2 트렌치가 구비될 수 있다. 상기 제1 트렌치 내에는 순차적으로 적층된 제1 내벽 산화막 패턴, 제1 라이너 및 제1 매립 절연 패턴을 포함하는 제1 소자 분리 구조물이 구비될 수 있다. 상기 제2 트렌치 내에 는 순차적으로 적층된 제2 내벽 산화막 패턴, 제2 라이너 및 제2 매립 절연 패턴을 포함하는 제2 소자 분리 구조물이 구비될 수 있다. 상기 제1 영역의 기판 상에, 순차적으로 적층된 제1 고유전 패턴, 제1 P형 금속 패턴 및 제1 N형 금속 패턴을 포함하는 제1 게이트 구조물이 구비될 수 있다. 상기 제2 영역의 기판 상에, 순차적으로 적층된 제2 고유전 패턴 및 제2 N형 금속 패턴을 포함하는 제2 게이트 구조물을 구비될 수 있다. 상기 제1 트렌치의 표면 상에 상기 제1 내벽 산화막 패턴 및 제1 라이너가 컨포멀하게 구비되고, 상기 제1 라이너는 상기 제1 내벽 산화막 패턴 및 제1 매립 절연 패턴의 상부면보다 돌출될 수 있다. 상기 제2 트렌치의 표면 상에 상기 제2 내벽 산화막 패턴 및 제2 라이너가 컨포멀하게 구비되고, 상기 제2 라이너는 상기 제2 내벽 산화막 패턴 및 제2 매립 절연 패턴의 상부면보다 돌출될 수 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 셀 어레이 영역, 제1 주변 영역 및 제2 주변 영역을 포함하는 기판이 구비된다. 상기 셀 어레이 영역의 기판 상에 메모리 셀들이 구비된다. 상기 제1 및 제2 주변 영역의 기판에 트렌치들이 구비된다. 상기 트렌치들 내에, 순차적으로 적층되는 내벽 산화막 패턴, 질화물 라이너 및 매립 절연 패턴을 포함하는 소자 분리 구조물이 구비된다. 상기 제1 주변 영역의 기판 상에 실리콘 게르마늄을 포함하는 채널층이 구비된다. 상기 채널층 상에 순차적으로 적층된 제1 고유전 패턴, 제1 P형 금속 패턴 및 제1 N형 금속 패턴을 포함하는 제1 게이트 구조물이 구비된다. 상기 제2 주변 영역의 기판 상에, 순차적으로 적층된 제2 고유전 패턴 및 제2 N형 금속 패턴을 포함하는 제2 게이트 구조물이 구비된다. 상기 내벽 산화막 패턴 및 질화물 라이너가 상기 트렌치들의 표면 상에 컨포멀하게 형성되고 상기 질화물 라이너는 상기 내벽 산화막 패턴 및 매립 절연 패턴의 상부면보다 돌출될 수 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 셀 어레이 영역, 제1 주변 영역, 제2 주변 영역, 제3 주변 영역 및 제4 주변 영역을 포함하는 기판이 구비된다. 상기 셀 어레이 영역의 기판 상에 메모리 셀들이 구비된다. 상기 제1 내지 제4 주변 영역의 기판에 트렌치들이 구비된다. 상기 트렌치들 내에, 순차적으로 적층되는 내벽 산화막 패턴, 질화물 라이너 및 매립 절연 패턴을 포함하는 소자 분리 구조물이 구비된다. 상기 제1 주변 영역의 기판 상에 구비되고, 실리콘 게르마늄을 포함하는 채널층이 구비된다. 상기 채널층 상에 순차적으로 적층된 제1 계면 절연 패턴, 제1 고유전 패턴, 제1 P형 금속 패턴 및 제1 N형 금속 패턴을 포함하는 제1 게이트 구조물이 구비된다. 상기 제2 주변 영역의 기판 상에, 순차적으로 적층된 제2 계면 절연 패턴, 제2 고유전 패턴, 제2 P형 금속 패턴 및 제2 N형 금속 패턴을 포함하는 제2 게이트 구조물이 구비된다. 상기 제2 계면 절연 패턴은 상기 제1 계면 절연 패턴보다 두께가 두껍다. 상기 제3 주변 영역의 기판 상에, 순차적으로 적층된 제3 계면 절연 패턴, 제3 고유전 패턴 및 제3 N형 금속 패턴을 포함하는 제3 게이트 구조물이 구비된다. 상기 제4 주변 영역의 기판 상에, 순차적으로 적층된 제4 계면 절연 패턴, 제4 고유전 패턴 및 제4 N형 금속 패턴을 포함하는 제4 게이트 구조물이 구비된다. 상기 내벽 산화막 패턴 및 질화물 라이너가 상기 트렌치들의 표면 상에 컨포멀하게 형성되고, 상기 질화물 라이너는 상기 내벽 산화막 패턴 및 매립 절연 패턴의 상부면보다 돌출될 수 있다. 상기 제1 내지 제4 주변 영역에 위치하는 상기 질화물 라이너들의 최상부면 높이가 서로 동일할 수 있다.
예시적인 실시예들에 따른 반도체 소자는 질화물 라이너가 돌출되는 소자 분리막 구조물을 포함할 수 있다. 상기 돌출 부위에 의해 생성되는 리세스 내부에는 금속 물질이 잔류하지 않을 수 있다. 따라서, 상기 반도체 소자는 잔류하는 금속 물질에 의해 발생되는 불량이 감소될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 4 내지 도 16은 예시적인 실시예에 따른 반도체 소자를 제조하는 방법을 나타내는 단면도들이다.
도 17은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 18은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 19 내지 도 26은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, 제1 영역(A)과 제2 영역(B)을 포함하는 기판(100)이 제공된다. 상기 기판(100)은 예를 들어, 실리콘 단결정 기판 또는 SOI(Silicon on Insulator) 기판일 수 있다. 상기 제1 영역(A)은 PMOS 트랜지스터 영역일 수 있고, 상기 제2 영역(B)은 NMOS 트랜지스터 영역일 수 있다.
상기 제1 영역(A)의 상기 기판(100)에는 제1 트렌치(90a)가 구비되고, 상기 제2 영역(B)의 상기 기판(100)에는 제2 트렌치(90b)가 구비될 수 있다. 상기 제1 트렌치(90a) 및 제2 트렌치(90b) 내에는 각각 제1 소자 분리 구조물(108a) 및 제2 소자 분리 구조물(108b)이 배치될 수 있다. 상기 기판(100)에서, 제1 및 제2 소자 분리 구조물(108a, 108b)이 형성된 부위는 필드 영역으로 제공될 수 있고, 상기 제1 및 제2 소자 분리 구조물들(108a, 108b) 사이의 기판(100) 부위는 액티브 영역으로 제공될 수 있다.
상기 제1 소자 분리 구조물(108a)은 제1 내벽 산화막 패턴(102a), 제1 라이너(104a) 및 제1 매립 절연 패턴(106a)을 포함할 수 있다. 상기 제1 내벽 산화막 패턴(102a)은 상기 제1 트렌치(90a)의 표면에 컨포멀하게 형성되고, 상기 제1 라이너(104a)는 상기 제1 내벽 산화막 패턴(102a) 상에 컨포멀하게 형성될 수 있다. 상기 제1 매립 절연 패턴(106a)은 상기 제1 라이너(104a) 상에서 상기 제1 트렌치(90a)의 내부를 채울 수 있다.
상기 제2 소자 분리 구조물(108b)은 제2 내벽 산화막 패턴(102b), 제2 라이너(104b), 및 제2 매립 절연 패턴(106b)을 포함할 수 있다. 상기 제2 내벽 산화막 패턴(102b)은 상기 제2 트렌치(90b)의 표면에 컨포멀하게 형성되고, 상기 제2 라이너(104b)는 상기 제2 내벽 산화막 패턴(102b) 상에 컨포멀하게 형성될 수 있다. 상기 제2 매립 절연 패턴(106b)은 상기 제2 라이너(104b) 상에서 상기 제2 트렌치(90b)의 내부를 채울 수 있다.
상기 제1 및 제2 내벽 산화막 패턴(102a, 102b)은 동일한 증착 공정에 의해 형성되므로 동일한 물질을 포함할 수 있고, 예를 들어 실리콘 산화물을 포함할 수 있다. 상기 제1 라이너(104a) 및 제2 라이너(104b)는 동일한 증착 공정을 통해 형성되므로 동일한 물질을 포함하고, 예를 들어 실리콘 질화물을 포함할 수 있다. 상기 제1 및 제2 매립 절연 패턴들(106a, 106b)은 동일한 증착 공정을 통해 형성되므로 동일한 물질을 포함하고, 예를 들어 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 내벽 산화막 패턴(102a)의 두께(즉, 트렌치 표면으로부터 수직 방향의 두께)는 상기 제1 라이너(104a)의 두께보다 더 두꺼울 수 있다. 또한, 상기 제2 내벽 산화막 패턴(102b)의 두께는 상기 제2 라이너(104b)의 두께보다 더 두꺼울 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 내벽 산화막 패턴(102a, 102b)의 두께는 200Å 이상일 수 있다. 일 예로, 상기 제1 및 제2 내벽 산화막 패턴(102a, 102b)의 두께는 250Å 내지 400Å일 수 있다. 상기 제1 및 제2 내벽 산화막 패턴(102a, 102b)의 두께가 200Å보다 얇은 경우, 이 후에 설명하는 제1 및 제2 리세스부(110a, 110b)의 내부 폭이 좁아지므로 바람직하지 않을 수 있다.
상기 제1 소자 분리 구조물(108a)에서, 상기 제1 라이너(104a)는 상기 제1 내벽 산화막 패턴(102a) 및 제1 매립 절연 패턴(106a)의 상부면보다 돌출될 수 있다. 즉, 상기 제1 라이너(104a)의 최상부면은 상기 제1 내벽 산화막 패턴(102a) 및 제1 매립 절연 패턴(106a)의 최상부면보다 높게 위치할 수 있다. 상기 제1 라이너(104a)와 이와 인접하는 상기 기판(100) 사이에는 제1 리세스부(110a)가 형성될 수 있다.
예시적인 실시예에서, 상기 제1 매립 절연 패턴(106a)의 최상부면은 상기 제1 내벽 산화막 패턴(102a)의 최상부면과 동일하거나 또는 더 낮을 수 있다.
예시적인 실시예에서, 상기 제1 리세스부(110a)의 내부 폭은 상기 제1 리세스부(110a)의 저면으로부터 상기 제1 라이너(104a)의 최상부면까지의 높이보다 더 넓을 수 있다. 예시적인 실시예에서, 상기 제1 리세스부(110a)의 저면에는 평탄면을 포함할 수 있다. 즉, 상기 제1 리세스부(110a)의 저면의 중심부는 라운드된 형상을 갖지 않고, 평탄한 표면을 가질 수 있다.
이와 같이, 상기 제1 리세스부(110a)의 종횡비가 감소되고 상기 제1 리세스부(110a)의 내부 폭이 증가되어, 반도체 소자의 제조 공정에서 상기 제1 리세스부(110a) 내부에 증착된 금속막들이 용이하게 제거될 수 있다. 따라서, 상기 제1 리세스부(110a) 내에 금속막들이 잔류하지 않을 수 있다. 또한, 상기 제1 리세스부(110a)에 금속막이 잔류함에 따라 발생되는 불량(예를들어, 이웃하는 게이트들의 브릿지 불량)이 감소될 수 있다.
상기 제2 소자 분리 구조물(108b)은 상기 제1 소자 분리 구조물(108a)과 유사한 형상 및 구조를 가질 수 있다.
즉, 상기 제2 소자 분리 구조물(108b)에서, 상기 제2 라이너(104b)는 상기 제2 내벽 산화막 패턴(102b) 및 제2 매립 절연 패턴(106b)의 상부면보다 돌출될 수 있다. 즉, 상기 제2 라이너(104b)의 최상부면은 상기 제2 내벽 산화막 패턴(102b) 및 제2 매립 절연 패턴(106b)의 최상부면보다 높게 위치할 수 있다. 상기 제2 라이너(104b) 및 이와 인접하는 상기 기판(100) 사이에는 제2 리세스부(110b)가 형성될 수 있다. 예시적인 실시예에서, 상기 제2 매립 절연 패턴(106b)의 최상부면은 상기 제2 내벽 산화막 패턴(102b)의 최상부면과 동일하거나 또는 더 낮을 수 있다.
예시적인 실시예에서, 상기 제2 리세스부(110b)의 내부 폭은 상기 제2 리세스부(110b)의 저면으로부터 상기 제2 라이너(104b)의 최상부면까지의 높이보다 더 넓을 수 있다. 예시적인 실시예에서, 상기 제2 리세스부(110b)의 저면에는 평탄면을 포함할 수 있다. 즉, 상기 제2 리세스부(110b)의 저면의 중심부는 라운드된 형상을 갖지 않고, 평탄한 표면을 가질 수 있다.
예시적인 실시에에서, 상기 제1 및 제2 소자 분리 구조물(108a, 108b)에서, 실리콘 질화물을 포함하는 상기 제1 및 제2 라이너(104a, 104b)의 상부면의 높이(즉, 수직 레벨)는 서로 동일할 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 소자 분리 구조물(108a, 108b)에서, 실리콘 질화물을 포함하는 상기 제1 및 제2 라이너(104a, 104b)의 최상부면은 상기 제1 및 제2 라이너(104a, 104b)와 각각 인접하는 기판(100) 상부면과 실질적으로 동일한 평면에 위치하고, 실질적으로 동일한 높이를 가질 수 있다. 상기 제1 및 제2 라이너(104a, 104b)의 최상부면의 높이는 실질적으로 동일할 수 있다.
예시적인 실시예에서, 상기 제1 내벽 산화막 패턴(102a)의 최상부면은 상기 제1 트렌치(90a)와 인접한 기판(100) 상부면보다 낮고, 상기 제2 내벽 산화막 패턴(102b)의 최상부면은 상기 제2 트렌치(90b)와 인접한 기판 (100)상부면보다 낮을 수 있다. 상기 제1 내벽 산화막 패턴(102a)의 최상부면과 상기 제2 내벽 산화막 패턴(102b)의 최상부면은 실질적으로 동일한 평면에 위치할 수 있다.
예시적인 실시예에서, 상기 제2 리세스부(110b)의 저면의 수직 레벨은 상기 제1 리세스부(110a)의 저면의 수직 레벨과 실질적으로 동일할 수 있다. 또한, 상기 제1 라이너(104a)의 돌출 부위의 높이와 상기 제2 라이너(104b)의 돌출 부위의 높이가 서로 동일할 수 있다.
상기 제1 영역(A)의 상기 기판(100) 상에는 채널층(130)이 배치될 수 있다. 상기 채널층(130)의 격자 상수는 상기 기판(100)의 격자 상수보다 클 수 있다. 예를 들면 상기 채널층(130)은 실리콘 게르마늄을 포함할 수 있다.
상기 채널층(130)은 PMOS 트랜지스터에서 정공의 이동도를 향상시킬 수 있다. 또한 상기 채널층(130)은 일함수를 낮추어 트랜지스터의 문턱 전압을 조절하는 역할을 할 수 있다. 상기 채널층(130) 상에는 제1 게이트 구조물(160)이 배치될 수 있다.
상기 제1 게이트 구조물(160)의 양 측과 인접한 상기 채널층(130)과 기판(100) 내에는 제1 소오스/드레인 영역으로 제공되는 제1 불순물 영역(170)이 구비될 수 있다. 상기 제1 불순물 영역(170)에는 예를 들어 P형의 불순물이 도핑될 수 있다.
상기 제2 영역(B)의 상기 기판(100) 상에는 제2 게이트 구조물(162)이 배치될 수 있다. 상기 제2 게이트 구조물(162)의 양측과 인접하는 상기 기판(100) 내에는 제2 소오스/드레인으로 제공되는 제2 불순물 영역(172)이 구비될 수 있다. 상기 제2 불순물 영역(172)에는 N형의 불순물이 도핑될 수 있다.
상기 제1 게이트 구조물(160)은 상기 채널층(130) 상에 순차적으로 적층된 제1 계면 절연 패턴(도시안됨), 제1 고유전 패턴(140a), 제1 P형 금속 패턴(143), 제1 N형 금속 패턴(144a), 제1 하부 전극(146a), 제1 베리어 패턴(148a), 제1 상부 전극(150a) 및 제1 캡핑막 패턴(152a)을 포함할 수 있다.
상기 제2 게이트 구조물(162)은 상기 기판(100) 상에 순차적으로 적층된 제2 계면 절연 패턴(도시안됨), 제2 고유전 패턴(140b), 제2 N형 금속 패턴(144b), 제2 하부 전극(146b), 제2 베리어 패턴(148b), 제2 상부 전극(150b) 및 제2 캡핑막 패턴(152b)을 포함할 수 있다.
이와 같이, 상기 제1 게이트 구조물(160)은 제1 P형 금속 패턴(143) 및 제1 N형 금속 패턴(144a)이 차례로 적층되고, 상기 제2 게이트 구조물(162)은 제2 N형 금속 패턴(144b)만이 구비될 수 있다. 상기 P형 금속 패턴 및 N형 금속 패턴의 적층을 제외하고는, 상기 제1 및 제2 게이트 구조물들(160, 162)은 서로 동일한 적층 구조를 가질 수 있다.
상기 제2 게이트 구조물(162)에는 P형 금속 패턴이 구비되지 않으므로, 상기 제1 게이트 구조물(160)이 상기 제2 게이트 구조물(162)보다 더 두꺼울 수 있다. 즉, 상기 제1 게이트 구조물(160)은 제1 두께를 가지고, 상기 제2 게이트 구조물(162)은 상기 제1 두께보다 얇은 제2 두께를 가질 수 있다.
상기 제1 및 제2 계면 절연 패턴은 예를들어, 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 제1 고유전 패턴(140a) 및 제2 고유전 패턴(140b)은 실리콘 산화막보다 유전율이 큰 금속 산화물을 포함할 수 있다. 예를 들어, 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란탄 산화물(LaO), 란탄 알루미늄 산화물, (LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 일 예로, 상기 제1 및 제2 고유전 패턴(140a, 140b)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 형성될 수 있다.
상기 제1 P형 금속 패턴(143)은 P 일함수를 가지는 금속 물질을 포함할 수 있다. 예를 들어, 상기 제1 P형 금속 패턴(143)은 알루미늄(Al), 알루미늄 산화막, 티타늄 질화물(TiN), 텅스텐 질화물(WN) 또는 루테늄 산화물(RuO2) 중에서 선택되는 적어도 하나를 포함할 수 있다. 구체적인 예로써, 상기 P형 금속막(142)은 차례로 적층된 티타늄 질화막, 알루미늄막 및 티타늄 질화막 또는 티타늄 질화막, 알루미늄 산화막 및 티타늄질화막을 포함할 수 있다.
상기 제1 N형 금속 패턴(144a) 및 제2 N형 금속 패턴(144b)은 N 일함수를 가지는 금속을 포함할 수 있다. 예를 들면, 상기 N형 금속 패턴(25)은 란탄(La), 란탄산화물(LaO), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 나이오븀(Nb) 또는 티타늄 질화물(TiN) 중에서 선택되는 적어도 하나를 포함할 수 있다. 구체적인 예로써 상기 제1 및 제2 N형 금속 패턴(144a, 144b)은 차례로 적층된 란탄막과 티타늄 질화막 또는 란탄산화막과 티타늄질화막을 포함할 수 있다.
상기 제1 하부 전극(146a) 및 제2 하부 전극(146b)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제1 하부 전극(146a)에는 P형 불순물이 도핑될 수 있고 상기 제2 하부 전극(146b)에는 N형 불순물이 도핑될 수 있다.
상기 제1 및 제2 베리어 패턴(148a, 148b)은 예를 들어, 티타늄 질화물, 텅스텐 질화물 또는 탄탈륨 질화물을 포함할 수 있다.
상기 제1 상부 전극(150a) 및 상기 제2 상부 전극(150b)은 금속을 포함할 수 있고, 예를들어, 금속실리사이드, 금속질화막 및 금속막 중 적어도 하나일 수 있다. 상기 금속실리사이드는 예를 들면 코발트 실리사이드 또는 텅스텐실리사이드일 수 있다. 상기 금속질화막은 예를 들어 티타늄질화막 또는 탄탈륨질화막일 수 있다. 상기 금속막은 예를 들어 텅스텐을 포함할 수 있다.
상기 제1 및 제2 캡핑막 패턴(152a, 152b)은 예를 들어 실리콘 질화물을 포함할 수 있다.
상기 제1 게이트 구조물(160)의 측벽 상에 제1 스페이서(164)가 구비될 수 있다. 상기 제2 게이트 구조물(162)의 측벽 상에 제2 스페이서(166)가 구비될 수 있다. 상기 제1 및 제2 스페이서(164, 166)는 예를들어, 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
상기 반도체 소자는 제1 및 제2 소자 분리막 구조물(108a, 108b) 내의 제1 및 제2 라이너(104a, 104b)가 돌출되는 구조를 가질 수 있다. 그러나, 상기 돌출된 부위에 의해 생성되는 제1 및 제2 리세스부(110a, 110b) 내부에 금속 물질이 잔류하지 않을 수 있다. 따라서, 상기 반도체 소자는 잔류하는 금속 물질에 의해 발생되는 불량이 감소될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 2는 제1 및 제2 소자 분리막 구조물의 형상을 제외하고는 도 1을 참조로 설명한 반도체 소자와 실질적으로 동일하다.
도 2를 참조하면, 상기 제1 및 제2 리세스부(110a, 110b)의 저면은 상기 기판(100) 상부면의 평탄면에 대해 경사를 가질 수 있다. 상기 제1 및 제2 리세스부(110a, 110b)의 저면의 중심부는 라운드된 형상을 갖지 않을 수 있다.
예시적인 실시예에서, 상기 제1 매립 절연 패턴(106a)의 최상부면은 상기 제1 내벽 산화막 패턴(102a)의 최상부면과 동일하거나 또는 더 낮을 수 있다. 예시적인 실시예에서, 상기 제2 매립 절연 패턴(106b)의 최상부면은 상기 제2 내벽 산화막 패턴(102b)의 최상부면과 동일하거나 또는 더 낮을 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 3은 제1 및 제2 소자 분리막 구조물의 형상을 제외하고는 도 1을 참조로 설명한 반도체 소자와 실질적으로 동일하다.
도 3을 참조하면, 상기 제1 매립 절연 패턴(106a)의 폭은 상기 제1 내벽 산화막 패턴(102a)의 폭보다 더 클 수 있다. 상기 제1 내벽 산화막 패턴(102a)의 폭은 상기 제1 트렌치(90a)의 측벽로부터 수직 방향으로 상기 제1 내벽 산화막 패턴(102a)의 두께를 의미할 수 있다.
상기 제1 매립 절연 패턴(106a)의 폭이 상기 제1 내벽 산화막 패턴(102a)보다 더 큰 경우 식각 공정 중에 상기 제1 매립 절연 패턴(106a)이 식각 가스에 용이하게 노출될 수 있다. 그러므로, 상기 제1 매립 절연 패턴(106a)의 상부면의 식각량이 증가될 수 있다. 따라서, 상기 제1 매립 절연 패턴(106a)의 최상부면은 상기 제1 내벽 산화막 패턴(102a)의 최상부면보다 낮을 수 있다.
상기 제2 매립 절연 패턴(106b)의 폭은 상기 제2 내벽 산화막 패턴(102b)의 폭보다 더 클 수 있다. 이 경우, 상기 제2 매립 절연 패턴(106b)의 최상부면은 상기 제2 내벽 산화막 패턴(102b)의 최상부면보다 낮을 수 있다.
도 4 내지 도 16은 예시적인 실시예에 따른 반도체 소자를 제조하는 방법을 나타내는 단면도들이다.
도 4를 참조하면, 제1 영역(A)과 제2 영역(B)을 포함하는 기판(100)이 구비된다. 상기 기판(100)의 일부분을 식각하여 제1 및 제2 트렌치들(90a, 90b)을 형성한다. 상기 제1 트렌치(90a)는 상기 제1 영역(A)의 기판(100)에 형성되고, 상기 제2 트렌치(90b)는 상기 제2 영역(B)의 기판(100)에 형성될 수 있다.
상기 기판(100) 상부면 및 제1 및 제2 트렌치(90a, 90b)의 표면 상에 컨포멀하게 내벽 산화막을 형성한다. 상기 내벽 산화막 상에 라이너막을 형성한다.
상기 내벽 산화막은 상기 라이너막보다 두꺼운 두께로 형성할 수 있다. 상기 내벽 산화막은 200Å 이상의 두께로 형성될 수 있다. 일 예로, 상기 내벽 산화막은 250Å 내지 400Å의 두께로 형성할 수 있다.
예시적인 실시예에서, 상기 내벽 산화막은 실리콘 산화물을 포함할 수 있다. 상기 내벽 산화막은 열산화 공정 및/또는 증착 공정을 통해 형성할 수 있다. 예시적인 실시예에서, 상기 라이너막은 실리콘 질화물을 포함할 수 있다. 상기 라이너막은 증착 공정을 통해 형성할 수 있다.
상기 라이너막 상에 상기 제1 및 제2 트렌치(90a, 90b) 내부를 채우도록 매립 절연막을 형성한다. 상기 매립 절연막은 실리콘 산화물을 포함할 수 있다. 상기 매립 절연막은 증착 공정을 통해 형성할 수 있다.
이 후, 상기 기판(100) 표면이 노출되도록 상기 매립 절연막, 라이너막 및 내벽 산화막을 평탄화하여 상기 제1 및 제2 트렌치들(90a, 90b) 내부에 각각 예비 제1 소자 분리 구조물(107a) 및 예비 제2 소자 분리 구조물(107b)을 각각 형성한다.
상기 예비 제1 소자 분리 구조물(107a)은 예비 제1 내벽 산화막 패턴(101a), 제1 라이너(104a) 및 예비 제1 매립 절연막 패턴(105a)을 포함할 수 있다. 상기 예비 제2 소자 분리 구조물(107b)은 예비 제2 내벽 산화막 패턴(101b), 제2 라이너(104b) 및 예비 제2 매립 절연막 패턴(105b)을 포함할 수 있다.
도 5를 참조하면, 상기 기판(100) 및 예비 제1 및 제2 소자 분리 구조물(107a, 107b)을 덮는 제1 마스크막(120)을 형성한다. 상기 제1 마스크막(120)은 실리콘산화막으로 형성될 수 있다. 예를들어, 상기 제1 마스크막(120)은 TEOS 물질을 포함할 수 있다.
상기 제1 마스크막(120) 상에 상기 제2 영역(B)을 덮고 상기 제1 영역(A)을 노출시키는 제1 포토레지스트 패턴(122)을 형성한다.
도 6을 참조하면, 상기 제1 포토레지스트 패턴(122)을 식각 마스크로 사용하여 상기 제1 마스크막을 식각하여 제1 마스크 패턴(120a)을 형성한다. 상기 제1 마스크막을 식각하는 공정은 습식 식각 공정을 포함할 수 있다. 상기 습식 식각 공정을 수행하면, 상기 기판(100) 표면에 가해지는 식각 데미지가 감소될 수 있다. 이 후, 상기 제1 포토레지스트 패턴(122)을 제거한다.
상기 제1 마스크막이 실리콘 산화물을 포함하므로, 상기 제1 마스크 패턴(120a)을 형성하기 위한 식각 공정에서 실리콘 산화물이 식각될 수 있다. 상기 제1 마스크 패턴(120a)을 형성하는 식각 공정에서 불가피하게 상기 제1 마스크 패턴(120a) 아래에 위치하는 막까지 오버에치를 하게 되므로, 상기 예비 제1 소자 분리 구조물(107a)의 상부에 위치하는 실리콘 산화물의 일부가 함께 식각될 수 있다.
따라서, 상기 예비 제1 소자 분리 구조물(107a)에 포함되는 예비 제1 내벽 산화막 패턴(101a) 및 예비 제1 매립 절연막 패턴(105a)의 상부가 일부 식각될 수 있다. 상기 공정에 의해, 제1 내벽 산화막 패턴(102a), 제1 라이너(104a) 및 제1 매립 절연 패턴(106a)을 포함하는 제1 소자 분리 구조물(108a)이 형성될 수 있다.
상기 제1 소자 분리 구조물(108a)에서, 상기 제1 내벽 산화막 패턴(102a)의 상부면이 상기 제1 라이너의 상부면보다 낮게 형성됨에 따라, 상기 제1 라이너(104a)와 이와 인접하는 상기 기판(100) 사이에는 제1 리세스부(110a)가 형성될 수 있다. 상기 제1 마스크 패턴(120a)에 의해, 상기 제1 영역의 기판(100) 및 제1 소자 분리 구조물(108a)의 상부면이 노출될 수 있다.
예시적인 실시예에서, 상기 예비 제1 내벽 산화막 패턴(101a)이 식각되는 수직 방향 두께(즉, 수직 두께)는 상기 내벽 산화막의 증착 두께(즉, 제1 트렌치(90a)의 측벽으로부터 수직 방향으로의 두께)보다 작을 수 있다.
예시적인 실시예에서, 상기 제1 리세스부(110a)의 내부 폭은 상기 제1 리세스부(110a)의 저면으로부터 상기 제1 라이너(104a)의 최상부면까지의 높이보다 더 넓을 수 있다.
상기 제1 라이너(104a)는 실리콘 질화물을 포함하므로, 상기 식각 공정에서 거의 제거되지 않을 수 있다. 따라서, 상기 제1 라이너(104a)의 최상부면은 상기 제1 라이너(104a)와 인접하는 상기 기판(100)의 상부 표면과 실질적으로 동일한 평면에 위치할 수 있다.
예시적인 실시예에서, 상기 식각 공정에 의해, 상기 제1 라이너(104a)의 상부가 라운드된 형상을 가질 수 있다. 또한, 상기 식각 공정에 의해 기판(100)의 액티브 영역의 가장자리 부위가 라운드된 형상을 가질 수 있다.
상기 제1 라이너(104a)는 상기 제1 내벽 산화막 패턴(102a) 및 제1 매립 절연 패턴(106a)의 상부로부터 돌출될 수 있다. 즉, 상기 제1 라이너(104a)의 최상부면은 상기 제1 내벽 산화막 패턴(102a) 및 제1 매립 절연 패턴(106a)의 최상부면보다 높게 위치할 수 있다.
예시적인 실시예에서, 상기 제1 리세스부(110a)의 저면에는 평탄면을 포함할 수 있다. 즉, 상기 제1 리세스부(110a)의 내부 폭이 증가됨에 따라 상기 제1 리세스부(110a) 저면의 중심부는 라운드된 형상을 갖지 않고, 평탄한 표면을 가질 수 있다. 일부 실시예에서, 도 2에 도시된 것과 같이, 상기 제1 리세스부(110a)의 저면은 상기 기판(100) 표면에 대해 경사를 가질 수 있다.
도 7을 참조하면, 상기 제1 마스크 패턴(120a)에 의해 노출된 제1 영역의 기판(100)의 상부면 상에 채널층(130)을 형성한다. 상기 채널층(130)은 예를 들면 선택적 에피택셜 성장 공정 (SEG,Selective Epitaxial Growth)으로 형성될 수 있다. 상기 채널층(130)은 실리콘 게르마늄을 포함할 수 있다. 상기 채널층(130)은 PMOS 트랜지스터가 형성되기 위한 부위의 기판(100)에 선택적으로 형성될 수 있다.
도 8을 참조하면, 상기 제1 영역(A)의 채널층(130) 및 제1 소자 분리 구조물(108a) 상에, 상기 제1 영역(A)을 덮고, 상기 제2 영역(B)을 노출하는 제2 포토레지스트 패턴(124)을 형성한다.
상기 제2 포토레지스트 패턴(124)에 의해 상기 제1 마스크 패턴(120a)만이 선택적으로 노출될 수 있다. 상기 제2 포토레지스트 패턴(124)에 의해 상기 제1 영역(A) 상에 형성된 채널층(130), 제1 소자 분리 구조물(108a)이 노출되지 않을 수 있다.
도 9를 참조하면, 상기 제2 포토레지스트 패턴(124)을 식각 마스크로 이용하여 상기 제1 마스크 패턴(120a)을 제거할 수 있다. 상기 제1 마스크 패턴(120a)의 제거 공정은 습식 식각 공정을 포함할 수 있다.
상기 제1 마스크 패턴(120a)이 실리콘 산화물을 포함하므로, 상기 제1 마스크 패턴(120a)을 제거하기 위한 공정에서 실리콘 산화물이 식각될 수 있다. 상기 제1 마스크 패턴(120a)을 제거한 후 불가피하게 오버에치를 하게 되므로, 상기 제1 마스크 패턴(120a) 아래에 위치하는 상기 예비 제2 소자 분리 구조물(107b)의 상부에 포함되는 실리콘 산화물도 함께 식각될 수 있다. 따라서, 상기 예비 제2 소자 분리 구조물(107b)에 포함되는 예비 제2 내벽 산화막 패턴(101b) 및 예비 제2 매립 절연막 패턴(105b)의 상부가 일부 식각될 수 있다. 그러나, 상기 제2 라이너(104b)는 실리콘 질화물을 포함하므로, 상기 식각 공정에서 제거되지 않을 수 있다.
상기 공정에 의해, 상기 제2 내벽 산화막 패턴(102b), 제2 라이너(104b) 및 제2 매립 절연 패턴(106b)을 포함하는 제2 소자 분리 구조물(108b)이 형성될 수 있다. 상기 제2 라이너(104b)는 상기 제2 내벽 산화막 패턴(102b) 및 제2 매립 절연 패턴(106b)의 상부로부터 돌출될 수 있다. 즉, 상기 제2 라이너(104b)의 최상부면은 상기 제2 내벽 산화막 패턴(102b) 및 제2 매립 절연 패턴(106b)의 최상부면보다 높게 위치할 수 있다. 상기 제2 라이너(104b) 및 상기 제2 라이너(104b)와 인접하는 기판(100) 사이에는 제2 리세스부(110b)가 형성될 수 있다.
예시적인 실시예에서, 상기 제2 리세스부(110b)의 저면의 수직 레벨은 상기 제1 리세스부(110a)의 저면의 수직 레벨과 실질적으로 동일하게 되도록 오버에치할 수 있다. 상기 제1 리세스부(110a)로부터 돌출되는 부위의 상기 제1 라이너(104a)의 높이는 상기 제2 리세스부(110b)로부터 돌출되는 부위의 상기 제2 라이너(104b)의 높이가 서로 동일할 수 있다.
예시적인 실시예에서, 상기 식각 공정들을 수행하는 동안 상기 제2 라이너(104b)는 거의 식각되지 않으므로, 상기 제2 라이너(104b)의 최상부면은 상기 제2 라이너(104b)와 인접하는 상기 기판(100)의 상부 표면과 실질적으로 동일한 평면에 위치할 수 있다. 상기 제1 및 제2 라이너(104a, 104b)는 거의 동일한 상부면 높이를 가질 수 있다.
예시적인 실시예에서, 상기 제2 리세스부(110b)의 내부 폭은 상기 제2 리세스부(110b)의 저면으로부터 상기 제2 라이너(104b)의 최상부면까지의 높이보다 더 넓을 수 있다. 예시적인 실시예에서, 상기 제2 리세스부(110b)의 저면에는 평탄면을 포함할 수 있다. 즉, 상기 제2 리세스부(110b)의 저면의 중심부는 라운드된 형상을 갖지 않고, 평탄한 표면을 가질 수 있다. 일부 실시예에서, 도 2에 도시된 것과 같이, 상기 제2 리세스부(110b)의 저면은 상기 기판(100) 표면에 대해 경사를 가질 수 있다.
한편, 상기 제2 포토레지스트 패턴(124)이 구비되므로, 상기 제1 마스크 패턴(120a)을 제거하는 공정에서, 상기 제1 영역(A)에 형성된 실리콘 산화물은 제거되지 않을 수 있다. 따라서, 상기 제1 마스크 패턴(120a)을 제거하는 공정에서 상기 제1 소자 분리 구조물(108a)에 포함되는 막들이 제거되지 않아서, 상기 제1 소자 분리 구조물(108a)의 형상이 변하지 않을 수 있다. 이 후, 상기 제2 포토레지스트 패턴(124)을 제거할 수 있다.
도 10을 참조하면, 상기 제1 영역(A)의 채널층(130) 상에 제1 계면 절연막(도시안됨)을 형성하고, 상기 제2 영역(B)의 기판(100) 상에 제2 계면 절연막(도시안됨)을 형성할 수 있다. 상기 제1 및 제2 계면 절연막은 열산화 공정 및/또는 증착 공정에 의해 형성될 수 있다. 상기 제1 및 제2 계면 절연막들은 예를 들어, 실리콘 산화막 및/또는 실리콘 산질화막으로 형성될 수 있다.
상기 제1 계면 절연막, 제2 계면 절연막 및 제1 및 제2 소자 분리 구조물들(108a, 108b) 상에 고유전막(140)을 컨포멀하게 형성할 수 있다. 상기 고유전막(140) 상에 P형 금속막(142)을 컨포멀하게 형성할 수 있다. 상기 P형 금속막(142)은 상기 제1 및 제2 리세스부(110a, 110b) 내부를 완전히 채우지 않고, 상기 제1 내지 제2 리세스부(110a, 110b)의 측벽과 저면을 따라 컨포멀하게 형성될 수 있다.
따라서, 상기 P형 금속막(142)을 형성한 이 후에도, 상기 제1 및 제2 리세스부(110a, 110b)에 내부 공간이 남아있을 수 있다.
상기 P형 금속막(142)은 P 일함수를 가지는 금속막을 포함할 수 있다. 예를 들어, 상기 P형 금속막(142)은 알루미늄(Al), 알루미늄 산화막, 티타늄 질화물(TiN), 텅스텐 질화물(WN) 또는 루테늄 산화물(RuO2) 중에서 선택되는 적어도 하나를 포함할 수 있다. 구체적인 예로써, 상기 P형 금속막(142)은 차례로 적층된 티타늄 질화막, 알루미늄막 및 티타늄 질화막 또는 티타늄 질화막, 알루미늄 산화막 및 티타늄질화막을 포함할 수 있다.
도 11을 참조하면, 상기 P형 금속막(142) 상에 상기 제1 영역(A)을 덮고 상기 제2 영역(B)을 노출시키는 제3 마스크 패턴(132)을 형성할 수 있다. 상기 제3 마스크 패턴(132)은 포토레지스트, ACL(Amorphous Carbon Layer), SOH(Spin on Hardmask), SOC(Spin on Carbon) 및 실리콘 질화막 중 적어도 하나로 형성될 수 있다.
상기 제3 마스크 패턴(132)을 식각마스크로 이용하여 상기 제2 영역(B)의 P형 금속막(142)을 식각하여 상기 고유전막(140)을 노출시킨다. 따라서, 상기 제1 영역(A)에만 상기 P형 금속막이 남아있어서 예비 P형 금속 패턴(142a)을 형성할 수 있다. 상기 P형 금속막(142)을 식각하는 공정은 습식 식각 공정을 포함할 수 있다. 상기 습식 식각 공정은 건식 식각 공정에 비하여 상기 고유전막(140)의 식각 손상이 감소될 수 있다.
도 12를 참조하면, 상기 제3 마스크 패턴(132)을 제거한다. 이 후, 상기 기판(100)의 전면 상에 컨포멀하게 N형 금속막(144)을 형성한다.
상기 N형 금속막(144)은 N 일함수를 가지는 금속을 포함할 수 있다. 예를 들어, 상기 N형 금속막(144)은 란탄(La), 란탄산화물(LaO), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 나이오븀(Nb) 또는 티타늄 질화물(TiN) 중에서 선택되는 적어도 하나를 포함할 수 있다. 구체적인 예로써 상기 N형 금속막(144)은 차례로 적층된 란탄막과 티타늄 질화막 또는 란탄산화막과 티타늄질화막을 포함할 수 있다.
도 13 및 도 14는 도 12의 F 부위를 확대 도시한 것이다.
도 13에 도시된 것과 같이, 상기 제1 리세스부(110a) 저면이 평탄할 수 있다. 또한, 상기 예비 P형 금속막 패턴(142a) 및 N형 금속막(144)을 형성한 이 후에도, 상기 제1 리세스부(110a)에 내부 공간이 남아있을 수 있다.
도 14에 도시된 것과 같이, 상기 제1 리세스부(110a)의 저면은 상기 기판(100) 표면에 대해 경사를 가질 수 있다. 또한, 상기 예비 P형 금속막 패턴(142a) 및 N형 금속막(144)을 형성한 이 후에도, 상기 제1 리세스부(110a)에 내부 공간이 남아있을 수 있다.
또한, 상기 N형 금속막(144)을 형성한 이 후에, 상기 제2 리세스부(110b)에 내부 공간이 남아있을 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 리세스부(110a, 110b)에 남아있는 내부 공간의 폭은 상기 제1 리세스부(110a)에 의해 노출되는 제1 트렌치(90a) 상부 측벽에 적층된 막들의 두께의 합(예를들어, 제1 계면 절연막(138), 고유전막(140), 예비 P형 금속막 패턴(142a) 및 N형 금속막(144)의 두께의 합)보다 더 클 수 있다.
도 15를 참조하면, 상기 N형 금속막(144) 상에 하부 전극막(146), 베리어막(148) 및 상부 전극막(150), 캡핑막을 순차적으로 적층한다. 상기 캡핑막을 패터닝하여 캡핑막 패턴(152)을 형성한다.
상기 하부 전극막(146)은 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 하부 전극막(146)을 형성하기 위해 폴리실리콘막을 증착한 후에 상기 제1 영역(A)에 위치하는 상기 하부 전극막(146)에 P형의 불순물을 도핑하고, 상기 제2 영역(B)에 위치하는 상기 하부 전극막(146)에 N형의 불순물을 도핑할 수 있다.
예시적인 실시예에서, 상기 하부 전극막(146)은 상기 제1 및 제2 리세스부(110a, 110b)의 내부를 채우도록 형성될 수 있다.
상기 베리어막(148) 은 예를 들어, 티타늄 질화막, 텅스텐 질화막 또는 탄탈륨 질화막으로 형성될 수 있다.
상기 상부 전극막(150)은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 상부 전극막(150)은 텅스텐을 포함할 수 있다.
상기 캡핑막 패턴(152)은 실리콘 질화물을 포함할 수 있다.
도 16을 참조하면, 상기 캡핑막 패턴(152)을 식각 마스크로 사용하여 상기 상부 전극막(150), 베리어막(148), 하부 전극막(146), N형 금속막(144), 예비 P형 금속막 패턴(142a), 고유전막(140), 제1 및 제2 계면 절연막을 순차적으로 식각한다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다.
따라서, 상기 제1 영역(A)에는 제1 계면 절연 패턴(도시안됨), 제1 고유전 패턴(140a), 제1 P형 금속 패턴(143), 제1 N형 금속 패턴(144a), 제1 하부 전극(146a), 제1 베리어 패턴(148a), 제1 상부 전극(150a) 및 제1 캡핑막 패턴(152a)이 적층되는 제1 게이트 구조물(160)이 형성될 수 있다. 또한, 상기 제2 영역(B)에는 제2 계면 절연 패턴(도시안됨), 제2 고유전 패턴(140b), 제2 N형 금속 패턴(144b), 제2 하부 전극(146b), 제2 베리어 패턴(148b), 제2 상부 전극(150b) 및 제2 캡핑막 패턴(152b)이 적층되는 제2 게이트 구조물(162)이 형성될 수 있다.
상기 식각 공정에서, 상기 제1 및 제2 리세스부(110a, 110b) 내에 형성된 예비 P형 금속막 패턴(142a) 및 N형 금속막(144)이 모두 제거되어야 한다. 상기 제1 및 제2 리세스부(110a, 110b)의 내부 폭이 좁은 경우, 상기 제1 및 제2 리세스부(110a, 110b) 내부에 식각 가스가 유입되는 것이 용이하지 않을 수 있다. 때문에, 상기 제1 및 제2 리세스부(110a, 110b) 내부에 예비 P형 금속막 패턴(142a) 및 N형 금속막(144)이 일부 남아서 불량이 발생될 수 있다.
그러나, 본 실시예의 경우, 상기 예비 P형 금속막 패턴(142a) 및 N형 금속막(144)을 형성한 이 후에도, 상기 제1 및 제2 리세스부(110a, 110b)에 내부 공간이 충분하게 남아있을 수 있다. 그러므로, 상기 금속막들을 식각하기 위한 식각 가스가 충분히 유입될 수 있어 상기 제1 및 제2 리세스부(110a, 110b) 내에 형성된 예비 P형 금속막 패턴(142a) 및 N형 금속막(144)이 용이하게 제거될 수 있다.
한편, 상기 제1 및 제2 리세스부(110a, 110b)의 폭이 매우 좁은 경우, 상기 제1 및 제2 리세스부(110a, 110b) 저면이 라운드된 형상을 가질 수 있다. 이 경우, 상기 제1 및 제2 리세스부(110a, 110b) 하부에서 금속막이 채워져 금속막의 수직 방향 두께가 증가될 수 있다. 따라서, 상기 제1 및 제2 리세스부(110a, 110b) 저면에 형성되는 금속막의 제거가 용이하지 않을 수 있다.
그러나, 본 실시예의 경우, 상기 제1 및 제2 리세스부(110a, 110b)의 저면에는 평탄면을 포함하고 있으므로, 상기 제1 및 제2 리세스부(110a, 110b) 저면에서 상기 N형 금속막(144) 및 예비 P형 금속막 패턴(142a)이 폴딩되지 않을 수 있다. 상기 제1 및 제2 리세스부(110a, 110b) 저면 상에 형성되는 상기 N형 금속막(144) 및 예비 P형 금속막 패턴(142a)은 평탄면을 포함할 수 있다. 따라서, 상기 제1 및 제2 리세스부(110a, 110b) 저면에 형성되는 금속막들을 용이하게 제거할 수 있다.
다시, 도 1을 참조하면, 상기 제1 게이트 구조물(160)의 측벽 상에 제1 스페이서(164)를 형성하고, 상기 제2 게이트 구조물(162)의 측벽 상에 제2 스페이서(166)를 형성한다. 상기 제1 게이트 구조물(160) 양 측에 인접한 기판(100) 상부에 P형 불순물을 주입하여 제1 불순물 영역들(170)을 형성한다. 상기 제2 게이트 구조물(162) 양 측에 인접한 기판(100) 상부에 N형 불순물을 주입하여 제2 불순물 영역들(172)을 형성한다
상기 공정에 의해, 높은 신뢰성을 가지는 반도체 소자를 제조할 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 17을 참조하면, 셀 어레이 영역(CA), 제1 주변 영역(A1), 제2 주변 영역(A2), 제3 주변 영역(B1), 및 제4 주변 영역(B2)을 포함하는 기판(100)이 구비된다. 상기 제1 내지 제4 주변 영역들(A1, A2, B1, B2)은 상기 셀 어레이 영역(CA)의 주변에 배치될 수 있다. 상기 제1 내지 제4 주변 영역들(A1, A2, B1, B2)에는 상기 셀 어레이 영역(CA)에 배치되는 셀들을 구동하기 위한 주변 회로들이 배치될 수 있다.
상기 제1 주변 영역(A1)에는 PMOS 저전압 트랜지스터가 배치될 수 있다. 상기 제2 주변 영역(A2)에는 PMOS 고전압 트랜지스터가 배치될 수 있다. 상기 제3 주변 영역(B1)에는 NMOS 저전압 트랜지스터가 배치될 수 있다. 상기 제4 주변 영역(B2)에는 NMOS 고전압 트랜지스터가 배치될 수 있다.
상기 셀 어레이 영역(CA)에는 메모리 셀들이 구비되고, 예를들어, 디램 셀이 구비될 수 있다.
상기 셀 어레이 영역(CA)의 기판(100)의 셀 트렌치(도 19, 92 참조) 내에 셀 소자 분리 구조물(201)이 배치될 수 있다. 상기 셀 소자 분리 구조물(201)이 형성되지 않은 셀 어레이 영역(CA)의 기판(100) 부위를 셀 액티브 영역들을 정의할 수 있다. 상기 셀 액티브 영역들 각각은 고립된 형상을 가질 수 있다. 상기 셀 액티브 영역들은 평면에서 볼 때 고립된 바(bar) 형상을 가질 수 있고, 워드 라인의 연장 방향과 비스듬한 각도를 갖는 방향을 길이 방향으로 배치될 수 있다. 상기 기판(100)은 단결정 실리콘 기판이거나 SOI기판일 수 있다.
상기 셀 어레이 영역(CA)에서, 이웃하는 셀 액티브 영역간의 간격에 따라 셀 트렌치의 내부 폭이 달라질 수 있고, 상기 셀 트렌치 내를 채우는 셀 소자 분리 구조물(201)의 적층 구조가 달라질 수 있다. 예시적인 실시예에서, 도시된 것과 같이, 상기 셀 트렌치(92)의 폭이 좁은 부위의 경우 셀 소자 분리 구조물(201)은 실리콘 산화물을 포함하는 내벽 산화막으로 완전히 채워질 수 있다. 따라서, 상기 셀 소자 분리 구조물(201)의 일부분은 단면에서 볼 때 실리콘 산화물만을 포함할 수 있다.
예시적인 실시예에서, 상기 셀 트렌치(92)의 폭에 따라 상기 셀 트렌치 내부는 내벽 산화막 및 질화물 라이너에 의해 완전히 채워질 수도 있다. 따라서, 상기 셀 소자 분리 구조물의 일부분은 단면에서 볼 때 실리콘 산화물 및 실리콘 질화물을 포함할 수 있다.
상기 셀 액티브 영역 및 셀 소자 분리 구조물(201) 내에는 매립된 워드 라인(도시안됨)이 구비될 수 있다. 상기 워드 라인은 제1 방향으로 연장될 수 있다. 상기 워드 라인의 양 측과 인접하는 셀 액티브 영역의 기판(100) 상부에는 불순물 영역(도시안됨)이 구비될 수 있다.
상기 셀 어레이 영역(CA)에서 상기 기판(100) 상에는 버퍼막(216)이 배치될 수 있다. 상기 버퍼막(216)은 차례로 적층된 제1 절연막 패턴(210), 제2 절연막 패턴(212) 및 제3 절연막 패턴(214)을 포함할 수 있다. 상기 제2 절연막 패턴(212)은 상기 제1 절연막 패턴(210) 및 상기 제3 절연막 패턴(214)과 식각 선택비를 가지는 물질을 포함할 수 있다. 예를들어, 상기 제2 절연막 패턴(212)은 실리콘 질화막으로 형성되고, 상기 제1 및 제3 절연막 패턴(210, 214)은 실리콘 산화막으로 형성될 수 있다. 일부 예시적인 실시예에서, 상기 버퍼막(216)은 실리콘 산화막 및 실리콘 질화막의 2층막 구조를 가질 수도 있다.
상기 버퍼막(216) 상에 비트 라인 구조물(280)이 구비될 수 있다. 상기 비트 라인 구조물(280)은 상기 제1 방향과 수직한 제2 방향으로 연장될 수 있다. 상기 비트 라인 구조물(280)은 순차적으로 적층된 하부 전극, 상부 전극, 베리어 패턴 및 캡핑막 패턴을 포함할 수 있다. 또한, 상기 비트 라인 구조물(280)의 일부분은 기판(100)의 불순물 영역과 접할 수 있다.
상기 비트 라인 구조물(280)은 상기 제1 내지 제4 주변 영역(A1, A2, B1, B2)에 각각 형성되는 제1 내지 제4 게이트 구조물(260a, 260b, 260c, 260d)과 동일한 증착 공정으로 형성될 수 있다. 따라서, 상기 비트 라인 구조물(280)에는 상기 제1 내지 제4 게이트 구조물(260a, 260b, 260c, 260d)에 포함되는 물질이 포함될 수 있다.
상기 하부 전극은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 상부 전극은 금속을 포함할 수 있고, 예를들어 텅스텐을 포함할 수 있다. 상기 캡핑막 패턴은 실리콘 질화물을 포함할 수 있다.
상기 비트 라인 구조물(280)의 측벽에는 비트 라인 스페이서(282)가 구비될 수 있다.
상기 비트 라인 구조물들(280) 사이를 채우는 절연막(도시안됨)이 구비될 수 있다. 상기 절연막은 실리콘 산화물을 포함할 수 있다.
상기 절연막을 관통하여 인접한 상기 비트라인 구조물들(280) 사이에는 콘택 플러그들(284)이 구비될 수 있다. 상기 콘택 플러그들(284)은 상기 기판 표면과 접할 수 있다. 예시적인 실시예에서, 상기 콘택 플러그(284)는 폴리실리콘 패턴 및 금속 패턴이 적층되는 구조를 가질 수 있다.
상기 콘택 플러그(284)들 상부의 사이에는 상부 절연 패턴(286)이 구비될 수 있다. 상기 상부 절연 패턴(286)에 의해 상기 콘택 플러그들(284)의 상부가 전기적으로 분리될 수 있다.
상기 콘택 플러그(284) 상에 커패시터(290)가 구비될 수 있다. 상기 커패시터는 하부 전극(290a), 유전막(290b) 및 상부 전극(290c)이 적층되는 구조를 가질 수 있다. 상기 커패시터(290)의 하부 전극(290a)은 실린더 형상 또는 필러 형상을 가질 수 있다.
상기 제1 내지 제4 주변 영역(A1, A2, B1, B2)에서, 기판(100)의 주변 트렌치들 내에는 소자 분리 구조물(208a)이 구비될 수 있다. 상기 소자 분리 구조물들(208a) 사이의 기판(100) 부위는 주변 액티브 영역으로 정의될 수 있다.
상기 제1 주변 영역(A1)의 기판(100) 상에는 채널층(130)이 구비될 수 있다. 상기 채널층(130)은 예를 들어 실리콘 게르마늄으로 형성될 수 있다. 상기 채널층(130) 상에 제1 게이트 구조물(260a)이 배치될 수 있다. 상기 제1 게이트 구조물(260a)의 양 측과 인접한 채널층(130)에는 제1 불순물 영역(264a)이 구비될 수 있다. 상기 제1 불순물 영역(264a)은 P형 불순물이 도핑될 수 있다.
상기 제2 주변 영역(A2)의 기판(100) 상에 제2 게이트 구조물(260b)이 배치될 수 있다. 상기 제2 게이트 구조물(260b)의 양 측과 인접한 기판(100)에는 제2 불순물 영역(264b)이 구비될 수 있다. 상기 제2 불순물 영역(264b)은 P형 불순물이 도핑될 수 있다.
상기 제3 주변 영역(B1) 상에 제3 게이트 구조물(260c)이 배치될 수 있다. 상기 제3 게이트 구조물(260c)의 양 측과 인접한 기판(100)에는 제3 불순물 영역(264c)이 구비될 수 있다. 상기 제3 불순물 영역(264c)은 N형 불순물이 도핑될 수 있다.
상기 제4 주변 영역(B2) 상에 제4 게이트 구조물(260d)이 배치될 수 있다. 상기 제4 게이트 구조물(260d)의 양 측과 인접한 기판(100)에는 제4 불순물 영역이 구비될 수 있다. 상기 제4 불순물 영역은 N형 불순물이 도핑될 수 있다.
상기 제1 내지 제4 주변 영역(A1, A2, B1, B2)에 형성된 소자 분리 구조물(208a)은 도 1을 참조하여 설명한 제1 및 제2 소자 분리 구조물과 같이, 내벽 산화막 패턴(202a), 질화물 라이너(204a) 및 매립 절연 패턴(206a)을 포함할 수 있다.
상기 소자 분리 구조물(208a)에서, 상기 질화물 라이너(204a)는 상기 내벽 산화막 패턴(202a) 및 매립 절연 패턴(206a)의 상부로부터 돌출될 수 있다. 즉, 상기 질화물 라이너(204a)의 최상부면은 상기 내벽 산화막 패턴(202a) 및 매립 절연 패턴(206a)의 최상부면보다 높게 위치할 수 있다. 상기 질화물 라이너(204a) 및 상기 질화물 라이너(204a)와 인접하는 기판(100) 사이에는 리세스부(222)가 형성될 수 있다.
예시적인 실시예에서, 상기 리세스부(222)의 내부 폭은 상기 리세스부(222)의 저면으로부터 상기 질화물 라이너(204a)의 최상부면까지의 높이보다 더 넓을 수 있다. 예시적인 실시예에서, 상기 리세스부(222)의 저면에는 평탄면을 포함할 수 있다. 즉, 상기 리세스부(222)의 저면의 중심부는 라운드된 형상을 갖지 않고, 평탄한 표면을 가질 수 있다.
예시적인 실시에에서, 상기 제1 내지 제4 주변 영역(A1, A2, B1, B2)의 소자 분리 구조물(208a)에서, 질화물 라이너(204a)의 상부면의 높이(즉, 수직 레벨)가 서로 동일할 수 있다.
예시적인 실시예에서, 상기 제1 내지 제4 주변 영역(A1, A2, B1, B2)의 소자 분리 구조물(208a)에서, 질화물 라이너(204a)는 각 질화물 라이너(204a)와 인접하는 기판(100) 상부면과 실질적으로 동일한 평면에 위치할 수 있다.
상기 제1 게이트 구조물(260a)은 순차적으로 적층된 제1 계면 절연 패턴(224a), 제1 고유전 패턴(230a), 제1 P형 금속 패턴(232a), 제1 N형 금속 패턴(234a), 제1 하부 전극(250a), 제1 베리어 패턴(도시안됨), 제1 상부 전극(254a) 및 제1 캡핑막 패턴(256a)을 포함할 수 있다.
상기 제2 게이트 구조물(260b)은 순차적으로 적층된 제2 계면 절연 패턴(226a), 제2 고유전 패턴(230b), 제2 P형 금속 패턴(232b), 제2 N형 금속 패턴(234b), 제2 하부 전극(250b), 제2 베리어 패턴(도시안됨), 제2 상부 전극(254b) 및 제2 캡핑막 패턴(256b)을 포함할 수 있다.
상기 제1 게이트 구조물(260a)의 게이트 길이(gate length)는 상기 제2 게이트 구조물(260b)의 게이트 길이보다 작을 수 있다. 상기 게이트 구조물의 게이트 길이는 게이트 구조물의 선폭을 의미할 수 있다.
상기 제1 계면 절연 패턴(224a)은 상기 제2 계면 절연 패턴(226a)보다 얇을 수 있다. 예시적인 실시예에서, 상기 제1 계면 절연 패턴(224a)과 상기 제2 계면 절연 패턴(226a)은 서로 다른 물질을 포함할 수 있다. 일 예로, 상기 제1 계면 절연 패턴(224a)은 실리콘 산화물을 포함하고, 상기 제2 계면 절연 패턴(226a)은 실리콘 산질화물을 포함할 수 있다.
상기 제1 및 제2 계면 절연 패턴(224a, 226a)을 제외하고, 상기 제1 및 제2 게이트 구조물(260a, 260b)은 서로 동일한 적층 구조를 가질 수 있다. 즉, 상기 제1 및 2 게이트 구조물(260a, 260b)에서, 상기 제1 계면 절연 패턴(224a) 상에 형성되는 적층 구조물 및 상기 제2 계면 절연 패턴(226a) 상에 형성되는 적층 구조물들은 서로 동일한 구조를 가질 수 있다. 상기 제1 및 제2 게이트 구조물(260a, 260b)에서, 상기 제1 및 제2 계면 절연 패턴(224a, 226a) 상에 형성되는 적층 구조물은 도 1을 참조로 설명한 제1 게이트 구조물에서 제1 계면 절연 패턴 상에 형성되는 적층 구조물과 실질적으로 동일할 수 있다.
상기 제3 게이트 구조물(260c)은 순차적으로 적층된 제3 계면 절연 패턴(224b), 제3 고유전 패턴(230c), 제3 N형 금속 패턴(234c), 제3 하부 전극(250c), 제3 베리어 패턴(도시안됨), 제3 상부 전극(254c) 및 제3 캡핑막 패턴(256c)을 포함할 수 있다.
상기 제4 게이트 구조물(260d)은 순차적으로 적층된 제4 계면 절연 패턴(226b), 제4 고유전 패턴(230d), 제4 N형 금속 패턴(234d), 제4 하부 전극(250d), 제4 베리어 패턴(도시안됨), 제4 상부 전극(254d) 및 제4 캡핑막 패턴(256d)을 포함할 수 있다.
상기 제3 게이트 구조물(260c)의 게이트 길이는 상기 제4 게이트 구조물(260d)의 게이트 길이보다 작을 수 있다. 상기 제3 계면 절연 패턴(224b)은 상기 제4 계면 절연 패턴(226b)보다 얇을 수 있다. 예시적인 실시예에서, 상기 제3 계면 절연 패턴(224b)과 상기 제4 계면 절연 패턴(226b)은 서로 다른 물질을 포함할 수 있다. 일 예로, 상기 제3 계면 절연 패턴(224b)은 실리콘 산화물을 포함하고, 상기 제4 계면 절연 패턴(226b)은 실리콘 산 질화물을 포함할 수 있다.
상기 제3 및 제4 계면 절연 패턴(224b, 226b)을 제외하고, 상기 제3 및 제4 게이트 구조물(260c, 260d)은 서로 동일한 적층 구조를 가질 수 있다. 즉, 상기 제3 및 제4 게이트 구조물(260c, 260d)에서, 상기 제3 계면 절연 패턴(224b) 상에 형성되는 적층 구조물 및 상기 제4 계면 절연 패턴(226b) 상에 형성되는 적층 구조물들은 서로 동일한 구조를 가질 수 있다. 상기 제3 및 제4 게이트 구조물(260c, 260d)에서, 상기 제3 및 제4 계면 절연 패턴(224b, 226b) 상에 형성되는 적층 구조물은 도 1을 참조로 설명한 제2 게이트 구조물에서 제2 계면 절연 패턴 상에 형성되는 적층 구조물과 실질적으로 동일할 수 있다.
설명한 것과 같이, 상기 셀 어레이 영역의 비트 라인 구조물은 하부 전극, 베리어 패턴, 상부 전극 및 캡핑막 패턴이 적층된 제1 구조를 포함할 수 있다. 또한, 상기 제1 및 제2 게이트 구조물에서, 제1 및 제2 N형 금속 패턴 상에 상기 하부 전극, 베리어 패턴, 상부 전극 및 캡핑막 패턴이 적층된 제1 구조가 적층될 수 있다. 상기 제3 및 제4 게이트 구조물에서, 제3 및 제4 N형 금속 패턴 상에 상기 하부 전극, 베리어 패턴, 상부 전극 및 캡핑막 패턴이 적층된 제1 구조가 적층될 수 있다.
상기 제1 내지 제4 게이트 구조물(260a, 260b, 260c, 260d)의 측벽 상에 각각 제1 내지 제4 스페이서(262a, 262b, 262c, 262d)가 구비된다. 상기 제1 내지 제4 게이트 구조물(260a, 260b, 260c, 260d)을 덮는 층간 절연막(266)이 구비될 수 있다.
상기 제1 내지 제4 주변 영역(A1, A2, B1, B2)의 층간 절연막(266) 상에 상부 캡핑막(270)이 구비될 수 있다.
따라서, 셀 어레이 영역에는 디램 셀이 구비되고, 상기 제1 내지 제4 주변 영역에는 고유전막을 포함하는 저전압 PMOS 트랜지스터, 고전압 PMOS 트랜지스터, 저전압 NMOS 트랜지스터, 고전압 NMOS 트랜지스터가 구비될 수 있다. 적어도 상기 저전압 PMOS 트랜지스터는 실리콘 게르마늄을 포함하는 채널층에 형성될 수 있다. 상기 제1 내지 제4 주변 영역에는 돌출된 질화물 라이너를 포함하는 소자 분리 구조물이 구비될 수 있다. 상기 질화물 라이너는 이와 인접하는 기판 상부면과 동일한 평면에 위치할 수 있다.
도 18은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 18에 도시된 반도체 소자는 제2 주변 영역(A2)의 기판에 제2 채널층(130a)이 더 포함되는 것을 제외하고는 도 17에 도시된 반도체 소자와 동일하다.
상기 제2 주변 영역의 기판(100) 상에는 제2 채널층(130a)이 구비될 수 있다. 상기 제2 채널층(130a)은 예를 들어 실리콘게르마늄으로 형성될 수 있다. 상기 제2 채널층(130a) 상에 상기 제2 게이트 구조물(260b)이 배치될 수 있다. 즉, PMOS 고전압 트랜지스터는 제2 채널층(130a) 상에 형성될 수 있다.
도 19 내지 도 26은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 19를 참조하면, 셀 어레이 영역(CA), 제1 주변 영역(A1), 제2 주변 영역(A2), 제3 주변 영역(B1), 및 제4 주변 영역(B2)을 포함하는 기판(100)의 일부를 식각하여 셀 트렌치들(92) 및 주변 트렌치들(90)를 형성한다. 상기 셀 트렌치(92)는 상기 주변 트렌치들(90)에 비해 내부 폭이 좁을 수 있다.
상기 주변 트렌치들(90) 내에 각각 예비 내벽 산화막 패턴(201a), 질화물 라이너(204a) 및 예비 매립 절연 패턴(205a)을 포함하는 예비 소자 분리 구조물(207a)을 형성한다. 예시적인 실시예에서, 도시된 것과 같이, 상기 셀 트렌치(92)는 내벽 산화막 패턴(201)에 의해 채워질 수 있다. 일부 예시적인 실시예에서, 상기 셀 트렌치(92)의 일부분에는 내벽 산화막 패턴 및 질화물 라이너가 채워질 수 있다.
상기 셀 어레이 영역(CA)에서 상기 기판(100) 내에 매립된 워드라인들(도시안됨)을 형성할 수 있다. 이온주입 공정을 진행하여 상기 셀 어레이 영역(CA)에서 상기 워드 라인 양 측의 기판(100)에 불순물 영역(도시안됨)을 형성할 수 있다.
도 20을 참조하면, 상기 기판(100)의 전면 상에 제1 절연막, 제2 절연막 및 제3 절연막을 순차적으로 적층하고 패터닝하여, 상기 셀 어레이 영역(CA) 상에 제1 절연막 패턴(210), 제2 절연막 패턴(212) 및 제3 절연막 패턴(214)이 적층되는 버퍼막(216)을 형성할 수 있다.
상기 기판(100) 상에 상기 셀 어레이 영역(CA), 상기 제2 내지 제4 주변 영역들(A2, B1, B2)을 덮고, 상기 제1 주변 영역(A1)을 노출시키는 제1 마스크 패턴(218)을 형성할 수 있다. 상기 제1 마스크 패턴(218)은 예를 들면 실리콘 산화막으로 형성될 수 있다.
상기 제1 마스크 패턴(218)을 형성하는 공정에서, 오버에치에 의해서만 상기 제1 주변 영역(A1)에 위치하는 예비 소자 분리 구조물(207a)의 예비 내벽 산화막 패턴(201a) 및 예비 매립 절연 패턴(205a)의 상부가 일부 식각될 수 있다. 따라서, 상기 예비 내벽 산화막 패턴(201a) 및 예비 매립 절연 패턴(205a)의 식각되는 두께가 감소될 수 있다.
상기 공정에 의해, 상기 제1 주변 영역(A1)에는 내벽 산화막 패턴(202a), 질화물 라이너(204a) 및 매립 절연 패턴(206a)을 포함하는 소자 분리 구조물(208a)이 형성될 수 있다. 상기 소자 분리 구조물(208a)에 포함되는 질화물 라이너(204a)는 상기 내벽 산화막 패턴(202a) 및 매립 절연 패턴(206a)으로부터 돌출될 수 있다.
상기 제1 마스크 패턴(218)에 의해 노출되는 상기 제1 주변 영역(A1)의 기판(100) 상에 채널층(130)을 형성할 수 있다. 상기 채널층(130)은 실리콘 게르마늄막으로 형성될 수 있다. 상기 채널층(130)은 선택적 에피택셜 성장(SEG) 방법으로 형성될 수 있다.
일부 예시적인 실시예에서, 상기 제1 마스크 패턴은 상기 제1 및 제2 주변 영역(A1, A2)을 선택적으로 노출할 수 있다. 이 경우, 상기 채널층은 상기 제1 주변 영역(A1)의 기판(100) 및 제2 주변 영역(A2)의 기판(100) 상에 각각 형성될 수 있다. 따라서, 이 경우에는 후속 공정들을 통해 도 18에 도시된 반도체 소자가 제조될 수 있다.
도 21을 참조하면, 상기 제1 주변 영역(A1)에 위치하는 상기 채널층(130) 및 소자 분리 구조물(208a)을 덮는 포토레지스트 패턴(220)을 형성한다. 이 후, 상기 제1 마스크 패턴(218)을 제거한다.
상기 제1 마스크 패턴(218)을 제거하는 공정에서, 오버에치에 의해서만 상기 제2 내지 제4 주변 영역(A2, B1, B2)에 위치하는 예비 소자 분리 구조물(207a)의 예비 내벽 산화막 패턴(201a) 및 예비 매립 절연 패턴(205a)의 상부가 일부 식각될 수 있다. 따라서, 상기 예비 내벽 산화막 패턴(201a) 및 예비 매립 절연 패턴(205a)의 식각되는 두께가 감소될 수 있다.
상기 공정에 의해, 상기 제2 내지 제4 주변 영역(A2, B1, B2)에는 내벽 산화막 패턴(202a), 질화물 라이너(204a) 및 매립 절연 패턴(206a)을 포함하는 소자 분리 구조물(208a)이 형성될 수 있다.
상기 제1 내지 제4 주변 영역(A1, A2, B1, B2)의 소자 분리 구조물(208a)은 내벽 산화막 패턴(202a) 및 매립 절연 패턴(206a)으로부터 돌출되는 질화물 라이너(204a)를 포함할 수 있다. 상기 내벽 산화막 패턴(202a)의 상부면은 상기 질화물 라이너(204a)의 상부면보다 낮게 배치될 수 있다. 따라서, 상기 질화물 라이너(204a) 및 이와 인접하는 기판(100) 사이에는 리세스(222)가 형성될 수 있다.
상기 제1 내지 제4 주변 영역(A1, A2, B1, B2)에 형성되는 소자 분리 구조물(208a)에서, 각 질화물 라이너(204a)의 상부면 높이는 서로 동일할 수 있다. 예시적인 실시예에서, 상기 제1 내지 제4 주변 영역(A1, A2, B1, B2)에 형성되는 소자 분리 구조물(208a)에서, 질화물 라이너들(204a)의 상부면은 상기 각 질화물 라이너들(204a)과 인접하는 기판(100) 상부면과 실질적으로 동일한 평면에 위치할 수 있다.
예시적인 실시예에서, 상기 제1 내지 제4 주변 영역(A1, A2, B1, B2)에 형성되는 소자 분리 구조물(208a)에서, 상기 리세스부(222)들의 저면의 수직 레벨은 서로 실질적으로 동일할 수 있다.
도 22 및 도 23을 참조하면, 상기 제2 및 제4 주변 영역(A2, B2)의 기판(100) 상에 고전압 계면 절연막(226)을 형성할 수 있다. 상기 고전압 계면 절연막(226)은 예를 들면 실리콘 산질화물로 형성될 수 있다.
상기 제1 및 제3 주변 영역들(A1, B1)에서 상기 기판(100)과 상기 채널층(130) 상에 저전압 계면 절연막(224)을 형성할 수 있다. 상기 저전압 계면 절연막(224)은 예를 들면 실리콘 산화물로 형성될 수 있다. 상기 저전압 계면 절연막(224)은 상기 고전압 계면 절연막(226)보다 얇은 두께를 가지도록 형성할 수 있다.
상기 기판(100)의 전면 상에 컨포멀하게 고유전막(230)을 형성할 수 있다. 상기 고유전막(230)은 예를 들면 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition)과 같은 증착 공정으로 형성될 수 있다. 상기 고유전막(230) 상에 P형 금속막(232)을 컨포멀하게 형성할 수 있다.
상기 P형 금속막(232) 상에 상기 제1 및 제2 주변 영역(A1, A2)을 덮고 상기 제3 및 제4 주변 영역(B1, B2)과 상기 셀 어레이 영역(CA)을 노출시키는 제2 마스크 패턴(도시안됨)을 형성한다. 상기 제2 마스크 패턴을 식각 마스크로 사용하여 상기 셀 어레이 영역(CA)과 상기 제3 및 제4 주변 영역(B1, B2) 상의 P형 금속막을 제거한다. 따라서, 상기 셀 어레이 영역(CA)과 상기 제3 및 제4 주변 영역(B1, B2) 상에는 고유전막(230)이 노출될 수 있다. 상기 제거는 습식 식각을 포함할 수 있다.
상기 P형 금속막(232) 및 고유전막(230) 상에 N형 금속막(234)을 형성한다.
도 23은 도 22의 G 부위를 확대한 것이다. 도 23에 도시된 것과 같이, 상기 제1 및 제2 주변 영역(A1, A2) 상에는 고유전막(230), P형 금속막(232) 및 N형 금속막(234)이 적층되고, 상기 제3 및 제4 주변 영역(B1, B2) 상에는 고유전막(230) 및 N형 금속막(234)이 적층될 수 있다.
도 22에서는 도면을 간단하게 하기 위하여, 상기 제1 및 제2 주변 영역(A1, A2) 상에 형성되는 고유전막(230), P형 금속막(232) 및 N형 금속막(234)을 하나의 제1 막(240)으로 도시하고, 상기 제3 및 제4 주변 영역(B1, B2) 및 셀 어레이 영역(CA)상에 형성되는 고유전막(230) 및 N형 금속막(234)을 하나의 제2 막(242)으로 도시하였다. 상기 제1 및 제2 막(240, 242)이 형성된 이 후에도, 상기 제1 내지 제4 주변 영역(A1, A2, B1, B2)의 소자 분리 구조물(208a)에 포함되는 리세스부(222)에 내부 공간이 남아있을 수 있다.
도 24를 참조하면, 상기 제1 내지 제4 주변 영역들(A1, A2, B1, B2)상의 상기 N형 금속막(234)을 덮고 상기 셀 어레이 영역(CA)을 노출시키는 제3 마스크 패턴(도시안됨)을 형성한다. 상기 제3 마스크 패턴을 이용하여 상기 셀 어레이 영역(CA)의 상기 N형 금속막(234)과 상기 고유전막(230)을 제거할 수 있다. 이 후, 상기 제3 마스크 패턴을 제거할 수 있다.
다음에, 상기 기판(100)의 전면 상에 하부 전극막(250)을 형성할 수 있다. 셀 어레이 영역의 상기 하부 전극막(250)의 일부분과 그 하부의 버퍼막(216) 및 기판(100) 부위를 식각하여 제1 개구부를 형성할 수 있다. 상기 제1 개구부는 상기 비트 라인 콘택의 형성 부위에 해당될 수 있다. 상기 제1 개구부를 형성하는 공정에서 상기 셀 소자 분리 구조물(201)의 상부도 일부 제거될 수 있다.
상기 제1 개구부 내부를 채우도록 폴리실리콘막을 형성하고 평탄화 공정을 수행함으로써 상기 제1 개구부 내부에 폴리실리콘 패턴(252)을 형성할 수 있다.
상기 하부 전극막(250) 및 폴리실리콘 패턴(252) 상에 베리어막(도시안됨) 및 상부 전극막(254)을 형성한다. 상기 상부 전극막(254) 상에 캡핑 패턴(256)을 형성한다. 상기 캡핑 패턴(256)은 상기 셀 어레이 영역(CA)을 모두 덮을 수 있다. 또한, 상기 캡핑 패턴(256)은 상기 제1 내지 제4 주변 영역들(A1, A2, B1, B2) 에서 제1 내지 제4 게이트 구조물의 형성 부위에 대응하여 배치될 수 있다.
도 25를 참조하면, 상기 캡핑 패턴(256)을 식각 마스크로 사용하여 상기 제1 내지 제4 주변 영역들(A1, A2, B1, B2) 상의 상부 전극막(254), 베리어막(도시안됨), 하부 전극막(250), P형 금속막(232), N형 금속막(234), 고유전막(230), 고전압 계면 절연막(226) 및 저전압 계면 절연막(224)을 식각하여 제1 내지 제4 게이트 구조물들(260a, 260b, 260c, 260d)을 형성한다.
상기 제1 내지 제4 게이트 구조물(260a, 260b, 260c, 260d)의 측벽 상에 각각 제1 내지 제4 스페이서(262a, 262b, 262c, 262d)를 형성한다.
상기 제1 및 제2 게이트 구조물(260a, 260b)의 측벽과 인접한 기판에 P형 불순물을 도핑하여 제1 및 제2 불순물 영역들(264a, 264b)을 각각 형성한다. 상기 제3 및 제4 게이트 구조물(260c, 260d)의 측벽과 인접한 기판에 N형 불순물을 도핑하여 제3 및 제4 불순물 영역들(264c, 264d)을 각각 형성한다.
상기 제1 내지 제4 게이트 구조물(260a, 260b, 260c, 260d)을 덮도록 상기 기판(100)의 전면 상에 층간 절연막(266)을 형성한다. 상기 층간 절연막(266)의 상부를 평탄화할 수 있다.
상기 셀 어레이 영역(CA)의 캡핑 패턴(256) 및 상기 제1 내지 제4 주변 영역(A1, A2, B1, B2)의 층간 절연막(266) 상에 상부 캡핑막(270)을 형성한다.
도 26을 참조하면, 마스크(도시안됨)를 이용하여 상기 셀 어레이 영역(CA)에서 상기 상부 캡핑막(270), 캡핑 패턴(256), 상부 전극막(254), 베리어막(도시안됨), 하부 전극막(250) 및 폴리실리콘 패턴(252)을 식각하여 비트 라인 구조물(280)을 형성할 수 있다.
상기 비트 라인 구조물(280)의 측벽 상에 비트 라인 스페이서(282)를 형성한다.
상기 비트 라인 구조물(280) 사이의 갭을 채우는 절연막(도시안됨)을 형성한다. 상기 절연막의 일부를 식각하고, 그 하부의 버퍼막(216)을 식각함으로써 상기 기판(100) 표면을 노출하는 제2 개구부를 형성한다. 상기 제2 개구부 내부를 채우도록 콘택 플러그들(284)를 형성한다. 상기 콘택 플러그들(284)의 상부들 사이에는 상부 절연 패턴(286)을 형성한다.
다시, 도 17을 참조하면, 상기 상부 콘택 플러그(184)의 상면과 접촉하는 커패시터(290)를 형성한다.
상기 공정을 수행하면, 셀 어레이 영역에는 디램 셀이 형성되고, 상기 제1 내지 제4 주변 영역에는 고유전막을 포함하는 저전압 PMOS 트랜지스터, 고전압 PMOS 트랜지스터, 저전압 NMOS 트랜지스터, 고전압 NMOS 트랜지스터가 형성될 수 있다. 적어도 상기 저전압 PMOS 트랜지스터는 실리콘 게르마늄을 포함하는 채널층에 형성될 수 있다.
100 : 기판
102a, 102b : 제1 내벽 산화막 패턴, 제2 내벽 산화막 패턴
104a, 104b : 제1 라이너, 제2 라이너
106a, 106b : 제1 매립 절연 패턴, 제2 매립 절연 패턴
108a, 108b : 제1 소자 분리 구조물, 제2 소자 분리 구조물
110a, 110b : 제1 및 제2 리세스부
130 : 채널층
160 : 제1 게이트 구조물 162 : 제2 게이트 구조물
164 : 제1 스페이서 166 : 제2 스페이서
170 : 제1 불순물 영역 172 : 제2 불순물 영역

Claims (10)

  1. 제1 영역의 기판에 형성된 제1 트렌치;
    제2 영역의 기판에 형성된 제2 트렌치;
    상기 제1 트렌치 내에 구비되고, 순차적으로 적층된 제1 내벽 산화막 패턴, 제1 라이너 및 제1 매립 절연 패턴을 포함하는 제1 소자 분리 구조물;
    상기 제2 트렌치 내에 구비되고, 순차적으로 적층된 제2 내벽 산화막 패턴, 제2 라이너 및 제2 매립 절연 패턴을 포함하는 제2 소자 분리 구조물;
    상기 제1 영역의 기판 상에, 순차적으로 적층된 제1 고유전 패턴, 제1 P형 금속 패턴 및 제1 N형 금속 패턴을 포함하는 제1 게이트 구조물; 및
    상기 제2 영역의 기판 상에, 순차적으로 적층된 제2 고유전 패턴 및 제2 N형 금속 패턴을 포함하는 제2 게이트 구조물을 포함하고,
    상기 제1 트렌치의 표면 상에 상기 제1 내벽 산화막 패턴 및 제1 라이너가 컨포멀하게 구비되고, 상기 제1 라이너는 상기 제1 내벽 산화막 패턴 및 제1 매립 절연 패턴의 상부면보다 돌출되고,
    상기 제2 트렌치의 표면 상에 상기 제2 내벽 산화막 패턴 및 제2 라이너가 컨포멀하게 구비되고, 상기 제2 라이너는 상기 제2 내벽 산화막 패턴 및 제2 매립 절연 패턴의 상부면보다 돌출되는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 및 제2 내벽 산화막 패턴과 상기 제1 및 제2 매립 절연 패턴은 실리콘 산화물을 포함하고, 상기 제1 및 제2 라이너는 실리콘 질화물을 포함하는 반도체 소자.
  3. 제1항에 있어서, 상기 제1 내벽 산화막 패턴의 최상부면은 상기 제1 트렌치와 인접한 기판 상부면보다 낮고, 상기 제2 내벽 산화막 패턴의 최상부면은 상기 제2 트렌치와 인접한 기판 상부면보다 낮은 반도체 소자.
  4. 제3항에 있어서, 상기 제1 내벽 산화막 패턴의 최상부면과 상기 제2 내벽 산화막 패턴의 최상부면은 실질적으로 동일한 평면에 위치하는 반도체 소자.
  5. 제1항에 있어서, 상기 제1 내벽 산화막 패턴은 상기 제1 트렌치의 표면으로부터 수직 방향으로 200Å이상의 두께를 가지고, 상기 제2 내벽 산화막 패턴은 상기 제2 트렌치의 표면으로부터 수직 방향으로 200Å이상의 두께를 가지는 반도체 소자.
  6. 제1항에 있어서, 상기 제1 및 제2 라이너의 최상부면은 상기 제1 및 제2 라이너와 각각 인접하는 기판의 상부면과 동일한 평면에 위치하는 반도체 소자.
  7. 제1항에 있어서, 제1 영역의 기판 상에 실리콘 게르마늄을 포함하는 채널층이 더 구비되고, 상기 제1 게이트 구조물은 상기 채널층 상에 구비되는 반도체 소자.
  8. 제1항에 있어서, 상기 제1 라이너와 이와 인접하는 기판 사이에 제1 리세스부가 구비되고, 상기 제1 리세스부의 내부 폭은 상기 제1 리세스부의 저면으로부터 상기 제1 라이너의 최상부면까지의 높이보다 더 넓고,
    상기 제2 라이너와 이와 인접하는 기판 사이에 제2 리세스부가 구비되고, 상기 제2 리세스부의 내부 폭은 상기 제2 리세스부의 저면으로부터 상기 제2 라이너의 최상부면까지의 높이보다 더 넓은 반도체 소자.
  9. 셀 어레이 영역, 제1 주변 영역 및 제2 주변 영역을 포함하는 기판;
    상기 셀 어레이 영역의 기판 상에 구비되는 메모리 셀들;
    상기 제1 및 제2 주변 영역의 기판에 구비되는 트렌치들;
    상기 트렌치들 내에 구비되고, 순차적으로 적층되는 내벽 산화막 패턴, 질화물 라이너 및 매립 절연 패턴을 포함하는 소자 분리 구조물;
    상기 제1 주변 영역의 기판 상에 구비되고, 실리콘 게르마늄을 포함하는 채널층;
    상기 채널층 상에 순차적으로 적층된 제1 고유전 패턴, 제1 P형 금속 패턴 및 제1 N형 금속 패턴을 포함하는 제1 게이트 구조물; 및
    상기 제2 주변 영역의 기판 상에, 순차적으로 적층된 제2 고유전 패턴 및 제2 N형 금속 패턴을 포함하는 제2 게이트 구조물을 포함하고,
    상기 내벽 산화막 패턴 및 질화물 라이너가 상기 트렌치들의 표면 상에 컨포멀하게 형성되고 상기 질화물 라이너는 상기 내벽 산화막 패턴 및 매립 절연 패턴의 상부면보다 돌출되는 반도체 소자.
  10. 제9항에 있어서, 상기 메모리 셀들은 디램 셀을 포함하고, 상기 디램 셀은 비트 라인 구조물을 포함하는 반도체 소자.
KR1020200175579A 2020-12-15 2020-12-15 반도체 소자 KR20220085482A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200175579A KR20220085482A (ko) 2020-12-15 2020-12-15 반도체 소자
US17/386,008 US11758713B2 (en) 2020-12-15 2021-07-27 Semiconductor devices
CN202111304820.6A CN114639676A (zh) 2020-12-15 2021-11-05 半导体装置
US18/220,323 US20230354589A1 (en) 2020-12-15 2023-07-11 Semiconductor devices
US18/220,327 US20230354590A1 (en) 2020-12-15 2023-07-11 Semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200175579A KR20220085482A (ko) 2020-12-15 2020-12-15 반도체 소자

Publications (1)

Publication Number Publication Date
KR20220085482A true KR20220085482A (ko) 2022-06-22

Family

ID=81941690

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200175579A KR20220085482A (ko) 2020-12-15 2020-12-15 반도체 소자

Country Status (3)

Country Link
US (3) US11758713B2 (ko)
KR (1) KR20220085482A (ko)
CN (1) CN114639676A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117672848A (zh) * 2022-08-30 2024-03-08 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100701998B1 (ko) * 2001-04-25 2007-03-30 삼성전자주식회사 소자분리막 형성방법 및 이를 이용한 반도체장치의 제조방법
US7998832B2 (en) 2008-08-27 2011-08-16 Advanced Micro Devices, Inc. Semiconductor device with isolation trench liner, and related fabrication methods
DE102011004922B4 (de) 2011-03-01 2016-12-15 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung von Transistoren mit Metallgatestapeln mit erhöhter Integrität
US8455960B2 (en) 2011-07-18 2013-06-04 Globalfoundries Inc. High performance HKMG stack for gate first integration
KR101918639B1 (ko) * 2012-01-03 2018-11-15 삼성전자주식회사 반도체 장치 및 그의 형성방법
KR20180071101A (ko) 2016-12-19 2018-06-27 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102434436B1 (ko) 2017-05-31 2022-08-19 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102495258B1 (ko) * 2018-04-24 2023-02-03 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
CN114639676A (zh) 2022-06-17
US20230354589A1 (en) 2023-11-02
US11758713B2 (en) 2023-09-12
US20220189969A1 (en) 2022-06-16
US20230354590A1 (en) 2023-11-02

Similar Documents

Publication Publication Date Title
US11289473B2 (en) Semiconductor device
US20150035077A1 (en) Mos transistors including a recessed metal pattern in a trench
US10679997B2 (en) Semiconductor device comprising work function metal pattern in boundary region and method for fabricating the same
US20220223592A1 (en) Semiconductor device including fin field effect transistor
US11777001B2 (en) Semiconductor device including superlattice pattern
CN108807414B (zh) 半导体元件及其制作方法
US20230354590A1 (en) Semiconductor devices
US20130146954A1 (en) Method Of Memory Array And Structure Form
US9978873B2 (en) Method for fabricating FinFet
TW201714277A (zh) 半導體結構及其製造方法
CN114678416A (zh) 半导体装置
US20230113028A1 (en) Semiconductor devices
EP4283675A1 (en) Semiconductor device and method of fabricating the same
US20230200059A1 (en) Method for manufacturing semiconductor memory device
CN115706054A (zh) 半导体存储器件及其制造方法
CN115000170A (zh) 高介电常数金属栅mos晶体管及其制造方法
KR20240060534A (ko) 반도체 소자
CN115910786A (zh) 半导体元件及其制作方法

Legal Events

Date Code Title Description
A201 Request for examination