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Gebiet der vorliegenden Erfindung
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Im Allgemeinen betrifft die vorliegende Erfindung integrierte Schaltungen mit komplexen Transistoren, die aufwendige Gatestrukturen mit einer metallenthaltenden Elektrode und einem Gatedielektrikum mit großem ε mit erhöhter Permittivität aufweisen.
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Beschreibung des Stands der Technik
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Die Herstellung moderner integrierter Schaltungen, etwa von CPU's, Speicherbauelementen, ASIC's (anwendungsspezifische integrierten Schaltungen) und dergleichen erfordert, dass eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau hergestellt wird, wobei Feldeffekttransistoren eine wichtige Art an Schaltungselementen repräsentieren, die das Leistungsverhalten der integrierten Schaltungen ganz wesentlich bestimmen. Generell wird eine Vielzahl an Prozesstechnologien aktuell eingesetzt, wobei für viele Arten komplexer Schaltungen mit Feldeffekttransistoren die MOS-Technologie eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung von beispielsweise der MOS-Technologie werden Millionen an Transistoren, beispielsweise n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche aus stark dotierten Gebieten, die als Drain- und Sourcegebiete bezeichnet werden, und einem leicht dotierten oder nicht dotierten Gebiet, etwa einem Kanalgebiet, gebildet sind, das benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist in Verbindung mit der Fähigkeit, schnell einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an die Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets ein wesentlicher Einflussfaktor für das Leistungsverhalten von MOS-Transistoren. Da die Geschwindigkeit des Erzeugens des Kanals, die von der Leitfähigkeit der Gateelektrode abhängt, und der Kanalwiderstand wesentlich die Transistoreigenschaften festlegen, ist somit die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands und eine Verringerung des Gatewiderstands – ein wichtiges Entwurfskriterium, um einen Anstieg in der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
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Gegenwärtig wird der Hauptanteil an integrierten Schaltungen auf der Grundlage von Silizium hergestellt auf Grund dessen nahezu unbegrenzter Verfügbarkeit, auf Grund der gut verstandenen Eigenschaften des Siliziums und zugehöriger Materialien und Prozesse und auf Grund der Erfahrung, die über die letzten 50 Jahre gewonnen wurde. Daher bleibt Silizium mit hoher Wahrscheinlichkeit das Material der Wahl in der näheren Zukunft für Schaltungsgenerationen, die für Massenprodukte vorgesehen sind. Ein Grund für die große Bedeutung des Siliziums bei der Herstellung von Halbleiterbauelementen sind die guten Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche, die eine zuverlässige elektrische Isolierung unterschiedlicher Gebiete voneinander ermöglicht. Die Silizium/Siliziumdioxidgrenzfläche ist bei höheren Temperaturen stabil und ermöglicht somit das Ausführen nachfolgender Hochtemperaturprozesse, wie sie beispielsweise für Ausheizprozesse erforderlich sind, um Dotierstoffe zu aktivieren und um Kristallschäden auszuheilen, ohne die elektrischen Eigenschaften der Grenzfläche zu beeinträchtigen.
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Aus den zuvor dargelegten Gründen wird Siliziumdioxid vorzugsweise als ein Material für eine Gateisolationsschicht in Feldeffekttransistoren verwendet, die die Gateelektrode, die häufig aus Polysilizium oder metallenthaltenden Materialien aufgebaut ist, von dem Siliziumkanalgebiet trennt. Beim stetigen Verbessern des Bauteilleistungsverhaltens von Feldeffekttransistoren wurde die Länge des Kanalgebiets kontinuierlich verringert, um die Schaltgeschwindigkeit und den Durchlassstrom zu erhöhen. Da das Transistorverhalten durch die Spannung gesteuert ist, die der Gateelektrode zugeführt wird, um die Oberfläche des Kanalgebiets in eine ausreichend hohe Ladungsträgerdichte zum Bereitstellen des gewünschten Durchlassstromes bei einer vorgegebenen Versorgungsspannung zu invertieren, muss ein gewisser Grad an kapazitiver Kopplung aufrecht erhalten werden, die durch den Kondensator erzielt wird, der durch die Gateelektrode, das Kanalgebiet und das dazwischen angeordnete Siliziumdioxid gebildet ist. Es erweist sich, dass eine Verringerung der Kanallänge eine höhere kapazitive Kopplung erfordert, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom und zu einer ausgeprägten Abhängigkeit der Schwellwertspannung von der Kanallänge führen. Aggressiv skalierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und somit mit einer reduzierten Schwellwertspannung zeigen einen exponentiellen Anstieg der Leckströme auf Grund der erforderlichen erhöhten kapazitiven Kopplung der Gateelektrode an das Kanalgebiet, was bisher durch Verringern der Dicke der Siliziumdioxidschicht erreicht wird.
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Daher wurde das Ersetzen von Siliziumdioxid oder zumindest eines Teils davon, als Material für Gateisolationsschichten in Betracht gezogen. Mögliche alternative Dielektrika sind solche, die eine deutlich höhere Permittivität besitzen, so dass eine physikalisch größere Dicke einer entsprechend hergestellten Gateisolationsschicht dennoch eine kapazitive Kopplung ergibt, die ansonsten durch eine extrem dünne Siliziumdioxidschicht erreicht würde. Es wurde daher vorgeschlagen, Siliziumdioxid durch Materialien mit hoher Permittivität zu ersetzen, etwa durch Tantaloxid (Ta2O5) mit einem ε von ungefähr 25, durch Strontiumtitanoxid (SrTiO3) mit einem ε von ungefähr 150, durch Hafniumoxid (HfO2), Hafniumsiliziumoxid, Zirkonoxid (ZrO2) und dergleichen.
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Bei der Einführung komplexer Gatearchitekturen auf der Grundlage von Dielektrika mit großem ε kann das Transistorleistungsverhalten auch zusätzlich verbessert werden, indem ein geeignetes leitendes Material für die Gateelektrode vorgesehen wird, so dass das für gewöhnlich verwendete Polysiliziummaterial ersetzt wird, da Polysilizium eine Ladungsträgerverarmung in der Nähe der Grenzfläche zum Gatedielektrikum aufweist, wodurch die wirksame Kapazität zwischen dem Kanalgebiet und der Gateelektrode verringert wird. Es wurde daher ein Gatestapel vorgeschlagen, in welchem ein dielektrisches Material mit großem ε für eine erhöhte Kapazität selbst bei einer weniger kritischen Dicke im Vergleich zu einer Siliziumdioxidschicht sorgt, wobei zusätzlich Leckströme auf einem akzeptablen Niveau gehalten werden. Andererseits wird eine metallenthaltende nicht-Polysiliziummaterialschicht, etwa in Form von Titannitrid, und dergleichen, so hergestellt, dass dieses Material direkt mit dem dielektrischen Material mit großem ε in Verbindung steht, wodurch das Auftreten einer Verarmungszone im Wesentlichen vermieden wird. Daher ist die Schwellwertspannung der Transistoren wesentlich durch die Austrittsarbeit des Gatematerials beeinflusst, das mit dem Gatedielektrikumsmaterial in Verbindung steht, und eine geeignete Einstellung der wirksamen Austrittsarbeit im Hinblick auf die Leitfähigkeit des betrachteten Transistors muss sichergestellt sein.
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Beispielweise werden geeignete metallenthaltende Gateelektrodenmaterialien, etwa Titannitrid und dergleichen häufig in Verbindung mit geeigneten Metallsorten, etwa Lanthan, Aluminium und dergleichen verwendet, um damit die Austrittsarbeit so einzustellen, dass sie für jede Transistorart geeignet ist, d. h. für n-Kanaltransistoren und p-Kanaltransistoren, was ggf. auch einen Bandlückenversatz für den p-Kanaltransistor erfordert. Aus diesem Grunde wurde vorgeschlagen, die Schwellwertspannung der Transistorbauelemente geeignet einzustellen, indem ein speziell gestaltetes Halbleitermaterial an der Grenzfläche zwischen dem Gatedielektrikumsmaterial und dem Kanalgebiet des Transistors vorgesehen wird, um in geeigneter Weise die Bandlücke des speziell gestalteten Halbleitermaterials im Hinblick auf die Austrittsarbeit des metallenthaltenden Gateelektrodenmaterials „auszuwählen”, wodurch die gewünschte Schwellwertspannung des betrachteten Transistors erreicht wird. Typischerweise wird ein entsprechend gestaltetes Halbleitermaterial, etwa als Silizium/Germanium-Material und dergleichen, mittels einer epitaktischen Aufwachstechnik in einer frühen Fertigungsphase vorgesehen, wobei dies ebenfalls einen zusätzlichen komplexen Prozessschritt bedeutet, der jedoch komplexe Prozesse in einer fortgeschrittenen Fertigungsphase vermeidet, um die Austrittsarbeit und somit die Schwellwertspannungen in einer sehr fortgeschrittenen Prozessphase einzustellen.
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Es zeigt sich jedoch, dass die Fertigungssequenz zur Herstellung der schwellwerteinstellenden Halbleiterlegierung einen wesentlichen Einfluss auf die Transistoreigenschaften ausübt, wie dies nachfolgend detaillierter mit Bezug zu den
1a bis
1f erläutert ist, wobei eine Prozesssequenz beschrieben ist, wie sie auch in ähnlicher Form in der Druckschrift
DE 10 2009 021 489 A1 dargestellt ist.
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1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, über welchem ein siliziumbasiertes Halbleitermaterial 102 mit einer geeigneten Dicke ausgebildet ist, um darin und darüber Transistoren aufzubauen. Ferner ist eine Isolationsstruktur 102c in der Halbleiterschicht 102 ausgebildet, wodurch aktive Gebiete 102a, 102b lateral begrenzt und somit festgelegt werden. In diesem Zusammenhang ist ein aktives Gebiet als ein Halbleitermaterial zu verstehen, in welchem ein geeignetes Dotierstoffprofil ausgebildet ist oder zu erzeugen ist, um pn-Übergänge für einen oder mehrere Transistoren zu erzeugen. In dem in 1a gezeigten Beispiel entspricht das aktiver Gebiet 102a einen p-Kanaltransistor, während das aktive Gebiet 102b einen n-Kanaltransistor entspricht. D. h., die aktiven Gebiete 102a, 102b weisen eine geeignete grundlegende Dotierstoffkonzentration auf, um damit die Leitfähigkeit eines p-Kanaltransistors bzw. eines n-Kanaltransistors festzulegen. Es sollte beachtet werden, dass die aktiven Gebiete 102a, 102b andere Komponenten aufweisen oder erhalten können, etwa Germanium, Kohlenstoff und dergleichen, um in geeigneter Weise die gesamten elektronischen Eigenschaften einzustellen. In ähnlicher Weise kann in dem aktiven Gebiet 102a eine geeignete Valenzbandverschiebung im Hinblick auf eine komplexe Gateelektrodenstruktur eingestellt werden, die noch herzustellen ist, indem ein geeignetes Halbleiterlegierungsmaterial ausgebildet wird, wie dies nachfolgend beschrieben ist.
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Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden konventionellen Prozessstrategie hergestellt werden. Die Isolationsstruktur 102c wird durch gut etablierte Lithographie-, Ätz-, Abscheide-, Einebnungs- und Ausheiztechniken hergestellt, in denen geeignete Hartmaskenschichten, etwa ein Pufferoxid und ein Siliziumnitridmaterial, auf der Halbleiterschicht 102 hergestellt werden, woran sich das Strukturieren eines Grabens in der Halbleiterschicht 102 anschließt. Daraufhin wird der Graben mit einem geeigneten isolierenden Material, etwa Siliziumdioxid, und dergleichen gefüllt. Es sollte beachtet werden, dass die Prozesssequenz zur Herstellung der Isolationsstruktur 102c zu einem mehr oder minder ausgeprägten Verspannungspegel in den aktiven Gebieten 102a, 102b führen kann. Nach dem Entfernen von überschüssigen Material und dem Einebnen der Oberflächentopographie geht die weitere Bearbeitung typischerweise weiter, indem mehrere Implantationsprozesse unter Anwendung eines geeigneten Maskierungsschemas ausgeführt werden, um damit die erforderliche Dotierstoffsorte zum Erzeugen der grundlegenden Dotierstoffkonzentration in die aktiven Gebiete 102a, 102b einzuführen, wie dies im Hinblick auf die darin und darüber zu erzeugenden Transistoren erforderlich ist. Nach dem Aktivieren der Dotierstoffsorte und dem Rekristallisieren von durch Implantation hervorgerufenen Schädigungen geht die weitere Bearbeitung weiter, indem Materialreste, etwa Oxidmaterialien entfernt werden, und indem das Bauelement 100 der Einwirkung einer oxidierenden Umgebung 110 ausgesetzt wird, die typischerweise auf der Grundlage erhöhter Temperaturen, beispielsweise von 700 Grad bis 1200 Grad C, eingerichtet wird. Während des Trockenoxidationsprozesses 110 wird somit eine Maskenschicht 104 in einer gut steuerbaren Weise auf Grund des Prozesses 110 erzeugt. Beispielsweise wird eine maximale Dicke der Maskenschicht 104 auf 10 nm oder weniger eingestellt.
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1b zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der eine Ätzmaske 105 in Form eines Lackmaterials über dem Halbleiterbauelement 100 so hergestellt ist, dass das aktive Gebiet 102b und ein Teil der Isolationsstruktur 102c, d. h. das Maskenmaterial 104, durch die Maske 105 bedeckt sind, während das aktive Gebiet 102a, d. h. das darauf ausgebildete Maskenmaterial 104 und der verbleibende Teil der Isolationsstruktur 102c der Einwirkung einer nasschemischen Ätzumgebung 111 ausgesetzt sind, um selektiv das Maskenmaterial 104 von dem aktiven Gebiet 102a zu entfernen. Während des Ätzprozesses 111 oder typischerweise auf der Grundlage wässriger Flusssäure (HF) ausgeführt wird, muss das Lackmaterial 105 dem Ätzangriff widerstehen, wobei insbesondere der Rand 105e der Maske 105, der über der Isolationsstruktur 102c angeordnet ist, während des Ätzprozesses 111 angegriffen wird. Beispielsweise ist eine Ätzzeit von mehreren Minuten erforderlich, um zuverlässig das Maskenmaterial 104 von dem aktiven Gebiet 102a zu entfernen. Auf Grund der voranschreitenden Erosion des Randgebiets 105e ist die Grenze zwischen dem Maskenbereich und dem nicht maskierten Bereich in dem Isolationsgebiet 102c nicht mehr gut definiert und kann zu einer gewissen „Rauhigkeit” auf Grund des variierenden Grades an Materialerosion führen, wodurch die weitere Bearbeitung des Bauelements 100 insbesondere dann beeinflusst wird, wenn die aktiven Gebiete 102a, 102b nahe beieinander liegende aktive Gebiete repräsentieren, die somit durch das Isolationsgebiet 102c mit dem erodierten Oberflächenbereich lateral begrenzt sind.
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1c zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, d. h. nach dem selektiven Entfernen des Maskenmaterials 104 von dem aktiven Gebiet 102a und nach dem Entfernen der Ätzmaske 105 (siehe 1b). Wie zuvor erläutert ist, tritt auf Grund der vorhergehenden Ätzsequenz auf der Grundlage von Flusssäure ein gewisser Materialverlust in der Isolationsstruktur 102c auf, wobei die zunehmende Maskenerosion während des Ätzprozesses zu einem nicht gut definierten Übergangsgebiet in dem Isolationsgebiet 102c führt.
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1d zeigt schematisch das Halbleiterbauelement 100, wenn es der Einwirkung einer weiteren reaktiven Prozessumgebung 106 ausgesetzt ist, die einen Reinigungsprozess und dergleichen beinhalten kann, um damit das Bauelement 100 für die nachfolgende Abscheidung einer Silizium/Germanium-Legierung selektiv auf dem ersten aktiven Gebiet 102a vorzubereiten. Der Prozess 106 kann auf der Grundlage einer geeigneten Chemie eingerichtet werden, um Kontaminationsstoffe und dergleichen zu entfernen, die während des vorhergehenden Entfernens der Ätzmaske und dergleichen erzeugt worden sind. Typischerweise verursacht der Reinigungsprozess 106 einen gewissen Grad an Materialerosion der Maske 104, wodurch deren Dicke verringert wird, wie dies durch 104r angezeigt ist, wobei jedoch Oberflächenbereiche des zweiten aktiven Gebiets 102b nicht freigelegt werden.
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1e zeigt schematisch das Halbleiterbauelement 100 während eines selektiven epitaktischen Aufwachsprozesses 107, in welchem Prozessparameter, etwa Temperatur, Durchflussraten von Vorstufengasen und dergleichen, geeignet so ausgewählt sind, dass eine Materialabscheidung im Wesentlichen auf freiliegende Siliziumoberflächenbereiche beschränkt ist, während siliziumdioxidbasierte Oberflächenbereiche im Wesentlichen ein Abscheiden von Material verhindern. D. h., der Abscheideprozess 107 wird so eingestellt, dass ein gewisser Grad an Abscheideselektivität in Bezug auf Siliziummaterial in dem aktiven Gebiet 102a und in Bezug auf Oxidoberflächenbereiche, etwa die Abscheidemaske 104 und das Isolationsgebiet 102c erreicht wird. Wie zuvor erläutert ist, hängt die schließlich erreichte Schwellwertspannung eines Transistors, der in und über dem aktiven Gebiet 102a zu erzeugen ist, wesentlich von den Eigenschaften des Silizium/Germanium-Materials 108 ab, etwa der Germaniumkonzentration und der Dicke, so dass genau bestimmte Prozessbedingungen während des Prozesses 107 einzustellen sind. Nach dem Abscheiden der Silizium/Germanium-Legierung 108, die nunmehr ein Teil des aktiven Gebiets 102a ist, das die geeignete Bandlücke zur Erzeugung komplexer Gateelektrodenstrukturen aufweist, wird die Abscheidemaske 104 entfernt, beispielsweise unter Anwendung von Flusssäure, was wiederum zu einem gewissen Materialabtrag in dem Isolationsgebiet 102c führt, wodurch zu einer weiter ausgeprägteren Oberflächentopographie zwischen den aktiven Gebieten 102a, 102b und dem Isolationsgebiet 102c beigetragen wird, das zusätzlich eine ausgeprägte Oberflächentopographie auf Grund des zuvor ausgeführten Ätzprozesses 111 besitzen kann, wie dies mit Bezug zu 1b beschrieben ist.
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1f zeigt schematisch das Halbeleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der ein Transistor 150a in und über dem aktiven Gebiet 102a ausgebildet ist, das nunmehr zumindest einen Teil der Silizuim/Germanium-Legierung 108 beinhaltet. In ähnlicher Weise ist ein Transistor 150b in und über dem aktiven Gebiet 102b hergestellt. Des weiteren enthalten die Transistoren 150a, 150b, die beispielsweise einen p-Kanaltransistor bzw. einen n-Kanaltransistor repräsentieren können, Gateelektrodenstrukturen 160a bzw. 160b. Wie gezeigt ist, ist die Gateelektrodenstruktur 160a auf der schwellwerteinstellenden Silizium/Germanium-Legierung 108 ausgebildet und weist ein Gatedielektrikumsmaterial 161 auf, das ein dielektrisches Material mit großem ε aufweist, wobei das Gatedielektrikumsmaterial 161 durch ein metallenthaltendes Elektrodenmaterial 162 bedeckt ist. Ferner ist typischerweise ein „konventionelles” Elektrodenmaterial, etwa amorphes Silizium, polykristallines Silizium und dergleichen 163 über dem Elektrodenmaterial 162 ausgebildet. Ferner sind die empfindlichen Materialien 161 und 162 durch ein geeignetes Abstandshaltermaterial oder Beschichtungsmaterial 165 lateral eingeschlossen, das beispielsweise in Form eines Siliziumnitridmaterials und dergleichen vorgesehen ist. Ferner ist eine Seitenwandabstandshalterstruktur 164, die ein oder mehrere Abstandshalterelemente aufweisen kann, möglicherweise in Verbindung mit Ätzstoppschichten, gemäß den Prozess- und Bauteilerfordernissen vorgesehen. Die Gateelektrodenstruktur 160b besitzt einen ähnlichen Aufbau, wobei jedoch das Gatedielektrikumsmaterial 161 direkt auf dem aktiven Gebiet 102b ausgebildet ist. Es sollte beachtet werden, dass die Gateelektrodenstruktur 160a, 160b sich voneinander im Hinblick auf die resultierende Austrittsarbeit der Materialschichten 162 unterscheiden können. D. h., der Transistor 150a erfordert eine andere Austrittsarbeit, um in Verbindung mit dem Silizium/Germaniummaterial 108 die gewünschte Schwellwertspannung für einen p-Kanaltransistor zu erreichen. Dazu wird eine geeignete Austrittsarbeitsmetallsorte, etwa Aluminium, in die Schicht 162 und/oder die Gatedielektrikumsschicht 161 eingebaut. In ähnlicher Weise ist eine geeignete Austrittsarbeitsmetallsorte, etwa Lanthan, und dergleichen, in die Schicht 162 und/oder die Schicht 161 des Transistors 150b eingebaut, um die gewünschte Schwellwertspannung zu erreichen.
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Das in 1f gezeigte Halbleiterbauelement 100 kann auf der Grundlage jeglicher gut etablierter Prozesstechniken hergestellt werden, wobei diese das Abscheiden der Materialien 161, 162 und 163 möglicherweise in Verbindung mit anderen Materialien, etwa dielektrischen Deckschichten, ARC-(antireflektierende Beschichtung-)Materialien und dergleichen, enthalten. Wie zuvor erläutert ist, werden geeignete Strukturierungsschemata und Materialien für die Schichten 161 und 162 angewendet, um damit eine gewünschte hohe kapazitive Kopplung in Verbindung mit einer besseren Leitfähigkeit zu erreichen, wobei auch eine gewünschte Austrittsarbeit und somit Schwellwertspannung für die Transistoren 150a, 150b erzielt wird, und wobei die Silizium/Germanium-Legierung 108 für die gewünschte Bandlückenverschiebung sorgt. Nach dem Strukturieren des komplexen Schichtstapels müssen zumindest die empfindlichen Materialien 161 und 162 zuverlässig eingeschlossen werden, um diese Materialien nicht in unerwünschter Weise der Einwirkung reaktiver Prozessatmosphären auszusetzen, was ansonsten zu einer ausgeprägten Modifizierung dieser Materialien führen könnte, was wiederum zu einer deutlichen Verschiebung resultierender Schwellwertspannung führt. Dazu werden komplexe Abscheidetechniken angewendet, um die Beschichtung 165 herzustellen, woran sich geeignete Abscheid- und Ätzprozesse anschließen, um einen Teil der Seitenwandabstandshaltestruktur 164 herzustellen, die dann verwendet wird, um Dotierstoffsorten für die Herstellung von Drain- und Sourcegebieten 153 in den jeweiligen aktiven Gebieten 102a, 102b zu erzeugen. Dazu werden gut etablierte Implantationsstrategien und Maskierungsschemata angewendet. Daraufhin wird ein Ausheizprozess ausgeführt, wodurch das endgültige laterale und vertikale Profil der Drain- und Sourcegebiete 153 eingestellt wird, wodurch auch die endgültige Länge eines Kanalgebiets 152 eingestellt wird, das unter den jeweiligen Gateelektrodenstrukturen 160a, 160b angeordnet ist.
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Es sollte beachtet werden, dass obwohl die zuvor beschriebene Prozessstrategie das Erzeugen komplexer Gateelektrodenstrukturen und somit Transistoren ermöglicht, jedoch eine ausgeprägte Variabilität der Transistoreigenschaften beobachtet werden kann. Beispielsweise können die Eigenschaften der Silizium/Germanium-Legierung 108 in der Längsrichtung, d. h. in 1f der horizontalen Richtung, variieren, was jedoch ggf. die resultierenden Transistoreigenschaften nicht negativ beeinflusst. Andererseits kann eine ausgeprägte Änderung der Materialeigenschaften der Transistorbreitenrichtung beobachtet werden, d. h. in einer Richtung senkrecht zur Zeichenebene der 1f, wobei grundsätzlich die gleichen Randeffekte beobachtet werden, die beispielsweise durch eine ausgeprägte Oberflächentopographie zwischen dem Isolationsgebiet 102c und dem aktiven Gebiet 102a hervorgerufen werden, während andere negative Einflüsse durch die zuvor verwendete Abscheidemaske 104 (siehe 1a und 1b) bewirkt werden, da deren Herstellung und das selektive Entfernen zu unterschiedlichen Bedingungen in der Mitte des aktiven Gebiets 102a im Vergleich zu dessen Rand führen. Ferner kann die irrreguläre Oberflächentopographie des Isolationsgebiets 102c insbesondere zwischen dicht liegenden Transistorbauelementen ebenfalls den Vorgang des Herstellens der schützenden Beschichtung des Abstandshalters 165 beeinflussen, was wiederum zu einer Beeinträchtigung der empfindlichen Materialien 161 und 162 in einem oder beiden Transistoren 150a, 150b führen kann, wodurch ebenfalls zu deutlichen Ausbeuteverlusten beigetragen wird.
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Die Druckschrift
US 2010/0213553 A1 beschreibt ein Verfahren zur Herstellung eines Halbleiterbauelements, wobei eine Kanalschicht auf einem Halbleitersubstrat hergestellt wird. Anschließend wird eine Deckschicht erzeugt, die von der freiliegenden Oberfläche aus oxidiert wird, woraufhin ein dielektrisches Material mit hoher Dielektrizitätskonstante aufgebracht wird. Die Herstellung der Kanalschicht erfolgt mittels einer Hartmaske.
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Die Druckschrift
US 2007/0090467 A1 beschreibt ein Verfahren zur Herstellung einer Halbleiterstruktur, in der Halbleiterschichten mit unterschiedlicher Oberflächenorientierung in jeweiligen aktiven Gebieten von Transistoren unter Anwendung geeigneter Hartmaskenschichten hergestellt werden.
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Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Techniken, in denen Gateelektrodenstrukturen auf der Grundlage einer schwellwerteinstellenden Halbleiterlegierung hergestellt werden, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert werden.
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Überblick über die vorliegende Erfindung
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Generell stellt die vorliegende Erfindung Fertigungstechniken für Halbleiterbauelemente bereit, in denen ein schwellwerteinstellendes Halbleitermaterial selektiv in einer Transistorart vorgesehen wird, indem ein verbessertes Hartmaskenschema angewendet wird, das die resultierende Oberflächentopographie verringert, die als eine Hauptursache für Bauteil- und Prozessungleichmäßigkeiten bei der Herstellung komplexer Gateelektrodenstrukturen erkannt wurde. Dazu beruht die Strukturierungssequenz zum Bereitstellen einer Hartmaske für den selektiven epitaktischen Aufwachsprozess auf einem abgeschiedenen Hartmaskenmaterial, d. h. in einer anschaulichen Ausführungsform, einem Siliziumnitridmaterial, das generell die Einwirkung auf komplexe Halbleiterbauelemente durch reaktive Prozessatmosphären verringern kann, in denen ein signifikanter Grad an Materialerosion in den Isolationsstrukturen auftreten kann, da der Unterschied in der Oberflächentopographie zwischen den aktiven Halbleitergebieten und den Isolationsgebieten, die lateral benachbart zu den aktiven Halbleitergebieten angeordnet sind, insbesondere in dicht gepackten Bauteilbereichen, etwa in Speicherbereichen, die eine hohe Dichte an Speicherzellen aufweisen, zu Unregelmäßigkeiten führen kann, wenn komplexe Metallgateelektrodenstrukturen in einer frühen Fertigungsphase hergestellt werden. Dabei werden dennoch gut etablierte Hartmaskenmaterialien, etwa Siliziumdioxid, für den eigentlichen selektiven Abscheideprozess verwendet, jedoch mit einer verbesserten Dickensteuerung, um die Verwendung von Siliziumdioxidätzchemien, etwa Flusssäure und dergleichen, zu verringern. Auf diese Weise sind gut etablierte selektive epitaktisch Aufwachsrezepte weiterhin anwendbar, während andererseits bessere Topographiebedingungen erreicht werden.
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insbesondere wird die zuvor genannte Aufgabe erfindungsgemäß durch Verfahren beschrieben, wie sie in den Ansprüchen 1 oder 11 definiert sind.
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Kurze Beschreibung der Zeichnungen
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Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten abhängigen Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a bis 1f schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wenn eine schwellwerteinstellende Silizium/Germanium-Schicht selektiv auf dem aktiven Gebiet einer Transistorart hergestellt und komplexe Metallgateelektrodenstrukturen mit großem εgemäß konventioneller Prozessstrategien strukturiert werden;
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2a bis 2g schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wenn eine schwellwerteinstellende Halbleiterlegierung selektiv auf einem aktiven Gebiet auf der Grundlage eines Hartmaskenschemas hergestellt wird, das eine oxidationshindernde Maskenschicht aufweist, so dass selektiv eine oxidbasierte Hartmaske auf einer Art von aktiven Gebieten gemäß anschaulicher Ausführungsformen hergestellt wird;
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3a und 3b schematisch Querschnittsansichten des Halbleiterbauelements gemäß weiteren anschaulichen Ausführungsformen zeigen, in denen die Oxidationsmaske auf der Grundlage eines nasschemischen Ätzprozesses vor dem eigentlichen Abscheiden der schwellwerteinstellenden Halbleiterlegierung entfernt wird;
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4 schematisch das Halbleiterbauelement in einer weiter fortgeschrittenen Fertigungsphase zeigt, d. h. nach dem Strukturieren einer komplexen Metallgateelektrodenstruktur mit großem ε für einen p-Kanaltransistor und einen n-Kanaltransistor gemäß anschaulicher Ausführungsformen; und
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5 schematisch das Halbleiterbauelement in einer weiter fortgeschrittenen Fertigungsphase gemäß anschaulichen Ausführungsformen zeigt.
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Detaillierte Beschreibung
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Im Allgemeinen stellt die vorliegende Erfindung Fertigungstechniken bereit, in denen das schwellwerteinstellende Halbleitermaterial, etwa ein Silizium/Germanium-Material und dergleichen, selektiv auf einem aktiven Gebiet entsprechender Transistoren hergestellt wird, indem ein Hartmaskenschema angewendet wird, das für bessere Oberflächenverhältnisse vor und während des Strukturierens komplexer Metallgateelektrodenstrukturen mit großem ε sorgt.
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Ferner kann die Einwirkung auf empfindliche Bauteiloberflächenbereiche durch oxidkonsumierende Chemikalien deutlich verringert werden, während gleichzeitig ähnliche Prozessbedingungen während des selektives epitaktischen Aufwachsprozesses im Vergleich zu konventionellen gut etablierten Abscheiderezepten beibehalten werden. Dazu wird ein Hartmaskenmaterial so abgeschieden, dass es als eine Oxidationsmaske eines Oxidationsprozesses wirkt, in welchem selektiv Oxid auf einer Art an aktiven Gebiet aufgewachsen wird, während die Oxidationsmaske dann entfernt wird auf der Grundlage effizienter Ätztechniken, etwa plasmaunterstützter Ätzprozesse, oder in anderen anschaulichen Ausführungsformen auf der Grundlage eines nasschemischen Ätzprozesses mit einem deutlich geringeren Grad an Materialerosion in dem Isolationsgebiet. Folglich kann der eigentliche selektive epitaktische Aufwachsprozess auf der Grundlage einer Oxidaufwachsmaske ausgeführt werden, wodurch das Anwenden gut etablierter Abscheiderezepte möglich ist. In einigen anschaulichen Ausführungsformen beruht der Oxidationsprozess auf einer verbleibenden Oxidschicht mit einer Dicke von ungefähr 4 nm oder weniger, die in einer früheren Fertigungsphase erzeugt wurde, um als ein „Pufferoxid” zu dienen, um damit Isolationsgebiete zu erzeugen und um Wannendotierstoffsorten in das aktive Gebiet einzuführen. Folglich kann ein sehr gleichmäßiges Basisoxidmaterial für Ausgangsbedingungen für den nachfolgenden selektiven Oxidationsprozess sorgen, der zu einer gewissen und gut definierten Zunahme des zuvor hergestellten Oxidmaterials führt, wodurch ein sehr gut steuerbarer Zuwachs des Oxidmaskenmaterials möglich ist, was wiederum zu einem geringeren Grad an Einwirkung mittels oxidkonsumierenden Chemikalien in einer späteren Phase führt, d. h. nach dem selektiven Aufwachsen des schwellwerteinstellenden Halbleitermaterials und nach dem Entfernen des Oxidmaskenmaterials.
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Folglich kann die weitere Bearbeitung, d. h. das Strukturieren der komplexen Metallgateelektrodenstrukturen mit großem ε auf der Grundlage einer weniger ausgeprägten Oberflächentopographie bewerkstelligt werden. Insbesondere in dicht gepackten Bauteilbereichen, etwa in Speicherbereichen mit einem dichten Array aus Speicherzellen, zeigt sich, dass bei einer kritischen Gatelänge von 30 nm und weniger der Strukturierungsprozess zur Herstellung der Gateelektrodenstrukturen konventioneller Weise zu ausgeprägten Ausbeuteverlusten führt, wobei man annimmt, dass diese wesentlich durch die Oberflächentopographie beeinflusst sind, die während der vorhergehenden Prozesssequenz zum Bereitstellen der schwellwerteinstellenden Halbleiterlegierung hervorgerufen wird. Beispielsweise müssen während des komplexen Gatestrukturierungsprozesses diverse Metallschichten vorgesehen und strukturiert werden, um individuell die Austrittsarbeit der Gatematerialien für die p-Kanaltransistoren und n-Kanaltransistoren einzustellen, möglicherweise auch für diverse Unterarten von p-Kanaltransistoren und n-Kanaltransistoren, was zu einer ausgeprägten Variabilität der resultierenden Transistoreigenschaften führen kann, etwa bei den Gateleckströmen und dergleichen, wodurch möglicherweise ein Gesamtausfall der resultierenden Speicherzellen hervorgerufen wird.
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Mit Bezug zu den 2 bis 5 werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch bei Bedarf auf die 1a bis 1f verwiesen wird.
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2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem Substrat 201 und einer Halbleiterschicht 202. In einigen anschaulichen Ausführungsformen bilden die Halbleiterschicht 202 und das Substrat 201 eine Vollsubstratkonfiguration, in der die Halbleiterschicht 202 direkt mit einem kristallinen Material des Substrats 201 verbunden ist. In anderen Fällen wird eine SOI-Konfiguration (nicht gezeigt) vorgesehen, wenn ein vergrabenes isolierendes Material unter der Halbleiterschicht 202 angeordnet ist. Ferner umfasst die Halbleiterschicht 202 mehrere Halbleitergebiete oder aktive Gebiete 202a, 202b, die lateral durch ein Isolationsgebiet 202c begrenzt sind. Wie zuvor erläutert ist, sind in einigen Fällen die aktiven Gebiete 202a, 202b als dicht liegende aktive Gebiete von Transistoren unterschiedlicher Leitfähigkeitsart vorgesehen, die voneinander in der lateralen Richtung durch die Isolationsstruktur 202c elektrisch getrennt sind, so dass generell Oberflächenbedingungen der aktiven Gebiete 202a, 202b und des Isolationsgebiets 202c einen starken Einfluss auf die resultierenden Bauteileigenschaften ausüben. Grundsätzlich gelten für die bislang beschriebenen Komponenten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Halbleiterbauelement 100 beschrieben sind. Ferner ist in einigen anschaulichen Ausführungsformen eine Pufferoxidschicht 213 auf den aktiven Gebieten 202a, 202b ausgebildet und stellt die verbleibende Oxidschicht dar, die anfangs als eine Pufferoxidschicht bei der Herstellung der Isolationsstruktur 202c und der aktiven Gebiete 202a, 202b erzeugt wurde. Es sollte beachtet werden, dass die Schicht 213 anfänglich mit einem hohen Grad an Gleichmäßigkeit mit einer gut definierten Dicke von ungefähr 5 nm und weniger vorgesehen werden kann, wobei die Dicke während der vorhergehenden Bearbeitung ggf. reduziert wurde, beispielsweise durch Ätzprozesse, Lackabtragungsprozesse und dergleichen. Beispielsweise besitzt die in 2a gezeigte Schicht 213 eine Dicke von ungefähr 3 bis 5 nm. Ferner ist in der gezeigten Fertigungsphase eine Hartmaskenschicht 204 über den aktiven Gebieten 202a, 202b und der Isolationsstruktur 202c ausgebildet, wobei in einigen anschaulichen Ausführungsformen die Hartmaskenschicht 204 in Form eines silizium- und stickstoffenthaltenden Materials bereitgestellt wird, das auch als ein Siliziumnitridmaterial bezeichnet wird, unabhängig von der genauen stöchiometrischen Zusammensetzung des Materials der Schicht 204. In einigen anschaulichen Ausführungsformen wird die Schicht 204 mit einer Dicke von ungefähr 10 nm oder weniger, etwa 8 nm oder weniger bereitgestellt. Es sollte beachtet werden, dass der Begriff „ungefähr” jegliche Schwankungen beschreiben soll, die durch Prozessungleichmäßigkeiten und Ungleichmäßigkeiten hervorgerufen werden, so dass typischerweise eine Variation von 10% und weniger in dem Begriff „ungefähr” erfasst ist.
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Das in 2a gezeigte Halbleiterbauelement 200 kann auf der Grundlage einer beliebigen geeigneten Prozessstrategie hergestellt werden. Beispielsweise werden die Komponenten 202a, 202b, 202c auf der Grundlage von Fertigungstechniken hergestellt, wie sie auch zuvor mit Bezug zu dem Bauelement 100 erläutert sind. In der gezeigten Ausführungsform wird ferner die Pufferoxidschicht 213 bewahrt, während in anderen Fällen die Schicht 213 auf der Grundlage einer geeigneten Ätzchemie, etwa mit HF, entfernt wird, wobei auch ein gewisser Anteil des Isolationsgebiets 202c abgetragen wird, so dass insgesamt eine moderat planare Oberflächentopographie bewahrt wird. In diesem Falle wird die Schicht 204 direkt auf dem Gebiet 202a, 202b aufgebracht. Das Abscheiden des Materials 204 kann durch gut etablierte Abscheiderezepte, etwa durch thermische aktivierte CVD (chemische Dampfabscheidung), plasmaunterstützte CVD und dergleichen bewerkstelligt werden. Es sollte beachtet werden, dass eine Vielzahl von Abscheiderezepten für die Herstellung eines Siliziumnitridmaterials gut etabliert ist.
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2b zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Ätzmaske 205, etwa eine Lackmaske, so hergestellt, dass diese das aktive Gebiet 202a und einen Teil des Isolationsgebiets 202c bedeckt. Dazu kann eine geeignete Lithographiemaske in Verbindung mit gut etablierten Lithographietechniken angewendet werden. Ferner unterliegt das Bauelement 200 der Einwirkung einer Ätzumgebung eines Prozesses 214, um das Hartmaskenmaterial 204 selektiv in Bezug auf das aktive Gebiet 202b abzutragen und, in einigen anschaulichen Ausführungsformen, wie dies in 2b gezeigt ist, erfolgt dies selektiv in Bezug auf die bewahrte Oxidschicht 213. Dazu wird der Ätzprozess 214 mit einem gut selektiven Ätzprozess zum Entfernen von beispielsweise Siliziumnitridmaterial selektiv in Bezug auf Siliziumdioxid und Siliziummaterial ausgeführt. Beispielsweise können gut etablierte plasmagestützte Ätzrezepte angewendet werden, während in anderen Fällen nasschemische Ätzchemien eingesetzt werden, etwa SPM/APM (schweflige Säure/Wasserstoffperoxidmischung; Ammoniumhydroxid/Wasserstoffperoxidmischung). Auf diese Weise kann der freiliegende Bereich der Schicht 204 entfernt werden, ohne dass der freiliegende Bereich des Isolationsgebiets 202c unnötig beeinflusst wird und ohne dass das aktive Gebiet 202b beeinflusst wird. In einigen Ausführungsformen, in denen die Oxidschicht 213 weiterhin vorhanden ist, kann diese Schicht als ein effizientes Ätzstoppmaterial dienen. Daraufhin wird die Ätzmaske 205 auf der Grundlage eines geeigneten Abtragungsprozesses, etwa eines Lackabtragungsprozesses und dergleichen, entfernt.
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2c zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der eine Oberflächenbehandlung 215 selektiv in oder über dem aktiven Gebiet 202b ausgeführt wird, während der verbleibende Bereich der Schicht 204 (siehe 2b), der nunmehr als 204a bezeichnet ist, als ein effizientes Maskenmaterial dient. In einigen anschaulichen Ausführungsformen wird die Oberflächenbehandlung 215 als ein Oxidationsprozess ausgeführt, um eine Hartmaskenschicht 213b selektiv auf oder über dem aktiven Gebiet 202b zu erzeugen. in einigen anschaulichen Ausführungsformen, wie dies zuvor erläutert ist, führt der Oxidationsprozess 215 zu einer Zunahme einer Dicke 213t der zuvor bereitgestellten Schicht 213, wobei, wie zuvor erläutert ist, eine bessere Prozessgleichmäßigkeit erreicht wird, wodurch auch zu einer besseren Gleichmäßigkeit der Materialzusammensetzung und der Dicke der Maskenschicht 213b beigetragen wird. Beispielsweise sorgt bei einer Anfangsdicke der Schicht 213 (siehe Fig. 2b) von 3 bis 4 nm der Oxidationsprozess 215 für weitere 2 bis 4 nm, wodurch eine Dicke der oxidbasierten Maskenschicht 213b erreicht wird, die ausreichend ist, um nachfolgenden Reinigungsprozessen zu widerstehen, die vor dem Ausführen eines epitaktischen Aufwachsprozesses ausgeführt werden, während gleichzeitig die Dicke im Vergleich zu konventionellen Strategien verringert ist, wodurch die Menge an Oxid konsumierender Chemie reduziert werden kann, die beim Entfernen der Maske 213b in einer späteren Fertigungsphase angewendet wird. Durch das Vorsehen der Hartmaske 213b in Form eines Oxidmaterials wird das Anwenden gut etablierter selektiver Abscheiderezepte ermöglicht, die mit einem hohen Grad an Selektivität zwischen Siliziumdioxid und Silizium für das Abscheiden einer gewünschten schwellwerteinstellenden Halbleiterlegierung entwickelt wurden. Der Oxidationsprozess 215 kann auf der Grundlage beliebiger geeigneter Prozessbedingungen ausgeführt werden, beispielsweise in Form eines Trockenoxidationaprozesses auf der Grundlage erhöhter Temperaturen und dergleichen. Auch in diesen anspruchsvollen Prozessbedingungen kann die Hartmaskenschicht 204a als eine effiziente Oxidationsmaske wirken.
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2d zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, wird ein Abtragungsprozess 211 so ausgeführt, dass die Hartmaskenschicht 204 (siehe 2c) vor dem aktiven Gebiet 202a abgetragen wird. in einigen anschaulichen Ausführungsformen wird der Ätzprozess 211 auf der Grundlage einer plasmagestützten Ätzumgebung ausgeführt, die als eine Gasumgebung zu verstehen ist, die reaktive Ionen enthält, die in einem mehr oder minder ausgeprägten Grade in Richtung auf die Oberfläche des Bauelements 200 beschleunigt werden. Beispielsweise ist die reaktive Ionenätzung als ein plasmagestützter Ätzprozess zu verstehen. Der Ätzprozess 211 kann mit einem hohen Grad an Selektivität in Bezug auf die Hartmaskenschicht 213b ausgeführt werden, wobei ein gewisser Grad an Materialerosion beim gesamten Materialerosionsbudget berücksichtigt werden kann, wenn der Oxidationsprozess 215 aus 2c ausgeführt wird. In der gezeigten Ausführungsform führt der Prozess 211 zu einem gewissen Grad an Vertiefung, wie dies durch 202r angegeben ist, was zu einer besseren Oberflächentopographie nach dem Füllen der Vertiefung 202r mit dem schwellwerteinstellenden Halbleitermaterial führt. In diesem Falle ist der Prozess 211 so gestaltet, dass der zum Entfernen jeglichen Pufferoxidmaterials resultiert, wobei dies jedoch auch eine ähnliche Menge an Material in der Isolationsstruktur 202c und der Maske 213b verbraucht, wodurch die resultierende Oberflächentopographie nicht negativ beeinflusst wird. Andererseits kann der Abtrag des freiliegenden Siliziummaterials in dem aktiven Gebiet 202a etwas größer sein im Vergleich zum Abtrag eines Oxidmaterials, was zu einer Vertiefung 202r führen kann. In anderen anschaulichen Ausführungsformen wird die Ätzchemie in dem Prozess 211 geeignet so angepasst, dass vorzugsweise Siliziummaterial in Bezug auf Siliziumdioxidmaterial entfernt wird, um die Vertiefung 202r in einer gut steuerbaren und gewünschten Weise zu erzeugen.
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In anderen Fällen wird das Entfernen der Hartmaske von dem aktiven Gebiet 202a auf der Grundlage eines nasschemischen Ätzprozesses bewerkstelligt, wie dies nachfolgend detaillierter beschrieben ist.
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2e zeigt schematisch das Halbleiterbauelement 200, wenn es der Einwirkung eines Reinigungsprozesses 206 unterliegt, in welchem die Oberfläche des aktiven Gebiets 202a für einen nachfolgenden epitaktischen Aufwachsprozess vorbereitet wird. Wie zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist, wird häufig eine oxidverbrauchende Ätzchemie angewendet, wobei in diesem Falle die Dicke der Hartmaskenschicht 213b reduziert wird, wie dies durch 213r angegeben ist, wobei dennoch aber eine ausreichende Materialschicht bewahrt wird, um als eine Abscheidemaske während der nachfolgenden Bearbeitung zu dienen. Ein entsprechender Materialabtrag kann auch in dem Isolationsgebiet 202c auftreten, ohne jedoch in unerwünschter Weise die Gesamtoberflächentopographie zu beeinflussen, um beispielsweise die Vertiefung 202r (siehe 2e) in dem aktiven Gebiet 202a vorgesehen ist. In diesem Falle wird ein gewisser Grad an Niveauangleichung zwischen dem aktiven Gebiet 202a und dem Isolationsgebiet 202c stattfinden.
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2f zeigt schematisch das Halbleiterbauelement 200 während eines selektiven epitaktischen Aufwachsprozesses 207, in welchem eine schwellwerteinstellende Halbleiterlegierung, etwa eine Silizium/Germanium-Legierung, auf dem aktiven Gebiet 202a hergestellt wird. Somit wird die Schicht 208 als ein Teil des aktiven Gebiets 202a verstanden, um in geeigneter Weise die elektronischen Eigenschaften an und in der Nähe der Oberfläche des aktiven Gebiets 202a einzustellen. Beispielsweise wird die Schicht 208 mit einer Dicke von ungefähr 12 nm und weniger mit einer Germaniumkonzentration von bis zu 25 Atomprozent vorgesehen, um hierzu ein Beispiel zu nennen. Dazu werden gut etablierte Abscheiderezepte angewendet, da das oxidbasierte Hartmaskenmaterial 213b für ähnliche Prozessbedingungen sorgt, wie sie auch in konventionellen Strategien angewendet werden.
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Es sollte beachtet werden, dass in anderen Fällen eine entsprechende Anpassung der Prozessparameter einzurichten ist, wenn das Hartmaskenmaterial, das über dem aktiven Gebiet 202b ausgebildet ist, ein anderes Material umfasst, etwa Siliziumnitrid, wenn dieses weiterhin über dem aktiven Gebiet 202b bewahrt wurde.
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2g zeigt schematisch das Halbleiterbauelement 200 während eines Abtragungsprozesses 216, der auf der Grundlage einer selektiven Ätzchemie ausgeführt wird, um das Hartmaskenmaterial 213b abzutragen. Dazu werden in einigen anschaulichen Ausführungsformen, in denen die Materialschicht 213 im Wesentlichen aus Siliziumdioxid aufgebaut ist, gut etablierte Oxidätzchemien, etwa HF, angewendet. Während des Ätzprozesses 216 wird daher auch Material in dem Isolationsgebiet 202c abgetragen, wobei jedoch die Ätzzeit des Prozesses 216 deutlich geringer ist im Vergleich zu konventionellen Strategien, da die Schicht 213b eine deutlich geringere und sehr gleichmäßige Dicke im Vergleich zu konventionellen Prozessen besitzt. Somit wird ein weniger ausgeprägter Unterschied in der Oberflächentopographie zwischen dem aktiven Gebiet 202a und dem Isolationsgebiet 202c (nicht gezeigt) auf der einen Seite und zwischen dem aktiven Gebiet 202b und dem Isolationsgebiet 202c auf der anderen Seite erreicht. Es sollte beachtet werden, dass das gleiche für jegliche Übergangsgebiete in der Isolationsstruktur 202c und den aktiven Gebieten 202a, 202b in der Transistorbreitenrichtung gilt, die als eine Richtung senkrecht zur Zeichenebene der 2g zu verstehen ist.
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3a zeigt schematisch das Halbleiterbauelement 200 gemäß weiteren anschaulichen Ausführungsformen. Wie gezeigt, unterliegt das Bauelement 200 dem Oxidationsprozess 215, um die Hartmaskenschicht 213b mit einer geeigneten Dicke herzustellen, wie dies auch zuvor erläutert ist. Andererseits verhindert die Schicht 204a, etwa in Form einer Siliziumnitridschicht, eine weitere Oxidation des Halbleitermaterials in dem aktiven Gebiet 202a.
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3b zeigt schematisch das Hableiterbauelement 200 während eines Abtragungsprozesses 211a, der auf der Grundlage nasschemischer Ätzrezepte ausgeführt wird. In einigen anschaulichen Ausführungsformen wird der Prozess 211a auf der Grundlage von APM/SPM ausgeführt, um Siliziumnitridmaterial selektiv in Bezug auf Siliziumdioxid zu entfernen, wodurch eine unerwünschte Materialerosion in dem Isolationsgebiet 202c und in der Hartmaske 213b vermieden wird. Auf diese Weise kann eine unerwünschte Gitterschädigung in dem aktiven Gebiet 202a vermieden werden, insbesondere, wenn die Pufferoxidschicht 213 weiterhin in dem aktiven Gebiet 202a vorhanden ist. In anderen Fällen sorgt der auf den zuvor spezifizierten Chemien beruhende Prozess 211a auch für ein sehr selektives Ätzverhalten in Bezug auf das Siliziummaterial, wodurch ebenfalls eine unerwünschte Materialerosion in dem aktiven Gebiet 202a vermieden wird. Auch in diesem Falle wird eine verbesserte Kristallqualität in dem aktiven Gebiet 202a bewahrt. Es sollte beachtet werden, dass die Pufferoxidschicht 213, die auf dem aktiven Gebiet 202a ausgebildet ist, in einigen anschaulichen Ausführungsformen während des nachfolgenden Reinigungsprozesses, etwa dem Prozess 206 aus 2e entfernt wird, wobei auch eine gewisse Menge des Materials 213b verbraucht wird, wobei jedoch eine gewisse gleichmäßige Maskenschicht dennoch bewahrt wird, wie dies auch zuvor erläutert ist. Daraufhin geht die weitere Bearbeitung weiter, indem das schwellwerteinstellende Halbleitermaterial 208 (siehe 2f) hergestellt wird.
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4 zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine erste Gateelektrodenstruktur 260a auf dem aktiven Gebiet 202a hergestellt, d. h. auf dem schwellwerteinstellenden Halbleitermaterial 208. Die Gateelektrodenstruktur 260a umfasst ein oder mehrere dielektrische Materialien, etwa ein dielektrisches Material 261a, 266a, wovon mindestes eines ein dielektrisches Material mit großem ε enthält. Beispielsweise wird die Schicht 261a als ein sehr dünnes siliziumdioxidbasiertes Material bereitgestellt, woran sich eine dielektrische Materialschicht mit großem ε anschließt, etwa in Form eines Hafniumoxids und dergleichen. Ferner wird eine leitende Deckschicht 262a über den Gatedielektrikumsmaterialien hergestellt, woran sich ein weiteres Elektrodenmaterial, etwa amorphes oder polykristallines Silizium 263 anschließt. Schließlich wird eine dielektrische Deckschicht oder ein Schichtsystem 267 vorgesehen.
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In ähnlicher Weise wird eine zweite Gateelektrodenstruktur 260b auf dem aktiven Gebiet 202b hergestellt und diese weist Gatedielektrikumsmaterialien 261a, 266b auf, woran sich ein leitendes Deckmaterial 262b anschließt. Ferner werden das weitere Elektrodenmaterial 263 und die Deckschicht oder das Schichtsystem 267 über den empfindlichen Materialien 261a, 266b, 262b hergestellt.
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Es sollte beachtet werden, dass die Gateelektrodenstrukturen 260a, 260b, die Gateelektrodenstrukturen eines p-Kanaltransistors bzw. eines n-Kanaltransistors darstellen, auf der Grundlage einer kritischen Sollabmessung für die Gatelänge von 50 nm und deutlich weniger hergestellt werden können, beispielsweise mit 30 nm und weniger. Zu beachten ist, dass die Länge der Gateelektrodenstrukturen 260a, 260b als die Erstreckung des Elektrodenmaterials 262 in der horizontalen Richtung aus 4 zu verstehen ist.
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Die Herstellung der Gateelektrodenstrukturen 260a, 260b kann die folgenden Prozesse beinhalten. Zunächst wenn ein geeignetes Material oder Materialsystem für das eine oder die mehreren Gatedielektrikumsmaterialien, etwa die Materialien 261a, 261b, 266a, 266b vorgesehen. Typischerweise wird ein konventionelles dielektrisches Material hergestellt, beispielsweise durch Oxidation und/oder Abscheidung mit einer Dicke von 1 nm und weniger in anspruchsvollen Anwendungen, woran sich das Abscheiden eines dielektrischen Materials mit großem ε anschließt. Daraufhin werden geeignete leitende Materialien, etwa Titannitrid, möglicherweise in Verbindung Lanthan, Aluminium und dergleichen aufgebracht und geeignet so strukturiert, dass unterschiedliche Materialsysteme Fiber den aktiven Gebieten 202a, 202b erhalten werden. Auf diese Weise können geeignete Austrittsarbeitswerte für die Gateelektrodenstrukturen 260a, 260b eingestellt werden. Während des entsprechenden Strukturierungsprozesses möglicherweise in Verbindung mit zusätzlichen Wärmebehandlungen ermöglicht die bessere Oberflächentopographie der aktiven Gebiete 202a und 202b und insbesondere des dazwischen angeordneten Isolationsgebiets 202c insbesondere in dicht gepackten Bauteilbereichen, wie dies zuvor erläutert ist, eine bessere Prozessgleichmäßigkeit und somit eine bessere Gleichmäßigkeit der resultierenden Austrittsarbeit und des elektronischen Verhaltens etwa im Hinblick auf Leckströme und dergleichen. Daraufhin wird das weitere Elektrodenmaterial 263 in Verbindung mit dem Deckschichtsystem 267 aufgebracht und nachfolgend wird eine weitere komplexe Strukturierungssequenz angewendet auf der Grundlage komplexer Lithographietechniken, um den resultierenden Gateschichtstapel zu strukturieren. Auch in diesem Strukturierungsprozess führt der deutlich geringere Grad an Oberflächentopographie zu besseren Strukturierungsergebnissen. Zu beachten ist, dass während dieser komplexen Strukturierungssequenz auch durch die Materialien 261a, 266a, 262a auf der einen Seite und durch die Materialien 261b, 266b, 262b auf der anderen Seite zu ätzen ist, die eine unterschiedliche Konfiguration auf Grund der zuvor ausgeführten Prozesssequenz zum Einbau einer geeigneten Austrittsarbeitsmetallsorte und dergleichen aufweisen.
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5 zeigt schematisch das Halbleiterbauelement 200 in eine noch weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, umfasst ein Transistor 150a, etwa ein p-Kanaltransistor, die Gateelektrodenstruktur 260a, die zusätzlich ein schützendes Beschichtungsmaterial 265 in Verbindung mit einer Abstandshalterstruktur 264 aufweist. in ähnlicher Weise ist ein zweiter Transistor 250b, etwa ein n-Kanaltransistor, in und über dem aktiven Gebiet 202b ausgebildet und umfasst die Gateelektrodenstruktur 260b, die auch das Beschichtungsmaterial 265 und die Abstandshalterstruktur 264 aufweist. Ferner enthalten die Transistoren 250a, 250b Drain- und Sourcegebiete 253 mit einem geeigneten Dotierstoffprofil, wodurch auch entsprechende Kanalgebiete 253 lateral eingeschlossen sind.
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Generell können die Transistoren 250a, 250b auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wobei die verbesserte Gleichmäßigkeit und die Ergebnisse beim Strukturieren der Gateelektrodenstrukturen 260a, 260b auch direkt zu einem besseren Leistungsvermögen und einer besseren Gleichmäßigkeit der Transistoren 250a, 250b führen. Beispielsweise wird das Beschichtungsmaterial 265 mit verbesserter Gleichmäßigkeit auf Grund der geringeren Oberflächentopographie geschaffen, wodurch ebenfalls zu einer besseren Integrität der empfindlichen Materialien 261a, 266a, 262a in der Gateelektrodenstruktur 260a und der Materialien 261b, 266b, 262b in der Gateelektrodenstruktur 260b beigetragen wird. Daraufhin werden die Drain- und Sourcegebiete 253 auf der Grundlage der Abstandshalterstruktur 264 erzeugt, wobei gut etablierte Implantationstechniken möglicherweise in Verbindung mit anderen Prozessstrategien angewendet werden können. Nach jeglichen Ausheizprozessen ist somit das endgültige laterale und vertikale Dotierstoffprofil der Drain- und Sourcegebiete 253 eingerichtet. Insbesondere in dicht gepackten Bauteilbereichen, etwa mit Transistoren mit einer Gatelänge von 30 nm und weniger, wirkt sich folglich die verbesserte Oberflächentopographie, die das Vorsehen des schwellwerteinstellenden Halbleitermaterials 208 erhalten wird, direkt in einer geringeren Variabilität von Transistoreigenschaften aus, etwa in Form von geringeren Gateströmen, einer geringeren Schwellwertspannungsvariabilität und dergleichen. Wie ferner in 5 gezeigt ist, ist in einem oder beiden Transistoren 250a, 250b ein weiterer leistungssteigender Mechanismus eingerichtet, beispielsweise in Form eines eingebetteten verformungsinduzierenden Halbleitermaterials 254, etwa in Form eines Silizium/Germanium-Materials, das in einigen Vorgehensweisen nach dem Strukturieren der Gateelektrodenstrukturen 250a, 260b eingebaut wird. Auch in diesem Falle sind weitere Reinigungsprozesse erforderlich, die zu einem Materialabtrag in dem Isolationsgebiet 202c beitragen können, wobei dessen verbesserte Gleichmäßigkeit somit auch zu einer geringeren Variabilität der resultierenden Eigenschaften des Materials 254 führt. In diesem Falle sind die Verformungsbedingungen, die das Gesamtverhalten des Transistors 250a ganz wesentlich beeinflussen, weniger variabel und tragen somit ebenfalls zu einer besseren Gleichmäßigkeit des resultierenden Transistorverhaltens bei.
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Es gilt also: Die vorliegende Erfindung stellt Fertigungstechniken zur Herstellung einer schwellwerteinstellenden Halbleiterlegierung mit höherer Gleichmäßigkeit bereit, indem die Einwirkung von oxidkonsumierenden reaktiven Ätzatmosphären im Vergleich zu konventionellen Strategien deutlich reduziert wird. Dazu wird in einigen anschaulichen Ausführungsformen ein Hartmaskenschema angewendet, in welchem ein abgeschiedenes Hartmaskenmaterial effizient als eine Oxidationsmaske verwendet wird, um eine Oxidmaske selektiv mit geringerer Dicke und besserer Gleichmäßigkeit zu erzeugen.
