DE102013206295B4 - Verfahren zur Herstellung von FET-Transistorelementen mit höherer Stabilität der Transistoreigenschaften bei früh gebildetem High-k/Metallgate - Google Patents

Verfahren zur Herstellung von FET-Transistorelementen mit höherer Stabilität der Transistoreigenschaften bei früh gebildetem High-k/Metallgate Download PDF

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Abstract

Verfahren, umfassend: Bilden einer Ausnehmung (204) in einem aktiven Gebiet (202a) einer Halbleitervorrichtung (200) in Gegenwart einer Gateelektrodenstruktur (260a), wobei die Gateelektrodenstruktur (260a) ein High-k-Dielektrikumsmaterial (262) umfasst; Bilden eines ersten Nassreinigungsprozesses (215), um eine Rückseite (201r) eines Substrats (201) der Halbleitervorrichtung (200) zu reinigen, während das in einer Vorderseite (201f) des Substrats (201) gebildete aktive Gebiet (202a) gespült wird; Durchführen eines zweiten Nassreinigungsprozesses (208) vor einem epitaktischen Aufwachsprozess (216); Bilden einer Halbleiterverbindung (251) in der Ausnehmung (204) unter Durchführen des epitaktischen Aufwachsprozesses (216); und Bilden von Source- und Drainbereichen (253) in wenigstens einem Bereich der Halbleiterverbindung (251).

Description

  • Die vorliegende Erfindung betrifft die Herstellung von komplexen integrierten Schaltungen mit komplexen Transistorelementen, die verspannungsinduzierende Halbleiterlegierungen und ein High-k-Gatedielektrikum aufweisende Gatestrukturen mit erhöhter Kapazität umfassen.
  • Die Herstellung moderner integrierter Schaltungen, wie zum Beispiel von CPUs, Speichervorrichtungen, ASICs (anwendungsspezifische integrierte Schaltungen oder application specific integrated circuits) und dergleichen, erfordert die Bildung einer großen Anzahl von Schaltelemente auf einer gegebenen Chipfläche entsprechend eines spezifischen Schaltungslayouts. Für eine Vielzahl von Schaltungen stellen Feldeffekttransistoren eine wichtige Art von Schaltelement dar, das das Leistungsvermögen integrierter Schaltungen wesentlich beeinflusst. Im Allgemeinen werden gegenwärtig eine Vielzahl von Prozesstechnologien zur Herstellung von Feldeffekttransistoren eingesetzt, wobei die sogenannte MOS-Technologie aufgrund der ausgezeichneten Eigenschaften hinsichtlich Betriebsgeschwindigkeit und/oder Leistungsverbrauch und/oder Kosteneffizienz derzeitig eine sehr vielversprechende Vorgehensweise für viele Arten von Schaltungen darstellt. Bei der Herstellung komplexer integrierter Schaltungen, z. B. unter Verwendung der MOS-Technologie, werden komplementäre Transistoren, zum Beispiel N-Kanaltransistoren und/oder P-Kanaltransistoren, auf einem eine kristalline Halbleiterschicht aufweisenden Substrat gebildet. Ein Feldeffekttransistor umfasst, unabhängig davon, ob ein N-Kanaltransistor oder ein P-Kanaltransistor betrachtet wird, typischerweise sogenannte PN-Übergänge, die durch eine Grenzfläche von hochdotierten Bereichen, im Allgemeinen als Drain- und Sourcebereiche bezeichnet, mit leicht dotierten oder undotierten Bereichen, z. B. ein Kanalbereich, gebildet werden, wobei der leicht dotierte oder undotierte Bereich neben den hochdotierten Bereichen angeordnet ist.
  • In einem Feldeffekttransistor wird die Leitfähigkeit des Kanalbereichs, insbesondere das Vermögen des leitenden Kanals, den Betriebsstrom zu leiten, durch eine neben dem Kanalbereich angeordnete Gateelektrode gesteuert, die davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalbereichs unter Ausbildung eines leitenden Kanals bei einer, an die Gateelektrode angelegten, geeigneten Steuerspannung hängt unter anderem von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und, für eine gegebene Erstreckung des Kanalbereichs in der Transistorbreitenrichtung, von dem Abstand zwischen den Source- und Drainbereichen ab, der auch als Kanallänge bezeichnet wird. Demzufolge wird das Leistungsvermögen von MOS-Transistoren wesentlich durch die Leitfähigkeit des Kanalbereichs beeinflusst.
  • Aufgrund der im Wesentlichen unbeschränkten Verfügbarkeit von Silizium, der gut verstandenen Eigenschaften von Silizium und entsprechender Materialien und Prozesse und der über die letzten 50 Jahre gesammelten Erfahrungen basiert derzeitig der größte Teil integrierter Schaltungen auf Silizium. Wahrscheinlich wird Silizium daher auch in der Massenproduktion das Material der Wahl für zukünftige Schaltungsgenerationen darstellen. Ein Grund für die dominante Rolle von Silizium bei der Herstellung von Halbleitervorrichtungen beruht auf den ausgezeichneten Eigenschaften einer Silizum/Siliziumdioxid-Grenzfläche, die eine zuverlässige elektrische Isolierung unterschiedlicher Bereiche ermöglicht. Die Silizium/Siliziumdioxid-Grenzfläche ist bei hohen Temperaturen stabil und demzufolge können nachfolgende Hochtemperaturprozesse ausgeführt werden, die zum Beispiel während Ausheizzyklen zur Aktivierung von Dotierstoffen und zum Ausheilen von Kristallschäden erforderlich sind, ohne dass die elektrischen Eigenschaften der Grenzfläche aufgegeben werden.
  • Aus den oben genannten Gründen wird in Feldeffekttransistoren Siliziumdioxid vorzugsweise als Gateisolationsschicht verwendet, die die Gateelektrode vom Siliziumkanalbereich trennt, wobei die Gateelektrode häufig Polysilizium und/oder Metall aufweisende Materialien umfasst. Bei der stetigen Verbesserung des Leistungsvermögens von Feldeffekttransistoren wird die Länge des Kanalbereichs fortwährend verringert, um die Schaltgeschwindigkeit und die Verarbeitbarkeit von Betriebsströmen zu verbessern. Da das Transistorleistungsvermögen durch die an die Gateelektrode angelegte Spannung gesteuert wird, um die Ladungsträgerdichte an der Oberfläche des Kanalbereichs zu invertieren, so dass eine ausreichend hohe Ladungsdichte erreicht wird, um den gewünschten Betriebsstrom bei einer gegebenen Versorgungsspannung bereitzustellen, ist eine kapazitive Kopplung zu einem bestimmten Grad aufrechtzuerhalten. Dabei wird die kapazitive Kopplung durch einen Kondensator bereitgestellt, der durch die Gateelektrode, den Kanalbereich und das dazwischen angeordnete Siliziumdioxid gebildeten wird.
  • Es hat sich herausgestellt, dass bei einer Verringerung der Kanallänge eine Vergrößerung der kapazitiven Kopplung erforderlich ist, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom und zu einer Abhängigkeit der Schwellwertspannung von der Kanallänge führen. Aggressiv skalierte Transistorvorrichtungen mit einer relativ geringen Versorgungsspannung, und demzufolge mit einer reduzierten Schwellwertspannung, können von einem exponentiellen Anstieg des Leckstroms betroffen sein, da die Dicke der auf Siliziumdioxid basierenden Gatedielektrikumsschicht für gewöhnlich entsprechend reduziert wird, um die erforderliche Kapazität zwischen Gate und Kanalbereich vorzusehen. Eine Kanallänge von ungefähr 80 nm kann zum Beispiel ein aus Siliziumdioxid gefertigtes Gatedielektrikum mit einer Dicke von ungefähr 1,2 nm erfordern. Der relativ hohe Leckstrom, verursacht durch ein direktes Tunneln von Ladungsträgern durch eine ultradünne, auf Siliziumdioxid basierende Gateisolationsschicht, kann daher für Oxiddicken im Bereich von 1 bis 2 nm Werte erreichen, die nicht mehr mit den Anforderungen an leistungsstarke Schaltungen kompatibel sind.
  • Aus diesem Grund kam in Betracht, Material auf der Basis von Siliziumdioxid als Material für Gateisolationsschichten, insbesondere extrem dünne Gateschichten aus Siliziumdioxid, zu ersetzen. Mögliche alternative Materialien umfassen Materialien, die eine bedeutend größere Permittivität aufweisen, so dass mit einer größeren physikalischen Dicke einer entsprechend gebildeten Gateisolationsschicht eine kapazitive Kopplung bereitgestellt wird, die andernfalls durch eine extrem dünne Siliziumdioxidschicht erreichbar wäre. Gemeinhin wird eine Dicke, die zum Erreichen einer speziellen kapazitiven Kopplung mit Siliziumdioxid erforderlich ist, als eine kapazitiv äquivalente Dicke (CET = capacitance equivalent thickness) bezeichnet. Auf den ersten Blick erscheint es deshalb, als ob eine kapazitiv äquivalente Dichte im Bereich von 1 nm oder weniger einfach dadurch erreichbar ist, indem Siliziumdioxid direkt durch High-k-Materialien ersetzt wird.
  • Es wurde aus diesem Grund vorgeschlagen, Siliziumdioxid durch Materialien mit hoher Permittivität zu ersetzen, wie zum Beispiel Tantaloxid (Ta2O5) mit einer Dielektrizitätskonstante bzw. einem k-Wert von ungefähr 25, Strontiumtitanoxid (SrTiO3) mit einer Dielektrizitätskonstante bzw. k-Wert von ungefähr 150, Hafniumoxid (HfO2) mit einer Dielektrizitätskonstante bzw. einem k-Wert von ungefähr 20, Hafniumsiliziumoxid (HfSiO), Zirkonoxid (ZrO2) und dergleichen.
  • Zusätzlich zum Einbau eines High-k-Dielektrikums kann das Transistorleistungsvermögen durch Vorsehen eines geeigneten leitfähigen Materials für die Gateelektrode als Ersatz des für gewöhnlich verwendeten Polysiliziummaterials vergrößert werden, da Polysilizium in der Nähe der Grenzfläche zum Gatedielektrikum von einer Ladungsträgerverarmung betroffen sein kann, wodurch die effektive Kapazität zwischen dem Kanalbereich und der Gateelektrode verringert wird. Weiterhin ist es bei der Verwendung von High-k-Dielektrikumsmaterialien schwierig, die erforderliche Austrittsarbeit und demzufolge erforderliche Werte für die Schwellwertspannung auf Basis von dotiertem Polysilizium zu erreichen. Aus diesem Grund wurde vorgeschlagen, einen Gatestapel mit einem High-k-Dielektrikumsmaterial mit größerer Kapazität bereitzustellen, das Leckströme auf einem akzeptablen Niveau hält. Auf der anderen Seite kann ein von Polysilizium verschiedenes Material, beispielsweise Titannitrid und dergleichen, gebildet werden, um eine Verbindung zum High-k-Dielektrikumsmaterial vorzusehen, wobei im Wesentlichen das Auftreten einer Verarmungszone vermieden und für die Gateelektrode eine geeignete Austrittsarbeit eingestellt wird.
  • Nach der Bildung komplexer Gatestrukturen mit einem High-k-Dielektrikumsmaterial und einem auf Metall basierenden Gatematerial sind jedoch Hochtemperaturbehandlungen erforderlich, die eine Verschiebung der Austrittsarbeit und eine Verringerung der Permittivität des Gatedielektrikums zur Folge haben können. Dies kann auch mit einer Zunahme der Schichtdicke einhergehen, wodurch viele der Vorteile des High-k-Dielektrikums in Verbindung mit dem Metallmaterial aufgehoben werden. Man geht davon aus, dass die Verschlechterung des High-k/Metallgates im Wesentlichen durch einen Einbau von Sauerstoff und einer entsprechenden Diffusion von Sauerstoff innerhalb des High-k-Dielektrikumsmaterials hervorgerufen wird, wobei es möglich ist, dass die Diffusion von Sauerstoff durch den in der Umgebung enthaltenen Sauerstoff unterstützt wird, der während der Bearbeitung der Vorrichtungen mit dem High-k-Dielektrikum in Kontakt kommt.
  • Zusätzlich zu einer bedeutenden Modifizierung des High-k-Dielektrikumsmaterials kann auch die Austrittsarbeit des Metalls im Gatestapel zur Mitte der Bandlücke hin verschoben werden, wodurch die Schwellwertspannung der betroffenen Transistoren verändert wird. Aufgrund der hohen Sauerstoffaffinität des High-k-Dielektrikumsmaterials und der Belastung mit chemischen Ätzverfahren und Reinigungsprozessen wird der Gatestapel für gewöhnlich nach dem Strukturierungsprozess eingekapselt, um die Stabilität des High-k-Dielektrikumsmaterials und des entsprechenden Metalls im Gatestapel zu verbessern. In dieser Hinsicht hat sich Siliziumnitrid aufgrund seiner Sauerstoff blockierenden Eigenschaften als ein vielversprechendes Material erwiesen. In herkömmlichen Prozessflüssen wird daher eine dünne Siliziumnitridschicht (SiN liner) mit einer Dicke in einem Bereich von ungefähr 1–5 nm auf freiliegenden Oberflächen des strukturierten High-k-Gatestapels gebildet, wobei geeignete Abscheidungstechniken angewendet werden, um die Vorrichtungseigenschaften und/oder die nachfolgenden Bearbeitungsschritte nicht übermäßig zu beeinflussen. Zum Beispiel können gut etablierte Niederdruck-CVD(LPCVD = low pressure chemical vapor deposition)-Techniken zur Bildung der Siliziumnitridschicht verwendet werden.
  • Zusätzlich zur Bereitstellung komplexer Gateelektrodenstrukturen unter Verwendung von High-k-Dielektrikumsmaterialien und Metall-aufweisender Gateelektrodenmaterialien wurden auch andere Vorgehensweisen entwickelt, um das Transistorleistungsvermögen für eine gegebene Gatelänge und eine gegebene Dicke eines Gatedielektrikumsmaterials zu verbessern. Zum Beispiel kann die Ladungsträgerbeweglichkeit, und demzufolge die gesamte Leitfähigkeit des Kanals, durch eine im Kanalbereich der Transistorelemente hervorgerufene bestimmte Verformung verbessert werden. Für ein Siliziummaterial mit einer kristallographischen Standardkonfiguration, insbesondere einer (100) Oberflächenorientierung, wobei die Kanallängsrichtung einer entlang einer <110>-Äquivalenzrichtung orientiert ist, kann das Ausüben einer kompressiven Verformung oder Druckspannung entlang der Stromflussrichtung die Beweglichkeit von Löcher erhöhen und demzufolge ein besseres Leitfähigkeitsvermögen in P-Kanaltransistoren bereitstellen. Dementsprechend wurden in der Vergangenheit eine Vielzahl von verformungsinduzierender Mechanismen entwickelt, die an sich eine komplexe Fertigungssequenz zur Implementierung der verschiedenen verformungsinduzierenden Techniken erforderlich machen kann. Eine häufig angewandte vielversprechende Vorgehensweise ist zum Beispiel durch den Einbau einer kompressiven Verformung oder Druckverspannung induzierenden Silizium/Germanium-Verbindung in die Drain- und Sourcebereiche von P-Kanaltransistoren gegeben. Zu diesem Zweck werden neben der Gateelektrodenstruktur des P-Kanaltransistors in einer frühen Herstellungsphase selektiv Ausnehmungen gebildet, während die N-Kanaltransistoren durch eine Abstandshalterschicht bedeckt sind. Zusätzlich dazu muss die Gateelektrode des P-Kanaltransistors eingekapselt werden, um das Gateelektrodenmaterial bei der Bildung der Ausnehmungen nicht übermäßig der Ätzumgebung auszusetzen und auch um während des selektiven epitaktischen Aufwachsprozesses eine effiziente Aufwachsmaske vorzusehen, wobei die Silizium/Germanium-Verbindung im selektiven epitaktischen Aufwachsprozess auf ein kristallines Substratmaterial aufgewachsen werden kann, während eine bedeutende Abscheidung der Verbindung auf dielektrische Oberflächen durch eine Auswahl entsprechender Prozessparameter unterdrückt werden kann.
  • Ein entsprechender verformungsinduzierender Mechanismus stellt ein sehr effizientes Konzept zur Verbesserung des Transistorleistungsvermögens von P-Kanaltransistoren dar und demzufolge ist durch eine Kombination mit komplexen Gateelektrodenstrukturen auf Basis von High-k-Dielektrikumsmaterialien und Metallgateelektroden eine vielversprechende Vorgehensweise gegeben. Aus diesem Grund wurden entsprechende Prozessstrategien entwickelt, in denen Metallgateelektrodenstrukturen in einer frühen Herstellungsphase gebildet werden, wobei nach dem Gatestrukturierungsprozess eine verformungsinduzierende Silizium/Germanium-Verbindung in den Drain- und Sourcebereichen von P-Kanaltransistoren gebildet wird. Obwohl dies eine vielversprechende Prozessstrategie ist, hat es sich jedoch herausgestellt, dass bei einer weiteren Verringerung der Gatelänge von Transistoren bedeutende Variationen der Transistoreigenschaften und eine geringere Ausbeute auftreten, wie im Folgenden anhand der 1a bis 1j ausführlicher beschrieben wird.
  • 1a zeigt schematisch eine Querschnittsansicht einer Halbleitervorrichtung 100 während einer Herstellungsphase, in der Gateelektrodenstrukturen 160a, 160b auf entsprechenden aktiven Gebieten 102a, 102b der Vorrichtung 100 gebildet werden. Die aktiven Gebiete 102a, 102b stellen Halbleitergebiete dar, die in einer Halbleiterschicht 102, wie zum Beispiel einer Siliziumschicht und dergleichen, gebildet sind. Die Halbleiterschicht 102 ist wiederum über einem geeigneten Substrat 101, beispielsweise einem Halbleitersubstrat und dergleichen, gebildet.
  • Es wird angemerkt, dass das Substrat 101 typischerweise in Form eines Wafers mit einer Mehrzahl von Die-Bereichen (nicht dargestellt) bereitgestellt wird, wobei jeder Die-Bereich wiederum eine Mehrzahl aktiver Gebiete 102a, 102b, abhängig von der Gesamtkomplexität der in einem einzigen Die-Bereich zu bildenden Schaltung, umfassen kann. Ferner kann ein vergrabenes isolierendes Material (nicht dargestellt) unter der Halbleiterschicht 102 vorgesehen sein, wenn zum Beispiel eine SOI-Architektur (silicon-on-insulator architecture) betrachtet wird. Die aktiven Gebiete 102a, 102b sind typischerweise seitlich durch geeignete Isolationsstrukturen (nicht dargestellt) abgegrenzt, wie zum Beispiel durch flache Grabenisolierungen oder STIs (shallow trench isolations) und dergleichen.
  • In dem dargestellten Beispiel weist das aktive Gebiete 102a grundsätzlich einen im Vergleich zum aktiven Gebiet 102b entgegengesetzten Leitfähigkeitstyp auf, um die Herstellung von Transistoren unterschiedlicher Leitfähigkeitstypen zu ermöglichen. Das aktive Gebiet 102a kann zum Beispiel einem P-Kanaltransistor entsprechen.
  • In der dargestellten Herstellungsphase können die Gateelektrodenstrukturen 160a, 160b eine zueinander sehr ähnliche Konfiguration aufweisen und eine Gatedielektrikumsschicht 163 umfassen, die abhängig von den insgesamten Prozess- und Vorrichtungsanforderungen, zwei oder mehr Unterschichten umfassen kann. Zum Beispiel kann eine sehr dünne konventionelle dielektrische Basisschicht 161, zum Beispiel aus Siliziumdioxid, einem mit Stickstoff angereicherten Siliziumdioxidmaterial und dergleichen, zusammen mit einem High-k-Dielektrikumsmaterial 162, beispielsweise Hafniumoxid und dergleichen, vorgesehen sein. Es wird angemerkt, dass, falls erforderlich, zwei oder mehr unterschiedliche High-k-Dielektrikumsmaterialien in die Gatedielektrikumsschicht 163 eingebaut sein können. Ferner wird typischerweise ein Metall-aufweisendes Elektrodenmaterial 164, wie zum Beispiel Titannitrid und dergleichen, auf der Gate-Dielektrikumsschicht 163 gebildet, gefolgt von einem weiteren Elektrodenmaterial 165, wie zum Beispiel Silizium und dergleichen. Es wird angemerkt, dass diese Komponenten im Prinzip in der Gateelektrodenstruktur 160a und in der Gateelektrodenstruktur 160b vorgesehen sein können, jedoch können sich diese Komponenten trotzdem hinsichtlich einer Austrittsarbeitsmetallsorte (nicht dargestellt) unterscheiden, die in die Gatedielektrikumsschicht 163 und/oder in das Metall-aufweisende Elektrodenmaterial 164 eingebaut sein kann. Auf diese Art kann eine geeignete Austrittsarbeit, und demzufolge Schwellwertspannung, eingestellt werden.
  • Die Gateelektrodenstrukturen 160a, 160b umfassen darüber hinaus eine dielektrische Deckschicht oder ein dielektrisches Deckschichtsystem 166, welches zum Beispiel Siliziumnitrid aufweisen kann, möglicherweise in Kombination mit einer dünnen Ätzstoppschicht (liner, nicht dargestellt) aus Siliziumdioxid und dergleichen. Gemäß den vorangehenden Ausführungsformen kann eine Länge der Gateelektrodenstrukturen 160a, 160b, insbesondere die horizontale Erstreckung des Elektrodenmaterials 164, in komplexen Anwendungen 50 nm oder bedeutend weniger betragen.
  • Darüber hinaus kann häufig ein weiterer Versatz der Bandlücke von Transistoren mit unterschiedlichem Leitfähigkeitstyp oder allgemein mit unterschiedlichen Eigenschaften erforderlich sein. Dies kann durch Einbau einer geeigneten Halbleiterverbindung 102c in das aktive Gebiet 102a eines Transistortyps erreicht werden. Häufig wird zum Beispiel eine Silizium/Germanium-Verbindung als Material 102c mit einer festgelegten Germaniumkonzentration und einer entsprechenden Schichtdicke vorgesehen, um die elektronischen Eigenschaften eines Kanalbereichs eines noch in und über dem aktiven Gebiet 102a zu bildenden Transistors einzustellen. Hierzu kann die Schicht 102c mit einer Dicke von 0,8 bis 2 nm (8–20 Angstrom) und einer Germaniumkonzentration von 10–30 Atomprozent vorgesehen sein. Dadurch werden die endgültig erhaltenen Transistoreigenschaften, beispielsweise hinsichtlich der Schwellwertspannung, effizient angepasst.
  • Darüber hinaus wird in der dargestellten Herstellungsphase eine Abstandshalterschicht 167 über den aktiven Gebieten 102a, 102b gebildet, wobei die Abstandshalterschicht 167 eine dünne Schicht 167a (liner) und eine weitere Schicht 167b umfassen kann und die Dicke und die Materialeigenschaften der Abstandshalterschicht 167 angesichts einer besseren Integrität empfindlicher Materialien, wie zum Beispiel die Materialien 162 und 164, und angesichts einer Anpassung eines geeigneten seitlichen Versatzes von in dem aktiven Bereich 102a in einer späteren Herstellungsphase zu bildenden Ausnehmungen ausgewählt sein können. Basismaterialien aus Siliziumnitirid haben sich dazu als brauchbare Kandidaten erwiesen, um eine dichte Materialschicht mit wohl definierter Dicke bereitzustellen.
  • Die in 1a dargestellte Halbleitervorrichtung 100 wird typischerweise auf Basis der folgenden Prozesse gebildet. Die aktiven Gebiete 102a, 102b werden typischerweise durch Einbauen einer geeigneten Isolationsstruktur unter Verwendung fortgeschrittener Lithographie-, Strukturierungs-, Abscheidungs-, Einebnungs- und Ausheiztechniken gebildet, wodurch die Isolationsstrukturen mit geeigneten seitlichen Dimensionen vorgesehen werden, die wiederum die Größe und Gestalt der aktiven Gebiete 102a, 102b festlegen. Vor oder nach der Bildung der Isolationsstrukturen können die grundsätzlichen Transistoreigenschaften mittels Einbau geeigneter Dotierstoffe in die aktiven Gebiete 102a, 102b angepasst werden. Darüber hinaus wird die Halbleiterverbindung 102c, beispielsweise in Form einer Silizium/Germanium-Verbindung, vor oder nach der Bildung der Isolationsstrukturen zum Beispiel auf Basis bekannter epitaktischer Aufwachstechniken gebildet, wobei die Materialzusammensetzung und Dicke gesteuert wird, so dass die gewünschten elektronischen Eigenschaften erreicht werden. Daraufhin werden die Dielektrikumsmaterialien der Gatedielektrikumsschicht 163 abgeschieden, gefolgt durch die Abscheidung geeigneter Metall-aufweisender Materialien, die dann strukturiert oder anderweitig behandelt werden können, um für entsprechende Gateelektrodenstrukturen eine Austrittsarbeit entsprechend den gesamten Vorrichtungsanforderungen anzupassen. Daraufhin können die weiteren Materialien 164, 165 und 166 unter Verwendung bekannter Abscheidungstechniken gebildet werden. Fortgeschrittene Lithographie- und Strukturierungsstrategien werden daraufhin angewendet, zum Beispiel durch Strukturieren der Schicht oder des Schichtsystems 166 und Verwenden desselbigen als einer Hartmaske zum eigentlichen Strukturieren der darunterliegenden Materialschichten, so dass die Gateelektrodenstrukturen 160a, 160b mit den gewünschten Dimensionen in einer Längsrichtung, insbesondere der horizontalen Richtung in 1a, und in einer Breitenrichtung, insbesondere eine Richtung senkrecht zu der Zeichenebene von 1a, erhalten werden. Nach der vorangehend genannten Strukturierungssequenz und den entsprechenden herkömmlichen Reinigungsprozessen sind die Seitenwandoberflächen der empfindlichen Materialien 162, 164 zuverlässig zu bedecken, um übermäßige Änderungen der Materialeigenschaften zu vermeiden, die wiederum in starken Änderungen der Transistoreigenschaften resultieren würden, wie zum Beispiel der Schwellwertspannung und dergleichen, wie vorangehend erläutert wurde. Dazu wird die Schicht 167 beispielsweise unter Anwendung geeigneter Abscheidungstechniken, zum Beispiel zum Bilden einer sehr dichten Nitridschicht in Form der Schicht 167a, abgeschieden, gefolgt von einem LPCVD-Prozess zur Bildung der Schicht 167b, die zusammen eine geeignete Dicke bereitstellen, wie zum Festlegen eines seitlichen Versatzes für die noch zu bildenden Ausnehmungen erforderlich ist.
  • 1b zeigt schematisch die Halbleitervorrichtung 100 während eines Ätzprozesses 103, in welchem Ausnehmungen 104 im aktiven Gebiet 102a gebildet werden, die nachfolgend mit einem verspannungsinduzierenden Halbleitermaterial, beispielsweise einer Silizium/Germanium-Verbindung, gefüllt werden. Dazu wird darüber eine geeignete Ätzmaske 107, beispielsweise eine Lackmaske, gebildet, um entsprechende Bereiche zu bedecken, in denen die Ausnehmungen 104 nicht vorzusehen sind. Die Maske 107 bedeckt zum Beispiel das aktive Gebiet 102b mit der Gateelektrodenstruktur 160b, die noch durch die Abstandshalterschicht 167 bedeckt wird. Unter Verwendung geeigneter plasmaunterstützter Ätzchemien wird der Ätzprozess 103 auf Basis der Ätzmaske 107 ausgeführt, um durch die Abstandshalterschicht 167 zu ätzen, wobei ein Seitenwandabstandshalter oder ein Versatzabstandshalter 167s der Gateelektrodenstruktur 160a gebildet wird. Während des Ätzprozesses 103 kann dann die Ätzchemie geeignet angepasst werden, um das Ätzen zum Entfernen von Material aus dem aktiven Gebiet 102a fortzusetzen, wodurch die Ausnehmungen 104 vergrößert werden, deren seitlicher Versatz von den empfindlichen Gatematerialien, wie z. B. dem High-k-Dielektrikumsmaterial 162 und dem Metall-aufweisenden Elektrodenmaterial 164, durch die Breite des Abstandshalters 167s und demzufolge durch die Breite und Dichte der Abstandshalterschicht 167 für anderweitig festgelegte Ätzparameter bestimmt wird. Typischerweise wird der Ätzprozess 103 abhängig von den Anforderungen bezüglich einer entsprechenden zu erreichenden Verformung mittels der Silizium/Germanium-Verbindung, die in den Ausnehmungen 104 zu bilden ist, fortgesetzt, bis eine Tiefe von einigen 10 nm erreicht wird. Es wird angemerkt, dass während des Ätzprozesses 103 auch eine Seitenwand der Halbleiterverbindung 102c freiliegt.
  • Typischerweise werden die Breite der Abstandshalter und folglich die Eigenschaften der Abstandshalterschicht 167 ausgewählt, so dass für die empfindlichen Gatematerialien ein hoher Grad an Integrität erhalten werden kann, während gleichzeitig für die Ausnehmungen 104 ein geeigneter verringerter seitlicher Versatz angepasst wird, da die Effizienz der verspannungsinduzierenden Effekte durch eine Verringerung des seitlichen Versatzes erhöht werden kann, wie vorangehend erläutert ist. Die Abstandshalter 167s können auch im Zuge einer gesamten Prozesseffizienz ferner als ein geeigneter Versatzabstandshalter verwendet werden, wenn Source- und Draindotierstoffsorten in einer späteren Herstellungsphase eingebaut werden. Daraus ergibt sich, dass insbesondere während des Ätzprozesses 103 kritische Materialien freiliegen oder eine bedeutende Verringerung der Dicke der Abstandshalter 167s in kritischen Vorrichtungsbereichen eine übermäßige Wechselwirkung der Prozessumgebungen mit den empfindlichen Materialien, wie z. B. der Materialien 162, 164, während der weiteren Verarbeitung ergeben kann. Das Material 102 kann auch während der weiteren Verarbeitung freiliegen, beispielsweise während entsprechender Reinigungsprozesse, wie nachstehend ausführlicher beschrieben wird.
  • 1c zeigt schematisch eine Aufsicht der Vorrichtung 100, insbesondere des aktiven Gebiets 102a, welches von einer Isolationsstruktur 106 umgeben ist. Die Gateelektrodenstruktur 160a ist über dem aktiven Gebiet 102a gebildet und erstreckt sich in die Isolationsstruktur 106. Für Transistoren hängt ein Gesamtleistungsvermögen gemäß der vorangehenden Ausführungsform in bedeutendem Maße von der Gatelänge ab, während eine Verarbeitbarkeit von Betriebsströmen durch eine Breite W des entsprechenden Transistors bei einer gegebenen Gatelänge, und demzufolge des entsprechenden aktiven Gebiets 102a, bestimmt ist. Typischerweise sind in komplizierten Schaltungsentwürfen Transistoren mit unterschiedlichen Breiten zu bilden, wodurch aktive Gebiete unterschiedlicher Breiten erforderlich sind. Auf der anderen Seite sollte die Schwellwertspannung eines speziellen Transistortyps mit festgelegter Gatelänge aufgrund typischer Entwurfsregeln konstant sein, unabhängig von der Transistorbreite entsprechender Vorrichtungen. Es hat sich jedoch herausgestellt, dass für unterschiedliche Transistorbreiten bei ansonsten identischen Transistoreigenschaften eine übermäßige Variation der Schwellwertspannungen beobachtet werden kann. Es wird angenommen, dass dies aufgrund einer übermäßigen Wechselwirkung von empfindlichen Materialien mit Prozessumgebungen hervorgerufen wird. Während der oben genannten Ätzsequenz können z. B. empfindliche Materialien freigelegt werden oder die Dicke der einkapselnden Siliziumnitridschicht kann bedeutend reduziert werden, insbesondere in einem Bereich 105, wobei ein entsprechend ”Kanteneffekt” demzufolge die gesamten Transistoreigenschaften für unterschiedliche Transistorbreiten unterschiedlich beeinflussen kann.
  • 1d zeigt schematisch die Vorrichtung 100 in einer weiter fortgeschrittenen Herstellungsphase. Nach einem Ätzen der Ausnehmungen 104 müssen geeignete Reinigungsprozesse durchgeführt werden, um während der vorangehenden Ätzsequenz erzeugte Verunreinigungen zu entfernen, wobei typischerweise bekannte und effiziente nasschemische Mittel verwendet werden. In einem ersten Reinigungsschritt 108 wird z. B. SPM (schwefelige Säure/Wasserstoffperoxid-Mischung) und APM (Ammoniumhydroxid/Wasserstoffperoxid-Mischung) angewendet, da insbesondere APM ein hocheffizientes Reinigungsmittel darstellt, das bezüglich organischer und anderer Verunreinigungen verbesserte Oberflächenzustände bereitstellt. Auf der anderen Seite kann SPM sehr gut bei der Entfernung von Metallverunreinigungen und dergleichen verwendet werden. Andererseits wurde beobachtet, dass APM mit Silizium/Germanium in Wechselwirkung treten kann, wodurch sich einer Modifizierung von Materialeigenschaften und ein Entfernen eines Bereichs der Schicht 102c ergibt. Eine entsprechende Modifizierung der Schicht 102c kann gemäß der vorangehenden Erläuterungen wiederum in einer Modifizierung der sich ergebenden Transistoreigenschaften resultieren, die abhängig von der Breite eines entsprechenden Transistors wiederum einen unterschiedlichen Effekt auf die gesamten Transistoreigenschaften aufweisen. In ähnlichem Maße ist SPM für eine Wechselwirkung mit empfindlichen High-k-Dielektrikumsmaterialien, wie z. B. Materialien auf Basis von Hafniumoxid, bekannt, obwohl SPM bei der Reinigung von Oberflächenbereichen höchst effizient ist. Aus der Wechselwirkung von SPM mit empfindlichen High-k-Dielektrikumsmaterialien kann sich eine weitere Oxidation dieser Materialien ergeben, die wiederum während der nachfolgenden Reinigungsprozesse der Vorrichtung 100 entfernt werden können. Während des Reinigungsschritts 108 kann ferner ein freiliegender oder ungenügend geschützter Bereich des Metall-aufweisenden Elektrodenmaterials 164 angegriffen werden, was auch zu Änderungen der gesamten Transistoreigenschaft beitragen kann. Demzufolge kann auch während des Reinigungsschritts 108 eine mehr oder weniger ausgeprägte Modifizierung von Materialeigenschaften auftreten, die jedoch auch in bedeutendem Maße von der gesamten Prozesszeit abhängen kann. Dadurch kann sie hinsichtlich unterschiedlicher Transistorbreiten zu einer sogar weiter verstärkten Änderung von Schwellwertspannungseigenschaften beitragen.
  • Daraufhin wird typischerweise ein weiterer Reinigungsschritt 109 ausgeführt, beispielsweise direkt vor dem Ausführen eines epitaktischen Aufwachsprozesses, wodurch weiterhin Verunreinigungen, ursprüngliches Oxid und dergleichen, entfernt werden, so dass freiliegende Oberflächenbereiche in den Ausnehmungen 104 für die Abscheidung einer Silizium/Germanium-Verbindung vorbereitet werden. Der Prozess 109 kann auch vorangehend oxidierte Bereiche des empfindlichen Materials 162 ”effizient” entfernen, wie vorangehend erläutert wurde. Auf der anderen Seite kann ein Ersatz des sehr effizienten Reinigungsmittels Wasserstofffluorid (HF) durch ein weniger aggressives Reinigungsmittel einen negativen Effekt auf den nachfolgenden epitaktischen Aufwachsprozess haben.
  • 1e zeigt schematisch die Vorrichtung 100 in einer weiter fortgeschrittenen Herstellungsphase. Eine Silizium/Germanium-Verbindung 151 wird in den Ausnehmungen 104 gebildet, wie in 1e dargestellt ist, und induziert folglich eine kompressive Verformung in einem Kanalbereich 152. Die Silizium/Germanium-Verbindung wird typischerweise auf Basis von hinlänglich bekannten epitaktischen Aufwachsrezepten gebildet, wobei Prozessparameter angepasst werden, so dass eine bedeutende Materialabscheidung auf den dielektrischen Oberflächenbereichen unterdrückt wird, wie z. B. auf der Siliziumnitridschicht 167 (vgl. 1d), der Deckschicht 166 und dem Abstandshalter 167s. Daraufhin wird eine weitere Ätzmaske 110 gebildet, so dass die Gateelektrodenstruktur 160a und das aktive Gebiet 102 bedeckt wird, während das aktive Gebiet 102b freiliegt. Auf Basis eines weiteren Ätzprozesses 119 kann die freiliegende Abstandshalterschicht 167 (vgl. 1d) geätzt werden, um die Abstandshalterelemente 167s auf der Gateelektrodenstruktur 160b zu erhalten. Nach dem Ätzprozess 119 können die Gateelektrodenstrukturen 160a, 160b konsequenterweise im Wesentlichen dieselbe Konfiguration aufweisen und die weitere Verarbeitung kann auf Basis von ähnlichen Bedingungen für die Gateelektrodenstrukturen 160a, 160b fortgesetzt werden.
  • 1f zeigt schematisch die Halbleitervorrichtung 100 nach dem Entfernen der Ätzmaske 110 (vgl. 1e). In einigen Vorgehensweisen können Drain- und Sourcedotierstoffe in die entsprechenden aktiven Gebiete 102a, 102b unter Verwendung der Abstandshalter 167s als Implantationsmaske eingebaut werden, während die Deckschicht 166 noch verbleibt. In anderen Fällen wird die Vorrichtung 100 einer Prozesssequenz ausgesetzt, in welcher die dielektrische Deckschicht 166 im Wesentlichen ohne Beeinflussung der Abstandshalter 167s selektiv entfernt wird, um die Integrität empfindlicher Gatematerialien nicht übermäßig zu gefährden.
  • 1g zeigt schematisch die Halbleitervorrichtung 100 in einer Herstellungsphase, in der Opferabstandshalter 111 auf den Abstandshaltern 167s gebildet werden. Dies wird typischerweise durch Abscheiden eines geeigneten Abstandshaltermaterials (nicht dargestellt), beispielsweise Siliziumdioxid wenn die Deckschichten 166 im Wesentlichen Siliziumnitrid umfassen, erreicht. Auf jeden Fall wird das Material für die Abstandshalter 111 ausgewählt, so dass die Abstandshalter 167 effizient geschützt werden und der Abstandshalter 111 nachfolgend, ohne Beitrag zu einer übermäßigen Materialentfernung der Abstandshalter 167s zu leisten, entfernt wird. Nach dem Abscheiden eines geeigneten Abstandshaltermaterials wird ein plasmaunterstützter Ätzprozess ausgeführt, um die Abstandshalter 111 zu bilden, was jedoch zu einem bestimmten Grad zu einer Materialerosion in den aktiven Gebieten 102a, 102b führen kann, wie durch das Bezugszeichen 102r gekennzeichnet ist.
  • 1h zeigt schematisch die Vorrichtung 100 während eines Ätzprozesses 112, beispielsweise eines plasmabasierten Ätzprozesses, in welchem die Deckschichten 166 (vgl. 1g) entfernt werden, während die Opferabstandshalter 111 die Integrität der Abstandshalterstruktur 167s erhalten. Während des Ätzprozesses 112 kann weiteres Material entfernt werden, wodurch möglicherweise die Ausnehmung 102r vergrößert wird, was zu einem gewissen Grad in einem Materialverlust der verspannungsinduzierenden Halbleiterverbindung 151 resultieren kann. Daraufhin können die Opferabstandshalter 111 entfernt werden, beispielsweise durch bekannte nasschemische Ätzchemien und dergleichen, wobei selektive Ätzrezepte angewendet werden können, um z. B. Siliziumdioxid selektiv bezüglich Silizium, Siliziumnitrid und dergleichen zu entfernen.
  • 1i zeigt schematisch die Vorrichtung 100 in einer Herstellungsphase, in der Drain- und Sourcedotierstoffe in die aktiven Gebiete 102a, 102b auf Basis entsprechender Implantationsprozesse 114a, 114b eingebaut werden, möglicherweise in Kombination mit Einführung weiterer Wannendotierstoffe unter Anwendung geneigter Implantationsprozesse 113a, 113b. Auf diese Weise können, falls erforderlich, Halobereiche gebildet werden. Es wird angemerkt, dass die Implantationsprozesse 114a, 114b und/oder 113a, 113b abhängig von der gesamten Prozessstrategie vor oder nach dem Entfernen der Deckschichten 166 (vgl. 1f) ausführbar sind.
  • 1j zeigt schematisch die Halbleitervorrichtung 100 in einer weiter fortgeschrittenen Herstellungsphase. In den aktiven Gebieten 102a, 102b sind Drain- und Sourcebereiche 153 gebildet und weisen entsprechende Konzentrationsprofile auf, wie hinsichtlich der Eigenschaften der Transistoren 150a, 150b dementsprechend erforderlich ist. Darüber hinaus können Metallsilizidbereiche 154, beispielsweise mit Nickelsilizid und dergleichen, in den Drain- und Sourcebereichen 153 gebildet werden. Die Gateelektrodenstrukturen 160a, 160b können ferner eine zusätzliche Abstandshalterstruktur 169 umfassen, die eine geeignete Konfiguration aufweisen kann, um eine Bildung eines geeigneten Profils der Drain- und Sourcebereiche 153 zu erlauben und einen seitlichen Versatz der Metallsilizidbereiche 154 hinsichtlich des Kanalbereichs 152 anzupassen. Ein Metallsilizid 168 kann darüber hinaus auch in den Gateelektrodenstrukturen 160a, 160b vorgesehen sein.
  • Die Transistoren 150a, 150b können auf Basis bekannter Prozessstrategien, beispielsweise unter Ausbildung der Abstandshalterstruktur 169 und Einbauen zusätzlicher Drain- und Source-Implantationsstoffe, gefolgt von einem Hochtemperaturausheizprozess zur Anpassung der finalen seitlichen und vertikalen Dotierstoffprofile der Drain- und Sourcebereiche 153 gebildet werden. Daraufhin können die Metallsilizidbereiche 154 und 168 auf Basis bekannter Prozessstrategien gebildet werden.
  • Demzufolge stellt die vorangehend beschriebene Prozesssequenz grundsätzlich eine vielversprechende Vorgehensweise zum Einbauen der verspannunsinduzierenden Halbleiterverbindung 151 im Umfeld komplexer Gateelektrodenstrukturen dar, wobei jedoch eine Gleichförmigkeit von Transistoreigenschaften in empfindlicher Weise von den Eigenschaften der die Schwellwertspannung anpassenden Halbleiterverbindung 120c des Transistors 150a und dem empfindlichen Gatedielektrikumsmaterial 163 in Verbindung mit dem Metall-aufweisenden Elektrodenmaterial 164 abhängen. Dies bedeutet, dass insbesondere die Prozesssequenz zum Einbauen des verspannungsinduzierenden Materials 151 für den Transistor 150a in einer übermäßigen Abhängigkeit der Schwellwertspannung von der Breite eines entsprechenden Transistors resultieren kann, so dass in den letztendlich erhaltenen Halbleitervorrichtungen eine Variation von 100 mV oder sogar mehr beobachtet werden kann, wobei die verschiedenen Transistorbreiten durch einen bestimmten Schaltungsentwurf vorgegeben sind. Da eine entsprechende Streuung der Schwellwertspannung während des Entwurfs einer Halbleitervorrichtung sehr schwer in Erwägung gezogen werden kann, kann die vorangehend beschriebene Prozesssequenz, obwohl grundsätzlich sehr vielversprechend, einen übermäßigen Prozessverlust bedeuten.
  • Die Schrift DE 10 2006 016 327 A1 zeigt ein SiC-Halbleitersubstrat, in dem eine MOS-Grabenstruktur gebildet und nachfolgend ein Reinigungsschritt zur Reinigung der Innenwände der Gräben durchgeführt wird.
  • Aus der Schrift US 7 231 682 B1 ist bekannt, die Vorder- und Rückseite eines Halbleitersubstrats zu reinigen.
  • Die Druckschrift US 2010/0 244 155 A1 zeigt die Bildung einer Halbleitervorrichtung mit einer eine High-k Gateisolationsschicht aufweisenden Gatestruktur über einem Substrat, wobei in Ausrichtung zur Gatestruktur Gräben im Substrat geätzt werden, die anschließend mit einem verspannungsinduzierendem Material gefüllt werden.
  • Entsprechend der vorangehend beschriebenen Situation betrifft die vorliegende Erfindung Herstellungstechniken, in denen High-k/Metallgate-Elektrodenstrukturen mit verspannungsinduzierenden Halbleitermaterialien kombiniert werden können, während die vorangehend genannten Effekte ohne Probleme wenigstens teilweise vermieden oder zumindest reduziert werden können.
  • Die vorangehend genannten Probleme und Aufgaben werden gelöst durch ein Verfahren gemäß Anspruch 1, ein Verfahren gemäß Anspruch 15 und ein Verfahren gemäß Anspruch 20. Weitere vorteilhafte Ausgestaltungen sind durch die abhängigen Ansprüche definiert.
  • Die vorliegende Erfindung stellt im Allgemeinen Herstellungstechniken bereit, in welchen eine exzellente Gleichförmigkeit von Transistoreigenschaften, insbesondere eine geringere Variabilität der Schwellwertspannung, erreicht werden kann, besonders unter Berücksichtigung der Integrität empfindlicher Gatematerialien und der die Schwellwertspannung anpassenden Halbleitermaterialien, wenn eine verspannungsinduzierende Halbleiterverbindung (semiconductor alloy) in das aktive Gebiet spezieller Transistoren eingebaut wird. Hierzu kann eine geeignete Reinigungsumgebung nach der Bildung entsprechender Ausnehmungen im aktiven Gebiet angewendet werden, das geeignet konfiguriert ist, um hinsichtlich der Entfernung von Verunreinigungen und einer Bearbeitung von Oberflächenbereichen eine genügende Effizienz sicherzustellen, während es jedoch vermieden wird, Eigenschaften empfindlicher Materialien übermäßig zu modifizieren.
  • Es wird ein anschauliches Verfahren offenbart, das ein Bilden einer Ausnehmung in einem aktiven Gebiet einer Halbleitervorrichtung in Gegenwart einer Gateelektrodenstruktur mit einem High-k-Dielektrikumsmaterial umfasst. Das Verfahren umfasst ferner ein Durchführen eines ersten Nassreinigungsprozesses zum Reinigen einer Rückseite des Substrats der Halbleitervorrichtung, während das in einer Vorderseite des Substrats ausgebildete aktive Gebiet gespült wird. Das Verfahren umfasst zusätzlich ein Durchführen eines zweiten Nassreinigungsprozesses vor einem Durchführen eines epitaktischen Aufwachsprozesses. Ferner wird eine Halbleiterverbindung in der Ausnehmung unter Durchführen des epitaktischen Aufwachsprozesses gebildet. Darüber hinaus umfasst das Verfahren ein Bilden von Drain- und Sourcebereichen in wenigstens einem Bereich der Halbleiterverbindung.
  • Es wird ein weiteres anschauliches Verfahren offenbart, das ein Reinigen einer Rückseite eines Substrats umfasst, während eine Vorderseite des Substrats kontinuierlich gespült wird, wobei die Vorderseite ein aktives Gebiet einer Halbleitervorrichtung, eine über dem aktiven Gebiet gebildete Gateelektrodenstruktur und eine seitlich neben der Gateelektrodenstruktur gebildete Ausnehmung umfasst. Die Gateelektrodenstruktur umfasst ein High-k-Dielektrikumsmaterial und einen Versatzabstandshalter (Offset-Spacer). Das Verfahren umfasst ferner ein Reinigen der Vorderseite unter Verwendung von schwefliger Säure und/oder Ozon und/oder Wasserstoffperoxid und/oder Ammoniumhydroxid und/oder Wasserstofffluorid. Darüber hinaus wird in der Ausnehmung eine verspannungsinduzierende Halbleiterverbindung und in dem aktiven Gebiet werden Source- und Draingebiete gebildet.
  • Es wird ein weiteres anschauliches Verfahren offenbart, das ein Bilden einer ersten Gateelektrodenstruktur über einem ersten aktiven Gebiet und einer zweiten Gateelektrodenstruktur über einem zweiten aktiven Gebiet einer Halbleitervorrichtung umfasst, die in einem Substrat gebildet wird. Die erste Gateelektrodenstruktur und die zweite Gateelektrodenstruktur umfassen jeweils ein, auf einer Gateisolationsschicht gebildetes, Metall-enthaltendes Elektrodenmaterial, wobei die Gateisolationsschicht ein High-k-Dielektrikumsmaterial aufweist. Das erste aktive Gebiet und das zweite aktive Gebiet sind von einem unterschiedlichen Leitfähigkeitstyp. Das Verfahren umfasst ferner ein selektives Bilden eines Abstandshalters aus einer Abstandshalterschicht über der ersten Gateelektrodenstruktur und ein Erhalten der Abstandshalterschicht über dem zweiten aktiven Gebiet. Darüber hinaus werden in dem ersten aktiven Gebiet unter Verwendung des Abstandshalters Ausnehmungen gebildet, um einen seitlichen Versatz der Ausnehmungen zum High-k-Dielektrikumsmaterial festzulegen. Darüber hinaus wird eine Rückseite des Substrats gereinigt, während eine Vorderseite davon unter Verwendung von deionisiertem Wasser kontinuierlich gespült wird und die Gegenwart von Ozon vermieden wird. Das Verfahren umfasst weiter ein Reinigen der Vorderseite unter Verwendung von schwefliger Säure und/oder Ozon und/oder Wasserstoffperoxid und/oder Ammoniumhyxdroxid. Darüber hinaus werden Oberflächenbereiche der Ausnehmungen mit Wasserstofffluorid (HF) behandelt, so dass die freiliegenden Oberflächenbereiche für einen nachfolgenden epitaktischen Aufwachsprozess vorbereitet werden. Das Verfahren umfasst zusätzlich ein Bilden einer verspannungsinduzierenden Halbleiterverbindung in den Ausnehmungen unter Verwendung des epitaktischen Aufwachsprozesses.
  • Ausführungsformen der vorliegenden Erfindung werden mit Bezug auf die folgende Beschreibung und die beigefügten Figuren beschrieben, in welchen ähnliche Bezugszeichen ähnliche Elemente bezeichnen, und in welchen:
  • 1a–1j schematisch Querschnittsansichten einer Halbleitervorrichtung während verschiedener Herstellungsphasen darstellen, wenn komplexe Transistoren auf Basis einer High-k/Metallgate-Elektrodenstruktur und einer verspannungsinduzierenden Halbleiterverbindung gemäß komplexer bekannter Prozessstrategien gebildet werden; und
  • 2a–2e schematisch Querschnittsansichten einer Halbleitervorrichtung während verschiedener Herstellungsphasen darstellen, wenn komplexe Transistoren auf Basis einer exzellenten Reinigungsumgebung gebildet werden, um die Integrität empfindlicher Materialien in High-k/Metallgate-Elektrodenstrukturen zu erhalten, während in anschaulichen Ausführungsformen Schwankungen in den Transistoreigenschaften verringert werden, wie z. B. eine Abhängigkeit der Schwellwertspannung von einer Transistorbreite.
  • Die vorliegende Erfindung stellt Herstellungstechniken bereit, in welchen eine exzellente Reinigungsumgebung in den Prozessfluss implementiert werden kann, ohne zusätzlich zu einer weiteren Prozesskomplexität beizutragen, während noch eine hohe Effizienz bei der Entfernung von Verunreinigungen und der Bearbeitung von Oberflächenbereichen sichergestellt wird, wenn eine verspannungsinduzierende Halbleiterverbindung in ein aktives Gebiet eines Transistors mit High-k/Metallgate-Elektrodenstruktur eingebaut wird. Es wurde erkannt, dass die ausgeprägte Abhängigkeit der Schwellwertspannung von der Transistorbreite, besonders bei Transistoren mit einer darin eingebauten verspannungsinduzierenden Halbleiterverbindung zusammen mit High-k/Metallgate-Elektrodenstrukturen, dadurch verringert werden kann, dass die nach dem Ätzen von Ausnehmungen in das entsprechende aktive Gebiet des betrachteteten Transistoren durchgeführte Reinigungssequenz speziell ausgelegt wird. Wie vorangehend erläutert, können empfindliche Vorrichtungsmaterialien, wie z. B. empfindliche Gatematerialien und eine Halbleiterverbindung zur Anpassung der Schwellwertspannung, insbesondere in dieser speziellen Prozessphase eine höhere Tendenz zum Wechselwirken mit den nasschemischen Mitteln eines Reinigungsrezeptes aufweisen, das insbesondere zu einem ausgeprägten ”Kanten”-Effekt beiträgt, der wiederum zu ausgeprägten Unterschieden in der Schwellwertspannung von Transistoren mit unterschiedlichen Breiten beitragen kann. Diesbezüglich wurde erkannt, dass z. B. eine Behandlung mit Ozon in einigen anschaulichen Ausführungsformen vermeidbar ist, wenn die Vorderseite eines Substrats gespült wird, während Verunreinigungen von einer Rückseite des Substrats nach der Ätzsequenz effizient entfernt werden, um in einem entsprechenden aktiven Gebiet Ausnehmungen bereitzustellen. Darüber hinaus wurde erkannt, dass jeglicher Einbau von Verunreinigungen aus der Substratkante in einigen anschaulichen Ausführungsformen durch ein kontinuierliches Spülen der Vorderseite effizient unterdrückt werden kann, wodurch auch zu einem besseren Oberflächenzustand (surface state) des Substrats vor einem Fortführen mit weiteren Reinigungsschritten zur Vorbereitung freiliegender Halbleiteroberflächenbereiche für einen nachfolgenden selektiven epitaktischen Aufwachsprozesses beigetragen wird.
  • Während der Reinigung der Vorderseite, und folglich der Ausnehmungen in dem aktiven Gebiet, kann die bekannte SPM ferner effizient durch die SOM (schweflige Säure/Ozon-Mischung) ersetzt werden, ohne die weitere Bearbeitung negativ zu beeinflussen, während gleichzeitig die Wechselwirkung der Reinigungsmittel mit empfindlichen Gatematerialien bedeutend verringert wird.
  • Mit Bezug auf die 2a bis 2e werden nun weitere anschauliche Ausführungsformen ausführlicher beschrieben, wobei auf die 1i bis 1j Bezug genommen wird, um die Beschreibung von Prozessschritte, Materialien und dergleichen nicht über Gebühr zu wiederholen.
  • 2a stellt schematisch eine Querschnittsansicht einer Halbleitervorrichtung 200 dar, welche ein Substrat 201 mit einer Rückseite 201r und einer Vorderseite 201f (vgl. 2b) umfasst. Eine Halbleiterschicht 202, wie z. B. eine Siliziumschicht oder eine Schicht aus einem anderen geeigneten Halbleitermaterial, kann auf der Vorderseite 201f des Substrats 201 gebildet sein, möglicherweise in Kombination mit einem vergrabenen isolierenden Material (nicht dargestellt), wenn eine SOI-Konfiguration in Betracht gezogen wird.
  • Die Halbleiterschicht 202 kann in eine Mehrzahl aktiver Gebiete unterteilt sein, die wiederum durch geeignete Isolationsstrukturen seitlich abgegrenzt sein können, wie z. B. flache Grabenisolierungen (shallow trench isolations) und dergleichen, wie vorangehend mit Bezug auf die Halbleitervorrichtung 100 erläutert wurde. Beispielsweise kann ein erstes aktives Gebiet 202a in einem Transistor bereitgestellt sein, der den Einbau einer verspannunsinduzierenden Halbleiterverbindung, wie z. B. einer Silizium/Germanium-Verbindung, einer Silizium/Zinn-Verbindung, einer Silizium/Germanium/Zinn-Verbindung, einer Silizium/Kohlenstoff-Verbindung und dergleichen, erfordern kann, um die Ladungsträgerbeweglichkeit und demzufolge das gesamte Leistungsvermögen eines entsprechenden Transistors zu verbessern, wie vorangehend beschrieben ist.
  • Das aktive Gebiet 202a kann ferner eine die Schwellwertspannung einstellende Halbleiterverbindung 202c aufweisen, wie z. B. eine Silizium/Germanium-Verbindung oder eine andere geeignete Halbleiterzusammensetzung, die die gewünschten elektronischen Eigenschaften hinsichtlich einer Einstellung der Schwellwertspannung und dergleichen bereitstellt, wie auch vorangehend erläutert ist.
  • Ein zweites aktives Gebiet 202b kann ähnlich zum ersten aktiven Gebiet 202a bereitgestellt werden, welches in den dargestellten Ausführungsformen einen im Vergleich zum ersten aktiven Gebiet 202a verschiedenen Leitfähigkeitstyp aufweisen kann. Gemäß der dargestellten Herstellungsphase kann eine Gateelektrodenstruktur 260b über dem aktiven Gebiet 202b gebildet sein und eine Gatedielektrikumschicht 263 umfassen. Die Gatedielektrikumschicht 263 kann z. B. zwei oder mehr Unterschichten aufweisen, wie z. B. eine Schicht 261 und eine Schicht 262, wobei wenigstens eine Schicht davon ein High-k-Dielektrikumsmaterial umfassen kann. Eine Unterschicht 262 kann z. B. ein oder mehrere High-k-Dielektrikumsmaterialien aufweisen. Ein Metall-aufweisendes Elektrodenmaterial 264 kann ferner über oder auf der Gatedielektrikumschicht 263 gebildet sein, gefolgt von einem weiteren Elektrodenmaterial 265, wie z. B. einem Halbleitermaterial, z. B. Silizium, Silizium/Germanium und dergleichen. Ferner kann eine Deckschicht oder ein Deckschichtensystem 266 bereitgestellt sein. Die Deckschicht oder das Deckschichtensystem 266 kann z. B. Siliziumnitrid, Siliziumdioxid und dergleichen umfassen.
  • Über dem aktiven Gebiet 202a kann in ähnlicher Weise eine Gateelektrodenstruktur 260a ausgebildet sein und grundsätzlich dieselbe Konfiguration wie die Gateelektrodenstruktur 260b aufweisen, mit Ausnahme von Unterschieden hinsichtlich der Austrittsarbeitsmetallsorten, wie vorangehend erläutert ist. Darüber hinaus kann die Gateelektrodenstruktur 260a in dieser Herstellungsphase einen Seitenwandabstandshalter 267s umfassen, während die Gateelektrodenstruktur 260b weiterhin mit einer Abstandshalterschicht 267 bedeckt ist, die zwei oder mehr Unterschichten aufweisen kann, wie z. B. eine Schicht 267a und eine Unterschicht 267b, die Siliziumnitrid oder ein anderes geeignetes Material hoher Dichte umfassen können. In dem aktiven Gebiete 202a können ferner Ausnehmungen 204 gebildet sein, wobei hinsichtlich empfindlicher Gatematerialien, wie z. B. dem High-k-Dielektrikumsmaterial 262, ein seitlicher Versatz im Wesentlichen durch den Abstandshalter 267s bestimmt wird.
  • Die Halbleitervorrichtung 200 in 2a kann auf Basis gleicher oder ähnlicher Prozessstrategien gebildet werden, wie vorangehend mit Bezug auf die Halbleitervorrichtung 100 hinsichtlich der 1a und 1b beschrieben ist. Die Gateelektrodenstrukturen 260a, 260b können auf Basis bekannter Prozesstechniken gebildet werden, um die Gatedielektrikumschicht 263 mit großer Dielektrizitätskonstante bzw. k-Wert und einer geeigneten physischen Dicke zu erhalten, während basierend auf einer Metallsorte auch eine geeignete Austrittsarbeit einstellbar ist, die darin und/oder in der Schicht 264 eingebaut sein kann. Hinsichtlich der Gatelänge und der Gatebreite können darüber hinaus geeignete seitliche Dimensionen gemäß den insgesamten Designregeln angepasst werden, wie auch vorangehend beschrieben ist. Daraufhin kann die Abstandshalterschicht 267 gebildet und strukturiert werden, so dass der Abstandshalter 267s über der Gateelektrodenstruktur 260a vorgesehen wird, während auch eine Ätzung in das aktive Gebiet 202a erfolgt, wodurch die Ausnehmungen 204 gebildet werden.
  • Nach dem Ätzprozess zur Bildung der Ausnehmungen 204, wie z. B. dem Ätzprozess 103 in 1b, kann ein Reinigungsprozess durchgeführt werden, wie vorangehend beschrieben ist. Hierzu kann ein Prozess 215a (vgl. 2b) auf die Rückseite 201r angewendet werden, um Verunreinigungen, wie z. B. Polymerreste und dergleichen, zu entfernen, die während der vorangehenden Ätzprozesse gebildet wurden. Gleichzeitig kann die Vorderseite 201f mit den aktiven Gebieten 202a, 202b und den darüber gebildeten Gateelektrodenstrukturen 260a, 260b einem Spülprozess 215b unterzogen werden, um den Einbau von Verunreinigungen effizient zu unterdrücken, die von der Rückseite 201r entfernt werden. In einer anschaulichen Ausführungsform kann hierzu während des Prozesses 215b eine kontinuierliche Zuführung von deionisiertem Wasser ohne Ozon verwendet werden, wodurch insbesondere eine übermäßige Wechselwirkung von Ozon mit freiliegenden Oberflächenbereichen der die Schwellwertspannung anpassenden Halbleiterverbindung 202c verhindert wird, die in einigen anschaulichen Ausführungsformen in Form eines Silizium/Germanium-Materials bereitgestellt wird. Es hat sich herausgestellt, dass insbesondere Ozon die Materialeigenschaften von Silizium/Germanium beeinflussen kann, welches daher in dieser Prozessphase zu einer Schwankung der Schwellwertspannung mit der Transistorlänge und demzufolge einer Abhängigkeit der Schwellwertspannung von der Transistorlänge beitragen kann. Dies bedeutet, dass typischerweise Transistoren mit verschiedenen Breiten in der Vorrichtung 200 für einen bestimmten Transistortyp bereitgestellt werden, wie vorangehend mit Bezug auf die 1c erläutert wurde, wobei die entsprechende Schwellwertspannung gemäß typischer Designregeln für diesen Transistortyp identisch sein sollte. Durch Vermeidung übermäßiger Modifizierungen der vorangehend eingestellten Materialeigenschaften der Schicht 202c können demzufolge ähnliche Materialeigenschaften der Schicht 202c unabhängig von der Breite eines entsprechenden aktiven Gebiets 202a erreicht werden.
  • 2b stellt schematisch die Vorrichtung 200 dar, wobei das gesamte Substrat 201 dargestellt ist. Das Substrat 201 kann in einigen anschaulichen Ausführungsformen als ein einziges Substrat in einem entsprechenden Prozesswerkzeug (nicht dargestellt) behandelt werden, das für die Bearbeitung einzelner Substrate geeignet ausgerüstet ist. Während des entsprechenden Nassreinigungsprozesses 215 kann demzufolge die Rückseite 201r mit einem geeigneten nasschemischen Mittel behandelt werden, um Verunreinigungen zu entfernen, während gleichzeitig der Vorderseite 201f ein kontinuierlicher Fluss an deionisiertem Wasser zuführbar ist, das frei von Ozon ist. Dies ist so zu verstehen, dass mit Ausnahme von einigen Ungenauigkeiten des entsprechenden Prozesswerkzeugs nur unbedeutende Mengen an Ozon vorhanden sein können. Das deionisierte Wasser kann z. B. zugeführt werden, so dass Ozon mit einem Anteil von weniger als 0,1 Volumenprozent vorhanden sein kann. In dieser Ausführungsform wird das deionisierte Wasser in einem kontinuierlichen Strom zugeführt, wodurch eine Sprayanwendung von deionisiertem Wasser vermieden wird. Diesbezüglich wurde erkannt, dass bei einem Einsatz einer Sprayaktivität zur Anwendung einer Komponente auf die Vorderseite 201f weiterhin ein Einbau von Verunreinigungen aus der Rückseite 201r erfolgen kann. Auf der anderen Seite kann eine Wanderung von Verunreinigungen von der Substratkante 201e zu der Vorderseite 201f durch Aufrechterhalten einer kontinuierlichen Strömung effizient unterdrückt werden.
  • 2c stellt schematisch die Halbleitervorrichtung 200 während eines weiteren nasschemischen Prozesses 208 dar, der geeignet ausgeführt ist, um die Vorderseite 201f und jede darin gebildete Vorrichtungsstruktur zu reinigen. Der Schritt 208 kann hierzu auf Basis von SOM anstelle einer Verwendung der bekannten SPM-Chemie in Verbindung mit APM durchgeführt werden, wobei weiterhin eine hohe Effizienz des Reinigungsprozesses 208 sichergestellt ist. Darüber hinaus kann eine typische Prozesszeit im Schritt 208 auf 100 Sekunden oder bedeutend weniger beschränkt werden, wodurch auch der Grad an Materialänderung, verglichen mit herkömmlichen SPM/APM-basierten Reinigungsprozessen, verringert wird, wobei in den bekannten Reinigungsprozessen typischerweise Prozesszeiten von 200 Sekunden oder mehr eingesetzt werden, die zu einer bedeutenden Abhängigkeit einer Materialmodifizierung von Schwankungen in der Prozesszeit führen können. Es wird angemerkt, dass geeignete Konzentrationen der Mischungen SOM und APM schon auf der Basis von Experimenten bestimmbar sind, während in dem vorangehend spezifizierten Bereich auch eine geeignete reduzierte Prozesszeit auf der Basis von Versuchsläufen identifizierbar ist. Nach dem Reinigungsprozess 208 kann demzufolge die Vorrichtung 200 für eine weitere Oberflächenbehandlung vorbereitet werden, wie für einen effizienten selektiven epitaktischen Aufwachsprozess erforderlich ist. In einigen anschaulichen Ausführungsformen kann hierzu ein weiterer Nassreinigungsprozess 209 ausgeführt werden, z. B. auf der Basis von Wasserstofffluorid (HF). Dadurch werden ursprüngliche Oxide und dergleichen effizient entfernt. Es wird angemerkt, dass aufgrund der Prozesse 215 (vgl. 2b) und 208 eine bedeutend verringerte Modifizierung freiliegender Oberflächenbereiche, insbesondere hinsichtlich des empfindlichen High-k-Dielektrikumsmaterials 262, aufgetreten sein kann, so dass während des Schrittes 209 bekannte Rezepte eingesetzt werden können, z. B. hinsichtlich von Konzentration und Prozesszeit, um während des nachfolgenden epitaktischen Aufwachsprozesses exzellente Bedingungen zu erhalten, jedoch ohne die empfindlichen Gatematerialien übermäßig zu entfernen oder anderweitig zu modifizieren.
  • 2d stellt schematisch die Halbleitervorrichtung 200 während eines selektiven epitaktischen Aufwachsprozesses 216 dar, in welchem in den Ausnehmungen 204 eine gewünschte Halbleiterverbindung 251 gebildet werden können, wobei die Oberflächenbereiche 204s davon während der vorangehenden Bearbeitung effizient reinigbar und behandelbar sind. Während des selektiven epitaktischen Aufwachsprozesses 216 werden Prozessparameter eingestellt, so dass das gewünschte Material auf freiliegende Halbleiteroberflächenbereichen abgeschieden werden kann, wie z. B. den Oberflächenbereichen 204s, oder wenigstens eines dieser Oberflächenbereiche mit einer geeigneten Oberflächenorientierung, während eine bedeutende Materialablagerung auf dielektrische Oberflächenbereiche, wie z. B. der Deckschicht 266, der Abstandshalter 267s und der Abstandshalterschicht 267, unterdrückt wird, wie vorangehend beschrieben ist. Bei einem Aufwachsen des Materials 251 in den Ausnehmungen 204 können die Schwellwerteigenschaften und die Verspannungs- bzw. Verformungseigenschaften für einen in und über dem aktiven Gebiet 202a zu bildenden Transistor wesentlich bestimmt werden, während eine übermäßige Wechselwirkung von, im besonderen, Reinigungsumgebungen mit den empfindlichen Materialien 202c, 262, 264 im Vergleich zu herkömmlichen Vorgehensweisen verringert werden, wie vorangehend erläutert wurde.
  • Daraufhin kann die weitere Bearbeitung auf Basis von Prozessstrategien fortgesetzt werden, wie vorangehend mit Bezug auf die Vorrichtung 100 beschrieben ist. Zum Beispiel kann eine ähnliche Prozessstrategie angewendet werden, wie beispielsweise im Hinblick auf 1e beschrieben ist, um ein Abstandshalterelement auf der Gateelektrodenstruktur 260b der Abstandshalterschicht 267 zu bilden, wodurch eine Konfiguration erhalten wird, die ähnlich zu der Konfiguration der Vorrichtung 100 ist, wie in 1f dargestellt ist. Vor oder nach einem Einbauen von Drain- und Sourcedotierstoffsorten unter Verwendung der Abstandshalter 267s als Implantationsmaske, können die Deckschichten 266 entfernt werden, wie z. B. im Hinblick auf die Vorrichtung 100 im Zusammenhang mit den 1g und 1h beschrieben wurde. Der Einbau eines Teils der Drain- und Sourcedotierstoffsorten und Wannendotierstoffsorten kann auf Basis von Prozesstechniken erreicht werden, wie im Hinblick auf 1i beschrieben ist. Als nächstes können die Drain- und Sourcebereiche fertig gestellt und weitere Prozesse entsprechend einer geeigneten Prozesstechnik durchgeführt werden.
  • 2e zeigt schematisch die Halbleitervorrichtung 200 in einer weiter fortgeschrittenen Herstellungsphase. Ein Transistor 250a kann in und über dem aktiven Gebiet 202a gebildet sein und kann die Gateelektrodenstruktur 260a umfassen. Ein Transistor 250b kann in ähnlicher Weise in und über dem aktiven Gebiet 202b gebildet sein und die Gateelektrodenstruktur 260b umfassen. Drain- und Sourcebereiche 253 mit einem gewünschten vertikalen und seitlichen Dotierstoffprofil können in den aktiven Gebieten 202a und 202b entsprechend gebildet sein, möglicherweise in Verbindung mit entsprechenden Metallsilizidbereichen 254. Die Gateelektrodenstrukturen 260a, 260b können in ähnlicher Weise eine zusätzliche Abstandshalterstruktur 269 umfassen, die in Kombination mit dem Abstandshalter 267s demzufolge das Profil der Drain- und Sourcebereiche 253 und den seitlichen Versatz der Metallsilizidbereiche 254 festlegen. Ferner kann auch ein Metallsilizid 268 in den Gateelektrodenstrukturen 260a, 260b gebildet werden. Die Transistoren 250a, 250b, die unterschiedliche Leitfähigkeitstyp aufweisen können, können gemäß Prozesstechniken gebildet werden, die auch voranstehend mit Bezug auf die Vorrichtung 100 beschrieben sind, wobei in der Vorrichtung 200 die Transistoren 250a mit unterschiedlichen Transistorbreiten vorgesehen sein können. Aufgrund des vorangehend beschriebenen exzellenten Reinigungsrezeptes bei Einbau der verspannungsinduzierenden Halbleiterverbindung 251 kann eine bedeutend verbesserte Gleichförmigkeit der Schwellwertspannung der Transistoren 250a mit unterschiedlichen Transistorbreiten erhalten werden.
  • Zusammenfassend lässt sich sagen, dass die vorliegende Erfindung Herstellungstechniken bereitstellt, in denen High-k/Metallgate-Elektrodenstrukturen in einer frühen Herstellungsphase vorgesehen sein können, insbesondere können bei der Strukturierung der Gateelektrodenstrukturen bedeutende Transistoreigenschaften auf Basis eines High-k-Dielektrikumsmaterials und eines Metall-aufweisenden Elektrodenmaterials bestimmt werden, möglicherweise in Verbindung mit einer die Schwellwertspannung anpassenden Halbleiterverbindung, die in dem entsprechenden aktiven Gebiet gebildet ist, wobei eine von der Breite abhängige Modifizierung oder Änderung dieser Transistoreigenschaften beim Einbau einer verspannungsinduzierenden Halbleiterverbindung unter Anwendung einer effizienten Reinigungsprozesssequenz bedeutend verringert wird.

Claims (20)

  1. Verfahren, umfassend: Bilden einer Ausnehmung (204) in einem aktiven Gebiet (202a) einer Halbleitervorrichtung (200) in Gegenwart einer Gateelektrodenstruktur (260a), wobei die Gateelektrodenstruktur (260a) ein High-k-Dielektrikumsmaterial (262) umfasst; Bilden eines ersten Nassreinigungsprozesses (215), um eine Rückseite (201r) eines Substrats (201) der Halbleitervorrichtung (200) zu reinigen, während das in einer Vorderseite (201f) des Substrats (201) gebildete aktive Gebiet (202a) gespült wird; Durchführen eines zweiten Nassreinigungsprozesses (208) vor einem epitaktischen Aufwachsprozess (216); Bilden einer Halbleiterverbindung (251) in der Ausnehmung (204) unter Durchführen des epitaktischen Aufwachsprozesses (216); und Bilden von Source- und Drainbereichen (253) in wenigstens einem Bereich der Halbleiterverbindung (251).
  2. Verfahren nach Anspruch 1, ferner umfassend ein Bilden der Gateelektrodenstruktur (260a), so dass dieses auf Seitenwänden davon wenigstens einen Versatzabstandshalter (267s) zum Anpassen eines seitlichen Versatzes der Ausnehmung (204) bezüglich des High-k-Dielektrikumsmaterials (262) aufweist.
  3. Verfahren nach Anspruch 1 oder 2, ferner umfassend ein Bilden eines Opferabstandshalters (269) auf Seitenwänden der Gateelektrodenstruktur (260a) nach einem Durchführen des epitaktischen Aufwachsprozesses (216) und ein selektives Entfernen einer dielektrischen Deckschicht (266) der Gateelektrodenstruktur (260a) in Gegenwart des Opferabstandshalters (269).
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Durchführen des ersten Nassreinigungsprozesses (215) ein Unterdrücken der Gegenwart von Ozon beim Spülen des aktiven Gebiets (202a) umfasst.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei das Spülen des aktiven Gebiets (202a) ein kontinuierliches Anwenden eines Spülmittels auf das aktive Gebiet (202a) umfasst.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei das Spülen des aktiven Gebiets (202a) ein Anwenden von deionisiertem Wasser umfasst.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei der erste Nassreinigungsprozess (215) auf einem einzigen Substrat durchgeführt wird.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei das Durchführen des zweiten Nassreinigungsprozesses (208) ein Anwenden von schwefliger Säure und/oder Ozon und/oder Wasserstoffperoxid und/oder Ammoniumhydroxid umfasst.
  9. Verfahren nach Anspruch 8, wobei während des zweiten Nassreinigungsprozesses (208) eine Mischung aus schwefliger Säure und Ozon und eine Mischung aus Ammoniumhydroxid und Wasserstoffperoxid angewendet werden.
  10. Verfahren nach Anspruch 9, wobei ein Aussetzen des aktiven Gebiets (202a) wenigstens der Mischung aus Ammoniumhydroxid und Wasserstoffperoxid für eine Prozessdauer von 100 Sekunden oder weniger erfolgt.
  11. Verfahren nach einem der Ansprüche 8 bis 10, wobei ein Durchführen des zweiten Nassreinigungsprozesses (208) ferner ein Anwenden von Wasserstofffluorid nach einer Anwendung von schwefliger Säure und/oder Ozon und/oder Wasserstoffperoxid und/oder Ammoniumhydroxid umfasst.
  12. Verfahren nach einem der Ansprüche 1 bis 11, ferner umfassend ein Bilden einer die Schwellwertspannung anpassenden Halbleiterverbindung (264) in dem aktiven Gebiet (202a) vor dem Bilden der Gateelektrodenstruktur (260a).
  13. Verfahren nach Anspruch 2 zusammen mit einem der Ansprüche 1 bis 12, ferner umfassend ein Einführen von Drain- und Sourcedotierstoffsorten unter Verwendung des Versatzabstandshalters (267s) als Implantationsmaske.
  14. Verfahren nach Anspruch 3 zusammen mit einem der Ansprüche 1 bis 13, ferner umfassend ein bezüglich des Versatzabstandshalters (267s) selektives Entfernen des Opferabstandshalters (269).
  15. Verfahren, umfassend: Reinigen einer Rückseite (201r) eines Substrats (201) während eines kontinuierlichen Spülens einer Vorderseite (201f) des Substrats (201), wobei die Vorderseite (201f) ein aktives Gebiet (202a) einer Halbleitervorrichtung (200), eine über dem aktiven Gebiet (202a) gebildete Gateelektrodenstruktur (260a) und ein High-k-Dielektrikumsmaterial (262) und einen Versatzabstandshalter (267s) umfasst, wobei das aktive Gebiet (202a) eine Ausnehmung (204) aufweist, die bezüglich der Gateelektrodenstruktur (260a) seitlich ausgebildet ist; Reinigen der Vorderseite (201f) unter Verwendung von schwefliger Säure und/oder Ozon und/oder Wasserstoffperoxid und/oder Ammoniumhydroxid und/oder Wasserstofffluorid; Bilden einer verspannungsinduzierenden Halbleiterverbindung (251) in der Ausnehmung (204); und Bilden von Drain- und Sourcebereiche (253) in dem aktiven Gebiet (202a).
  16. Verfahren nach Anspruch 15, wobei das kontinuierliche Spülen der Vorderseite (201f) ein Anwenden von deionisiertem Wasser unter Vermeidung der Gegenwart von Ozon umfasst.
  17. Verfahren nach Anspruch 15 oder 16, wobei das Reinigen der Vorderseite (201f) ein Anwenden von Hydrogenfluorid nach einer Verwendung von schwefliger Säure und/oder Ozon und/oder Wasserstoffperoxid und/oder Ammoniumhydroxid umfasst.
  18. Verfahren nach Anspruch 17, wobei ein In-Kontakt-Bringen der Vorderseite (201f) mit Wasserstoffperoxid und/oder Ammoniumhydroxid auf 100 Sekunden oder weniger beschränkt ist.
  19. Verfahren nach einem der Ansprüche 15, ferner umfassend ein Bilden einer die Schwellwertspannung anpassenden Halbleiterverbindung (264) in dem aktiven Gebiet (202a) vor dem Bilden der Gateelektrodenstruktur (260a).
  20. Verfahren, umfassend: Bilden einer ersten Gateelektrodenstruktur (260a) über einem ersten aktiven Gebiet (202a) und einer zweiten Gateelektrodenstruktur (260b) über einem zweiten aktiven Gebiet (202b) einer Halbleitervorrichtung (200), die auf einem Substrat (201) gebildet ist, wobei die erste Gateelektrodenstruktur (260a) und die zweite Gateelektrodenstruktur (260b) jeweils ein Metall-aufweisendes Elektrodenmaterial (264) gebildet auf einer Gateisolationsschicht (263) aufweisen, die ein High-k-Dielektrikumsmaterial (262) umfasst, wobei die ersten und zweiten aktiven Gebiete (202a, 202b) verschiedene Leitfähigkeitstypen aufweisen; selektives Bilden eines Abstandshalters (267s) aus einer Abstandshalterschicht (267) auf der ersten Gateelektrodenstruktur (260a) und Erhalten der Abstandshalterschicht (267) über dem zweiten aktiven Gebiet (202b);: Bilden von Ausnehmungen (204) in dem ersten aktiven Gebiet (202a) unter Verwendung des Abstandshalters (267s), um einen seitlichen Versatz der Ausnehmungen (204) hinsichtlich des High-k-Dielektrikumsmaterials (262) festzulegen; Reinigen einer Rückseite (201r) des Substrats (201) während eine Vorderseite (201f) unter Verwendung von deionisiertem Wasser und der Vermeidung von Ozon kontinuierlich gespült wird; Reinigen der Vorderseite (201f) unter Verwendung von schwefliger Säure und/oder Ozon und/oder Wasserstoffperoxid und/oder Ammoniumhydroxid, Behandeln freiliegender Oberflächenbereiche der Ausnehmungen (204) mit Wasserstofffluorid, um die freiliegenden Oberflächenbereiche für einen nachfolgenden epitaktischen Aufwachsprozess (216) vorzubereiten; und Bilden einer verspannungsinduzierenden Halbleiterverbindung (251) in den Ausnehmungen (204) unter Verwendung des epitaktischen Aufwachsprozesses (216).
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