DE102009006886B4 - Verringerung von Dickenschwankungen einer schwellwerteinstellenden Halbleiterlegierung durch Verringern der Strukturierungsungleichmäßigkeiten vor dem Abscheiden der Halbleiterlegierung - Google Patents

Verringerung von Dickenschwankungen einer schwellwerteinstellenden Halbleiterlegierung durch Verringern der Strukturierungsungleichmäßigkeiten vor dem Abscheiden der Halbleiterlegierung Download PDF

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Abstract

Verfahren mit: Bilden einer Maskenschicht (205) über einem ersten siliziumenthaltenden kristallinen Halbleitergebiet (203A) und einem zweiten siliziumenthaltenden kristallinen Halbleitergebiet (203B), wobei das erste und das zweite siliziumenthaltende kristalline Halbleitergebiet lateral durch ein Isolationsgebiet (204) getrennt sind; Entfernen der Maskenschicht (205) mittels eines ersten plasmaunterstützten Ätzprozesses von dem ersten siliziumenthaltenden kristallinen Halbleitergebiet (203A), während die Maskenschicht (205) über dem zweiten siliziumenthaltenden kristallinen Halbleitergebiet (203B) beibehalten wird; Verringern einer Dicke des ersten siliziumenthaltenden kristallinen Halbleitergebiets (203A) mittels eines zweiten plasmaunterstützten Ätzprozesses, der zum Ätzen des ersten siliziumenthaltenden kristallinen Halbleitergebiets (203A) besser geeignet ist als der erste plasmaunterstützte Ätzprozess, um einen Höhenunterschied zwischen dem ersten siliziumenthaltenden kristallinen Halbleitergebiet (203A) und dem Isolationsgebiet (204) zu verringern; danach Ausführen eines nasschemischen Ätzprozesses zum weiteren Absenken des ersten siliziumenthaltenden kristallinen Halbleitergebiets (203A); Bilden einer schwellwertspannungseinstellenden Halbleiterlegierung (209) auf dem abgesenkten ersten siliziumenthaltenden kristallinen Halbleitergebiet (203A); Bilden einer ersten Gateelektrodenstruktur...

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung moderne integrierte Schaltungen mit komplexen Transistorelementen, die hochkapazitive Gatestrukturen mit einer metallenthaltenden Elektrode und mit einem Gatedielektrikum mit großem ε mit erhöhter Permittivität im Vergleich zu Gatedielektrika, etwa Siliziumdioxid und Siliziumnitrid, aufweisen.
  • Beschreibung des Stands der Technik
  • Die Herstellung moderner integrierter Schaltungen, etwa von CPU's, Speicherbauelementen, ASIC's (anwendungsspezifische integrierte Schaltungen) und dergleichen erfordert das Herstellen der großen Anzahl an Schaltungselementen auf einer gegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau, wobei Feldeffekttransistoren eine wichtige Art an Schaltungselementen repräsentieren, die im Wesentlichen das Leistungsverhalten der integrierten Schaltungen bestimmt. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien eingesetzt, wobei für viele Arten komplexer Schaltungen mit Feldeffekttransistoren die MOS-Technologie aktuell eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung von beispielsweise der MOS-Technologie werden Millionen Transistoren, beispielsweise n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Gebiete, die als Drain- und Sourcegebiete bezeichnet werden, mit einem leicht dotierten oder nicht-dotierten Gebiet, etwa einem Kanalgebiet gebildet sind, das benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor wird die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit beeinflusst in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets wesentlich das Leistungsverhalten von MOS-Transistoren. Da die Geschwindigkeit des Erzeugens des Kanals, die von der Leitfähigkeit der Gateelektrode abhängt, und der Kanalwiderstand wesentlich die Transistoreigenschaften festlegen, ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands und die Verringerung des Gatewiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Gegenwärtig wird der Hauptanteil integrierter Schaltungen auf der Grundlage von Silizium auf Grund der im Wesentlichen unbegrenzten Verfügbarkeit, den gut verstandenen Eigenschaften des Siliziums und zugehöriger Materialien und Prozesse und der über die letzten 50 Jahre gewonnenen Erfahrung hergestellt. Daher bleibt Silizium mit hoher Wahrscheinlichkeit das Material der Wahl in der absehbaren Zukunft für Schaltungsgenerationen, die für Massenprodukte geeignet sind. Ein Grund für die Wichtigkeit des Siliziums bei der Herstellung von Halbleiterbauelementen liegt in den guten Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche, die eine zuverlässige elektrische Isolierung unterschiedlicher Gebiete ermöglicht. Die Silizium/Siliziumdioxidgrenzfläche ist bei hohen Temperaturen stabil und ermöglicht das Ausführen nachfolgender Hochtemperaturprozesse, wie sie beispielsweise für Ausheizprozesse zum Aktivieren von Dotierstoffen und zum Ausheilen von Kristallschäden erforderlich sind, ohne die elektrischen Eigenschaften der Grenzfläche zu beeinträchtigen.
  • Aus den zuvor dargelegten Gründen wird Siliziumdioxid vorzugsweise als Gateisolationsschicht in Feldeffekttransistoren eingesetzt, die die Gateelektrode, die häufig aus Polysilizium oder anderen metallenthaltenden Materialien aufgebaut ist, von dem Siliziumkanalgebiet trennt. Beim stetigen Verbessern des Bauteilleistungsverhaltens von Feldeffekttransistoren wird die Länge des Kanalgebiets zunehmend verringert, um damit die Schaltgeschwindigkeit und den Durchlassstrom zu verbessern. Da das Transistorverhalten durch die der Gateelektrode zugeleitete Spannung gesteuert wird, um die Oberfläche des Kanalgebiets auf eine ausreichend hohe Ladungsträgerdichte zu invertieren, um damit den gewünschten Durchlassstrom einer vorgegebenen Versorgungsspannung zu erreichen, ist ein gewisser Grad an kapazitiver Kopplung erforderlich, die durch den Kondensator erzeugt wird, der durch die Gateelektrode, das Kanalgebiet und das dazwischen angeordnete Siliziumdioxid gebildet ist. Es zeigt sich, dass das Verringern der Kanallänge eine Erhöhung der kapazitiven Kopplung erfordert, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom und zu einer ausgeprägten Abhängigkeit der Schwellwertspannung von der Kanallänge führen. Aggressiv skalierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und damit mit einer geringen' Schwellwertspannung weisen eine exponentielle Zunahme des Leckstromes auf, wobei auch eine höhere kapazitive Kopplung der Gateelektrode an das Kanalgebiet erforderlich ist. Daher muss die Dicke der Siliziumdioxidschicht entsprechend verringert werden, um die erforderliche Kapazität zwischen dem Gate und dem Kanalgebiet zu schaffen. Beispielsweise erfordert eine Kanallänge von ungefähr 0,08 μm ein Gatedielektrikum aus Siliziumdioxid mit einer Dicke von ungefähr 1,2 nm. Obwohl im Allgemeinen die Verwendung von Hochgeschwindigkeitstransistorelementen mit einem extrem kurzen Kanal auf Hochgeschwindigkeitsanwendungen beschränkt ist, wohingegen Transistorelemente mit einem längeren Kanal für weniger kritische Anwendungen eingesetzt werden, etwa als Speichertransistorelemente, ist der relativ hohe Leckstrom, der durch das direkte Tunneln von Ladungsträgern durch eine sehr dünne Siliziumdioxidgateisolationsschicht hervorgerufen wird, bei einer Oxiddicke im Bereich von 1 bis 2 nm sehr hoch, was nicht mehr mit den Erfordernissen für aufwendige Schaltungen verträglich ist.
  • Daher wurde das Ersetzen des Siliziumdioxids oder zumindest eines Teils davon als Material für Gateisolationsschichten insbesondere für äußerst dünne Siliziumdioxidgateschichten in Betracht gezogen. Mögliche alternative Dielektrika enthalten Materialien, die eine deutlich höhere Permittivität aufweisen, so dass eine physikalisch größere Dicke einer entsprechend gebildeten Gateisolationsschicht dennoch für eine kapazitive Kopplung sorgt, die mittels einer extrem dünnen Siliziumdioxidschicht erreicht würde. Üblicherweise wird eine Dicke, die zum Erreichen einer spezifizierten kapazitiven Kopplung mit Siliziumdioxid erreicht wird, als Kapazitätsäquivalentdicke (CET) bezeichnet. Auf den ersten Blick erscheint es eine nahe liegende Entwicklung zu sein, das Siliziumdioxid durch Materialien mit großem ε zu ersetzen, um damit eine Kapazitätsäquivalentdicke im Bereich von 1 nm oder weniger zu erreichen.
  • Es wurde daher vorgeschlagen, Siliziumdioxidmaterialien mit hoher Permittivität zu ersetzen, etwa Tantaloxid (Ta2O5) mit einem ε von ungefähr 25, durch Strontiumtitanoxid (SrTiO3) mit einem ε von ungefähr 150, durch Hafniumoxid (HfO2), HfSiO, Zirkonoxid (ZTO2) und dergleichen.
  • Bei Verwendung einer aufwendigen Gatearchitektur auf der Grundlage von Dielektrika mit großem ε kann zusätzlich das Transistorverhalten verbessert werden, indem ein geeignetes leitendes Material für die Gateelektrode verwendet wird, um damit das für gewöhnlich verwendete Polysiliziummaterial zu ersetzen, da Polysilizium eine Ladungsträgerverarmung in der Nähe der Grenzfläche zum Gatedielektrikum zeigt, wodurch die effektive Kapazität zwischen dem Kanalgebiet und der Gateelektrode verringert wird. Es wurde daher ein Gatestapel vorgeschlagen, in welchem ein dielektrisches Material mit großem ε für eine höhere Kapazität selbst bei einer geringeren kritischen Dicke im Vergleich zu einer Siliziumdioxidschicht sorgt, während zusätzlich Leckströme auf einem akzeptablen Niveau bleiben. Andererseits kann das metallenthaltende nicht-Polysiliziummaterial, etwa Titannitrid, Aluminiumoxid und dergleichen gebildet werden, um einen direkten Kontakt zu dem dielektrischen Material mit großem ε zu erzeugen, wodurch die Anwesenheit einer Verarmungszone im Wesentlichen vermieden wird. Da typischerweise eine geringe Schwellwertspannung des Transistors gewünscht ist, d. h. die Spannung, bei der sich ein leitender Kanal in dem Kanalgebiet ausbildet, um hohe Durchlassströme zu erreichen, erfordert üblicherweise die Steuerbarkeit des entsprechenden Kanals aufwendige laterale Dotierstoffprofile und Dotierstoffgradienten zumindest in der Nähe der pn-Übergänge. Daher werden für gewöhnlich sogenannte Halo-Gebiete durch Ionenimplantation erzeugt, um eine Dotierstoffsorte einzuführen, deren Leitfähigkeitsart der Leitfähigkeitsart des verbleibenden Kanals und des Halbleitergebiets entspricht, um damit den resultierenden pn-Übergangsdotierstoffgradienten im Zusammenhang mit entsprechenden Erweiterungsgebieten und tiefen Drain- und Sourcegebieten „zu verstärken”. Auf diese Weise bestimmt die Schwellwertspannung des Transistors wesentlich die Steuerbarkeit des Kanals, wobei eine deutliche Schwankung der Schwellwertspannung bei geringeren Gatelängen beobachtet werden kann. Somit kann durch das Vorsehen eines geeigneten Halo-Implantationsgebiets die Steuerbarkeit des Kanals verbessert werden, wodurch ebenfalls die Variabilität der Schwellwertspannung verringert wird, was auch als Schwellwertspannungsvariabilität bezeichnet wird, und wodurch auch ausgeprägte Schwankungen des Transistorleistungsverhaltens bei einer Änderung der Gatelänge verringert werden. Da die Schwellwertspannung der Transistoren wesentlich durch die Austrittsarbeit des Gatematerials beeinflusst ist, das mit dem Gatedielektrikumsmaterial in Kontakt ist, muss eine geeignete Einstellung der effektiven Austrittsarbeit in Bezug auf die Leitfähigkeitsart des betrachteten Transistors gewährleistet sein.
  • Beispielsweise werden geeignete metallenthaltende Gateelektrodenmaterialien, etwa Titannitrid, Aluminiumoxid und dergleichen häufig eingesetzt, wobei die entsprechende Austrittsarbeit so eingestellt wird, dass sie für eine Art an Transistor geeignet ist, etwa für n-Kanaltransistoren, während p-Kanaltransistoren eine andere Austrittsarbeit und damit ein unterschiedlich metallenthaltendes Elektrodenmaterial erfordern, um die gewünschte Schwellwertspannung zu erreichen. In diesem Falle sind komplexe und aufwendige Fertigungsschemata erforderlich, um unterschiedliche Gateelektrodenmaterialien bereitzustellen, um damit den Erfordernissen unterschiedlicher Transistorarten zu genügen. Aus diesem Grunde wurde auch vorgeschlagen, die Schwellwertspannung von Transistorbauelementen geeignet einzustellen, indem ein speziell gestaltetes Halbleitermaterial an der Grenzfläche zwischen dem dielektrischen Material mit großem ε und dem Kanalgebiet des Transistorbauelements vorgesehen wird, um damit die Bandlücke des speziell gestalteten Halbleitermaterials in geeigneter Weise an die Austrittsarbeit der metallenthaltenden Gateelektrodenmaterials „anzupassen”, wodurch eine gewünschte geringe Schwellwertspannung des betrachteten Transistors erreicht wird. Typischerweise wird ein entsprechendes speziell gestaltetes Halbleitermaterial, etwa Silizium/Germanium und dergleichen, mittels eines epitaktischen Aufwachsverfahrens vorgesehen, das ebenfalls einen zusätzlichen komplexen Prozessschritt repräsentiert, der jedoch für eine geringere Prozesskomplexität im Vergleich zu dem Vorsehen unterschiedlich metallenthaltender Gateelektrodenmaterialien sorgt, oder wodurch eine höhere Flexibilität beim Erreichen geeigneter Transistoreigenschaften möglich ist.
  • Es zeigt sich jedoch, dass die Fertigungssequenz zum Bereitstellen der schwellwerteinstellenden Halbleiterlegierung einen wesentlichen Einfluss auf die Schwellwertvariabilität über ein aktives Gebiet hinweg ausübt, wie dies nachfolgend detaillierter mit Bezug zu den 1a bis 1f erläutert ist.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, über welchem ein siliziumenthaltendes Halbleitermaterial 103 mit einer geeigneten Dicke gebildet ist, um darin und darüber Transistorelemente herzustellen. In dem gezeigten Beispiel ist eine vergrabene isolierende Schicht 102, etwa in Form eines Siliziumdioxidmaterials, zwischen dem Substrat 101 und der siliziumenthaltenden Halbleiterschicht 103 angeordnet. Eine Isolationsstruktur 104, etwa eine flache Grabenisolation, ist in der Halbleiterschicht 103 gebildet, um ein erstes kristallines „aktives” Gebiet 103a und ein zweites aktives Gebiet 103b zu bilden. In diesem Zusammenhang ist ein aktives Gebiet als ein Halbleitermaterial zu verstehen, in welchem ein geeignetes Dotierstoffprofil erzeugt wird, um damit pn-Übergänge für ein oder mehrere Transistorelemente zu erzeugen. In dem gezeigten Beispiel entspricht das erste aktive Gebiet 103a einem oder mehreren p-Kanaltransistoren, während das zweite aktive Gebiet 103b einem oder mehreren n-Kanaltransistoren entspricht. In der gezeigten Fertigungsphase ist ferner eine Siliziumdioxidmaskenschicht 105 über dem ersten und dem zweiten aktiven Gebiet 103a, 103b ausgebildet, wobei typischerweise das Siliziumdioxidmaterial der Schicht 105 nicht auf der Isolationsstruktur 104 gebildet ist, da typischerweise das Material die Schicht 105 als ein thermisches Oxidmaterial hergestellt wird.
  • Das in 1a gezeigte Halbleiterbauelement 100 kann typischerweise auf der Grundlage der folgenden Prozesstechniken hergestellt werden. Zunächst wird die Isolationsstruktur 104 auf der Grundlage gut etablierter Lithographie-, Ätz-, Abscheide-, Einebnungs- und Ausheiztechniken hergestellt, in denen beispielsweise ein Graben in der Halbleiterschicht 103 auf der Grundlage eines Lithographieprozesses hergestellt wird, der nachfolgend mit einem geeigneten isolierenden Material, etwa Siliziumdioxid, Siliziumnitrid und dergleichen aufgefüllt wird. Nach dem Abtragen von überschüssigem Material wird die weitere Bearbeitung typischerweise fortgesetzt, indem Implantationssequenzen unter Anwendung eines geeigneten Maskierungsschemas ausgeführt werden, um damit die geeignete Dotierstoffsorte für die aktiven Gebiete 103a, 103b einzuführen. Es sollte beachtet werden, dass, obwohl aufwendige Einebnungstechniken typischerweise während der Herstellung der Isolationsstruktur 104 eingesetzt werden, dennoch eine mehr oder minder ausgeprägte Oberflächentopographie nach der zuvor beschriebenen Prozesssequenz erhalten wird, so dass das Material der aktiven Gebiete 103a, 103b sich über die Oberfläche 104s der Isolationsstruktur 104 hinaus erstreckt. Daraufhin wird das Siliziumdioxid 105 hergestellt, beispielsweise durch Oxidation auf der Grundlage geeignet eingestellter Prozessparameter, um damit eine gewünschte Dicke der Schicht 105 zu erhalten, die als Aufwachsmaske während der weiteren Bearbeitung des Halbleiterbauelements 100 dient. D. h. wie zuvor erläutert ist, muss das aktive Gebiet 103a vor dem Ausführen eines epitaktischen Aufwachsprozesses zum Abscheiden einer Silizium/Germanium-Legierung freigelegt werden, die für die erforderliche Bandlückenverschiebung oder Schwellwertspannungseinstellung für entsprechende p-Kanaltransistoren sorgt, die in und über dem aktiven Gebiet 103a herzustellen sind.
  • 1b zeigt schematisch das Halbleiterbauelement in einer weiter fortgeschrittenen Fertigungsphase, in der eine Lackmaske 106 über dem zweiten aktiven Gebiet 103b gebildet ist. Die Lackmaske kann durch Lithographietechniken gemäß ähnlicher Rezepte hergestellt werden, wie sie auch für das Maskierungsschema eingesetzt werden, wenn die entsprechenden Wannendotiermittel in die aktiven Gebiete 103a, 103b eingeführt werden. Nach der Strukturierung der Lackmaske 106 wird somit das aktive Gebiet 103a der Einwirkung einer nasschemischen Ätzumgebung 107 ausgesetzt, was auf der Grundlage von Flusssäure (HF) erfolgen kann, die Siliziumdioxid effizient selektiv zu Siliziummaterial abträgt. Somit wird der freiliegende Bereich der Maskenschicht 105 effizient abgetragen, wobei jedoch die zuvor erzeugte Oberflächentopographie in Bezug auf die Gebiete 103a, 103b und in Bezug auf die Isolationsstruktur 104 typischerweise beibehalten wird oder sogar noch verstärkt wird. Als nächstes wird ein weiterer nasschemischer Ätzprozess für gewöhnlich ausgeführt, um die Lackmaske 106 auf der Grundlage gut etablierter Ätzrezepte abzutragen, wobei abhängig von der angewendeten Chemie die resultierende Oberflächentopographie noch weiter vergrößert werden kann.
  • 1c zeigt schematisch das Halbleiterbauelement 100 nach der zuvor beschriebenen Prozesssequenz und vor dem eigentlichen Abscheiden der Silizium/Germanium-Legierung auf dem freiliegenden aktiven Gebiet 103a. Wie gezeigt, kann die moderat ausgeprägte Oberflächentopographie zum Freilegen eines horizontalen Oberflächenbereichs 103h und auch eines im Wesentlichen vertikalen Oberflächenbereichs 103V führen, wobei die Bereiche als Abscheideoberflächenbereiche während des nachfolgenden epitaktischen Aufwachsprozesses dienen.
  • 1d zeigt schematisch das Halbleiterbauelement 100 während eines selektiven epitaktischen Aufwachsprozesses 108, in welchem Prozessparameter gemäß gut etablierter Rezepte so gewählt sind, dass eine merkliche Materialabscheidung auf die freiliegenden Oberflächenbereiche 103h, 103v beschränkt wird, während eine Materialabscheidung auf dielektrischen Oberflächenbereichen, etwa auf der Isolationsstruktur 104 und der Siliziumdioxidmaskenschicht 105 vernachlässigbar ist. Während des selektiven epitaktischen Aufwachsprozesses 108 kann somit eine Silizium/Germanium-Legierung 109 selektiv auf dem aktiven Gebiet 103a erzeugt werden, wobei die Oberflächenbereiche 103h, 103v als ein Schablonenmaterial dienen. Z. B. ist in komplexen Anwendungen die Silizium/Germanium-Legierung 109 mit einer gewünschten Solldicke, beispielsweise ungefähr 10 nm vorzusehen, wenn eine Germaniumkonzentration von ungefähr 25 Atomprozent verwendet wird. Es sollte beachtet werden, dass die Materialzusammensetzung der Silizium/Germanium-Legierung 109 sowie deren Dicke einen wesentlichen Einfluss auf die schließlich erreichte Schwellwertspannung und somit auf die endgültigen Transistoreigenschaften ausüben. Obwohl die Materialzusammensetzung mit einem hohen Grad an Genauigkeit gesteuert werden kann, wird dennoch ein ausgeprägtes Maß an Schwellwertvariabilität in fertig gestellten Halbleiterbauelementen beobachtet, wobei angenommen wird, dass diese durch eine Dickenschwankung in der Silizium/Germanium-Legierung hervorgerufen wird. Ohne die vorliegende Erfindung auf eine Theorie einschränken zu wollen, wird dennoch angenommen, dass eine Differenz der Aufwachsrate während des Abscheideprozesses 108 auftritt, die einen Ursprung in der unterschiedlichen Kristallorientierung der freiliegenden Oberflächenbereiche 103h, 103v besitzt. D. h. wie in 1d gezeigt ist, wird die Halbleiterschicht 103 als ein kristallines Material mit einer Oberflächenorientierung (100) vorgesehen, wenn eine Transistorlängsrichtung und Breitenrichtung typischerweise zu der Kristallrichtung (110) ausgerichtet sind. Folglich können insbesondere im Bereich der Isolationsstruktur 104, in der der Oberflächenbereich 103v im Wesentlichen eine (110) Orientierung besitzt und im Bereich eines abgerundeten Gebiets 103r andere Kristallrichtungen vorhanden sein, woraus sich eine größere Aufwachsrate im Vergleich zu zentralen Bereichen mit im Wesentlichen der (100) Orientierung ergibt. Als Folge davon können die Dicke 109p am Rand des aktiven Gebiets 103a größer sein im Vergleich zu einer Dicke 109c in der Mitte des aktiven Gebiets 103a, wodurch sich eine Schwellwertsvariabilität des aktiven Gebiets 103a hinweg ergibt.
  • 1e zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind ein oder mehrere p-Kanaltransistoren in und über dem aktiven Gebiet 103a auf der Grundlage entsprechender Silizium/Germanium-Legierungen hergestellt, die auch als Legierungen 109c, 109p bezeichnet werden, da diese Materialien eine unterschiedliche Dicke aufweisen können, wie dies zuvor mit Bezug zu 1d erläutert ist. Des weiteren ist ein n-Kanaltransistor 150b in und über dem aktiven Gebiet 103b gebildet. Die Transistoren 150a, 150b weisen eine Elektrodenstruktur 151 mit einer Gateisolationsschicht 151b, die ein dielektrisches Material mit großem ε besitzt, auf, wie dies auch zuvor erläutert ist. Des weiteren ist ein metallenthaltendes Elektrodenmaterial, etwa Aluminiumoxid, Titannitrid und dergleichen auf der Gateisolationsschicht 151b ausgebildet, woran sich ein weiteres Elektrodenmaterial, etwa Polysilizium 151c, anschließt. Wie gezeigt, sind in den p-Kanaltransistoren 150a die Gateisolationsschichten 151b auf den jeweiligen Silizium/Germanium-Legierungen 109c bzw. 109p aufgebaut, so dass eine Schwellwertspannung der Transistoren 150a, d. h. die Spannung, bei der sich ein leitender Kanal in einem Kanalgebiet 153 ausgebildet, durch die Eigenschaften der Legierungen 109c, 109p und die Materialien 151a in Kombination mit entsprechenden Eigenschaften von Drain- und Sourcegebieten 151 bestimmt ist, die ebenfalls auf der Grundlage aufwendiger Dotierstoffprofile gebildet werden können, wie dies auch zuvor erläutert ist. Andererseits ist die Bandlückenkonfiguration des Kanalgebiets 153 des n-Kanaltransistors 150b für die jeweiligen Materialien 151b, 151a des Transistors 150b geeignet. Somit können in dieser Konfiguration, obwohl die Silizium/Germanium-Legierung auf der Grundlage einer speziell ausgewählten Solldicke hergestellt wird, die im Wesentlichen zu gleichen Schwellwertspannungen für die Transistoren 150a führt, die zuvor auftretenden Abscheideungleichmäßigkeiten zu einem entsprechenden Unterschied in den Transistoreigenschaften beitragen, selbst wenn die verbleibenden Fertigungsprozesse zur Herstellung der Gateelektrodenstruktur 151 und der Drain- und Sourcegebiete 154 mit einem hohen Grad an Prozessgleichmäßigkeit ausgeführt werden.
  • 1f zeigt schematisch eine Querschnittsansicht, um ein p-Kanaltransistor, etwa einen der Transistoren 150a aus 1e, entlang einer Transistorbreitenrichtung darzustellen. Wie gezeigt, erstreckt sich somit die Gateelektrodenstruktur 151 über das gesamte aktive Gebiet 103a und kann auch über einem Teil der Isolationsstruktur 104 ausgebildet sein. Auf Grund der Abscheideunregelmäßigkeiten, wie sie zuvor beschrieben sind, enthält die Silizium-Germanium-Legierung 109 den peripheren Bereich 109p und den zentralen Bereich 109c, die sich in der Dicke unterscheiden, wie es zuvor erläutert ist. Folglich kann auch innerhalb eines einzelnen Transistorelements eine ausgeprägte Dickenvariation der Silizium/Germanium-Legierung auftreten, so dass eine gesamte Schwellwertspannung erhalten wird, die auf Grund der variierenden Dicke der Silizium/Germanium-Legierung 109 schwer vorhersagbar ist. Ferner kann auch für unterschiedliche Transistorbreiten der diversen aktiven Gebiete eine weiter ausgeprägte Schwellwertvariabilität auftreten, für eine insgesamt größere Transistorbreite der Randeffekt der Isolationsstruktur 104 weniger ausgeprägt ist im Vergleich zu einem Transistor mit einem aktiven Gebiet mit einer geringeren Breite. Folglich kann die Abhängigkeit der Schwellwertspannung von der Transistorbreite deutlich auf Grund der Dickenschwankung auf Grund des Silizium/Germanium-Materials vergrößert sein, selbst innerhalb eines einzelnen Transistorelements, wodurch zu einer ausgeprägten Gesamtbauteilvariabilität beigetragen wird, welche nicht mehr mit den Leistungsanforderungen für aufwendige Halbleiterbauelemente kompatibel ist.
  • In der US 2008/0 079 087 A1 wird ein Verfahren zur Herstellung eines Halbleiterbauteils mit einem Transistor beschrieben, das das Ausbilden einer Aussparung in einem Halbleitersubstrat und das epitataktische Aufwachsen einer SiGe-Schicht in der Aussparung umfasst.
  • In der US 2008/0 237 634 A1 wird ein Verfahren zur Herstellung eines Halbleiterbauteils mit einem Transistor beschrieben, in dem eine Aussparung in einem Substrat mithilfe eines anisotropen Ätzprozesses unter Verwendung von TMAH ausgeführt wird.
  • In der US 2007/0 181 977 A1 wird ein Verfahren zur Herstellung eines Halbleiterbauteils mit einem Transistor und Flachgrabenisolationen beschrieben, in denen Aussparungen in einem Substrat mit epitaktisch aufgewachsenem Material gefüllt werden.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Verfahren und Halbleiterbauelemente, in denen die Schwellwertspannungseinstellung auf der Grundlage einer Halbleiterlegierung erfolgt, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert werden.
  • Überblick über die vorliegende Erfindung
  • Im Allgemeinen stellt die vorliegende Erfindung Verfahren bereit, in denen die Schwellwertvariabilität durch Verbessern der Oberflächentopographie aktiver Halbleitergebiete vor dem Ausführen eines selektiven epitaktischen Aufwachsprozesses verringert wird. Dazu wird Material des betrachteten aktiven Gebiets in einer gut steuerbaren Weise entfernt, um damit die Auftragsratenvariabilität während des nachfolgenden epitaktischen Aufwachsprozesses deutlich zu verringern. Zu diesem Zweck werden plasmaunterstützte Ätzrezepte, etwa im Zusammenhang mit dem Strukturieren der Aufwachsmaske, eingesetzt, um damit eine geringere ausgeprägte Oberflächentopographie zu erhalten, die somit für eine bessere Gleichmäßigkeit des epitaktischen Aufwachsprozesses sorgt.
  • Speziell löst oder reduziert die Erfindung die oben genannten Probleme mit den Merkmalen gemäß Anspruch 1.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1d schematisch Querschnittsansichten während diverser Fertigungsphasen beim selektiven Bilden einer Silizium/Germanium-Legierung auf einem aktiven Gebiet eines p-Kanaltransistors gemäß konventioneller Strategien zeigen;
  • 1e und 1f schematisch Querschnittsansichten von Transistorelementen zeigen, die auf der Grundlage der vorhergehenden konventionellen Prozessstrategie hergestellt sind, wodurch eine ausgeprägte Schwellwertspannungsvariabilität entsteht, von der angenommen wird, dass sie durch eine Ungleichmäßigkeit der Wachstumsraten hervorgerufen wird;
  • 2a und 2b schematisch Querschnittsansichten eines Halbleiterbauelements während des Abscheidens und Strukturierens eines Maskenmaterials zeigen, wobei das Strukturieren auf der Grundlage eines plasmaunterstützten Ätzprozesses gemäß anschaulicher Ausführungsformen bewerkstelligt wird;
  • 2c schematisch das Halbleiterbauelement während der Fertigungsphase zeigt, in der ein gewisser Grad an Materialabtrag und somit ein gewisser Grad an Absenkung des aktiven Gebiets erreicht wird, wodurch die Oberflächentopographie vor dem selektiven epitaktischen Aufwachsprozess gemäß weiterer anschaulicher Ausführungsformen verbessert wird;
  • 2d und 2e schematisch Querschnittsansichten des Bauelements während weiterer Fertigungsschritte zur Herstellung einer schwellwerteinstellenden Halbleiterlegierung gemäß anschaulicher Ausführungsformen zeigen;
  • 2f schematisch eine Draufsicht des Halbleiterbauelements nach dem epitaktischen Aufwachsen der schwellwerteinstellenden Halbleiterlegierung zeigt; und
  • 2g und 2h schematisch Querschnittsansichten des Halbleiterbauelements in einem sehr fortgeschrittenen Herstellungsstadium zeigen, in welchem komplexe Gateelektrodenstrukturen mit einem Gateisolationsmaterial mit großem ε auf der Grundlage der schwellwerteinstellenden Halbleiterlegierung gebildet werden, die eine geringere Dickenvariabilität gemäß noch weiterer anschaulicher Ausführungsformen besitzt.
  • Detaillierte Beschreibung
  • Grundsätzlich stellt die vorliegende Erfindung Techniken bereit, in denen komplexe Gateelektrodenstrukturen in einer frühen Fertigungsphase auf der Grundlage eines dielektrischen Materials mit großem ε und eines metallenthaltenden Elektrodenmaterials hergestellt werden können. Die Schwellwertspannung einer Art an Transistoren wird daher eingestellt, indem ein geeignetes Halbleitermaterial in dem Kanalgebiet der jeweiligen Transistoren vorgesehen wird, was bewerkstelligt wird mittels Fertigungsprozesstechniken mit verbesserter Gleichmäßigkeit, wodurch die Schwellwertvariabilität im Vergleich zu konventionellen Strategien vermieden wird, wie sie zuvor beschrieben sind. Zu diesem Zweck wird die Oberflächentopographie des freiliegenden Gebiets verbessert, um damit die Anzahl der unterschiedlichen kristallographischen Orientierungen zu verringern, die typischerweise am Rand aktiver Gebiete vorhanden ist, wenn eine mehr oder weniger ausgeprägte Oberflächentopographie während der vorhergehenden Fertigungsprozesse erzeugt wird. D. h., durch Entfernen von Material des freiliegenden aktiven Gebiets in einer gut steuerbaren Weise, d. h. auf der Grundlage eines plasmaunterstützten Ätzprozesses, kann ein gewisser Grad an Absenkung erreicht werden, wodurch ebenfalls der Anteil an unerwünschten Oberflächenbereichen verringert wird, wie im Wesentlichen vertikale Oberflächen oder Seitenwandbereiche am Rand des freiliegenden aktiven Gebiets. Folglich kann der Einfluss unerwünschter Kristallorientierungen auf die Wachstumsrate während des selektiven epitaktischen Aufwachsprozesses verringert werden, wodurch der Unterschied in der Dicke zwischen den zentralen Bereichen und den peripheren Bereichen des epitaktisch aufgewachsenen Halbleitermaterials verringert wird. Es sollte beachtet werden, dass der Begriff „Dickenvariabilität oder Gleichmäßigkeit” im hierin verwendeten Sinne auf der Grundlage der Dicke der Halbleiterlegierung in einer Mitte eines betrachteten aktiven Gebiets definiert wird, in dem ein Anteil in der Abweichung von dieser „Referenzdicke” am Rand des aktiven Gebiets bestimmt wird. Beispielsweise entspricht eine Dicke von 10 nm in der Mitte des aktiven Gebiets und eine Dicke von 12 nm am Rand einer Dickenvariabilität von 20%.
  • Der gut steuerbare Materialabtrag in dem aktiven Gebiet könnte während eines plasmaunterstützten Ätzprozesses zum Strukturieren der Maskenschicht erreicht werden, wodurch ein hoher Grad an Prozesseffizienz in Bezug auf die konventionelle Strategie behalten wird, wie sie zuvor beschrieben ist. Beispielsweise wird Siliziumnitrid als ein effizientes Maskenmaterial verwendet, das wirksam auf der Grundlage plasmaunterstützter Ätzchemien unter Anwendung von Rezepten auf Basis von Chlor oder Fluor geätzt werden kann, wie dies im Stand der Technik gut etabliert ist. Erfindungsgemäß wird ein zusätzlicher Materialabtrag bei Bedarf eingesetzt, etwa auf der Grundlage gut steuerbarer nasschemischer Ätzprozesse und dergleichen. Auf der Grundlage vorhergehenden plasmaunterstützten Ätzprozesses kann somit ein gewünschter Grad an Absenkung erreicht werden, ohne dass zu ausgeprägten Wachstumsungleichmäßigkeiten beigetragen wird, wie sie typischerweise in konventionellen Strategien hervorgerufen werden.
  • Mit Bezug zu den 2a bis 2j werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch auf die 1a bis 1f bei Bedarf verwiesen wird.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbeiterbauelements 200 mit einem Substrat 201 und einem siliziumenthaltenden Halbleitergebiet 203, das in einem im Wesentlichen kristallinen Zustand ist. Ferner ist in einigen anschaulichen Ausführungsformen, wie dies beispielsweise in 2a gezeigt ist, zumindest ein Teil des Bauelements 200 auf der Grundlage einer SOI-Architektur hergestellt, in der eine vergrabene isolierende Schicht 202 zwischen dem Substrat 201 und der Halbleiterschicht 203 angeordnet ist. Es sollte jedoch beachtet werden, dass die hierin offenbarten Prinzipien auch effizient auf eine Vollsubstratkonfiguration angewendet werden können, in der die vergrabene isolierende Schicht 202 zumindest in einigen Bauteilbereichen des Halbleiterbauelements 200 nicht vorhanden ist. Des weiteren ist eine Isolationsstruktur 204, etwa eine flache Grabenisolation, in der Halbleiterschicht 203 vorgesehen, wodurch ein erstes aktives Gebiet 203a und ein zweites aktives Gebiet 203b definiert werden. Wie zuvor mit Bezug zu dem Bauelement 100 erläutert ist, enthalten die aktiven Gebiete 203a, 203b ein grundlegendes Dotierstoffprofil, um die Leitfähigkeitsart entsprechender Transistoren festzulegen, die in und über den aktiven Gebieten 203a, 203b noch herzustellen sind. In einer anschaulichen Ausführungsform repräsentiert das aktive Gebiet 203a ein n-dotiertes Gebiet, um einen oder mehrere p-Kanaltransistoren darin herzustellen. In ähnlicher Weise repräsentiert das aktive Gebiet 203b das aktive Gebiet eines oder mehrerer p-Kanaltransistoren. Im Folgenden wird eine Fertigungssequenz beschrieben, in der eine schwellwerteinstellende Halbleiterlegierung selektiv auf dem aktiven Gebiet 203a erzeugt wird, um damit eine entsprechende Schwellwertspannung für einen oder mehrere darin zu bildende Transistoren zu erzeugen. Es sollte jedoch beachtet werden, dass auch entsprechende Mechanismen zum Einstellen der Schwellwertspannung auf einen Transistor angewendet werden können, der in und über dem aktiven Gebiet 203b oder über beiden aktiven Gebieten 203a, 203b abhängig von den gesamten Bauteil- und Prozesserfordernissen zu bilden ist. In der gezeigten Fertigungsphase ist ferner eine Maskenschicht 205 über den aktiven Gebieten 203a, 203b mit einer geeigneten Dicke vorgesehen, beispielsweise mit einer Dicke im Bereich von ungefähr 10 nm oder weniger. In einer anschaulichen Ausführungsform ist die Maskenschicht 205 aus Siliziumnitrid aufgebaut, das sich in einer gut steuerbaren Weise auf der Grundlage gut etablierter Abscheiderezepte gebildet werden kann In an deren anschaulichen Ausführungsformen ist die Maskenschicht 205 aus anderen Materialien aufgebaut, die selektiv in Bezug auf das Material des aktiven Gebiets 203a und der Isolationsstruktur 204 zur Anwendung eines plasmunterstützten Ätzrezepts entfernt werden können. Beispielsweise sind Siliziumkarbid, stickstoffenthaltendes Siliziumkarbid und dergleichen geeignete Materialien, die zur Herstellung der Maskenschicht 205 eingesetzt werden können.
  • Das Halbleiterbauelement 200 kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wie sie zuvor ebenfalls mit Bezug zu dem Bauelement 100 beschrieben sind, wenn die aktiven Gebiete 203a, 203b und die Isolationsstruktur 204 betrachtet werden. Wie zuvor erläutert ist, wird während der entsprechenden Fertigungssequenz eine mehr oder minder ausgeprägte Oberflächentopographie erzeugt. Daraufhin wird die Maskenschicht 205 auf der Grundlage eines Abscheideprozesses 215 hergestellt, etwa durch einen thermisch aktiven CVD-(chemischer Dampfabscheide-)Prozess, durch einen plasmaunterstützten Abscheideprozess und dergleichen. Es sollte beachtet werden, dass eine Vielzahl an Abscheiderezepten im Stand der Technik bekannt ist, um eine Materialschicht, etwa Siliziumnitrid, Siliziumkarbid und dergleichen, mit einer gewünschten Dicke in den oben spezifizierten Bereich mit einem hohen Grad an Gleichmäßigkeit zu bilden.
  • 2b zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, wird eine Ätzmaske 206, etwa eine Lackmaske, so gebildet, dass die Maskenschicht 205 über dem aktiven Gebiet 203b abgedeckt ist, während der Bereich der Maskenschicht 205 über dem aktiven Gebiet 203a der Einwirkung einer plasmaunterstützten Ätzumgebung 217 ausgesetzt ist. Wie zuvor erläutert ist, kann die Ätzmaske 206 auf der Grundlage gut etablierter Photolithographietechniken hergestellt werden. Daraufhin wird die plasmaunterstützte Umgebung des Ätzprozesses 217 erzeugt, beispielsweise auf Basis geeigneter Ätzrezepte und Prozessparameter, wobei eine Vielzahl an Chemien auf Chlorbasis oder Fluorbasis für Siliziumnitrid, Siliziumkarbid und dergleichen verfügbar sind, die selektiv in Bezug auf die Isolationsstruktur 204 und das Material des aktiven Gebiets 203a sind. Während des Ätzprozesses 217 wird somit zunehmend Material der Schicht 205 abgetragen, wobei schließlich während des Voranschreitens der Ätzfront das aktive Gebiet 203a freigelegt wird und ebenfalls mit der Umgebung 217 in Wechselwirkung tritt, jedoch einen deutlich geringeren Maße im Vergleich zu dem Material der Maskenschicht 205. Auf Grund der anisotropen Natur des Ätzprozesses 217 wird somit ein gewisser Grad an Absenkung des aktiven Gebiets 203a erreicht, ohne dass zu einer ausgeprägten Kantenverrundung beigetragen wird, wie sie typischerweise auf der Grundlage nasschemischer Ätzrezepte auftritt, wie dies zuvor erläutert ist.
  • 2c zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Stadium. Wie gezeigt, ist ein gewisses Maß an Absenkung oder Dickenverringerung, was als 203r bezeichnet ist, erzeugt, wodurch die gesamte Oberflächentopographie verbessert wird, d. h. der Höhenunterschied zwischen der Oberfläche 203s und der Oberfläche 204s des Isolationsgebiets 204 wird verringert. Wie in Bezug zu 2b erläutert ist, wird in einigen nicht beanspruchten Varianten die Vertiefung 203r auf der Grundlage des Ätzprozesses 217 (siehe 2b) erreicht, indem beispielsweise eine Ätzzeit des Prozesses 217 in geeigneter Weise eingestellt wird, wobei geeignete Werte auf der Grundlage von Versuchen und dergleichen ermittelt werden können. Erfindungsgemäß wird ein zusätzlicher plasmaunterstützter Ätzprozess 217a ausgeführt, nachdem der freiliegende Bereich der Maskenschicht 205 im Wesentlichen vollständig entfernt ist, und wenn das Ätzverhalten des Materials des aktiven Gebiets 203a als ungeeignet in Bezug auf die Ätzchemie des Prozesses 217 der 2b erachtet wird. Auch in diesen Ausführungsformen wird die Vertiefung 203r in einer gut steuerbaren Weise erhalten, wodurch die Höhendifferenz zwischen dem Gebiet 203a und der Isolationsstruktur 204 verringert wird und somit ein geringes Maß an Variabilität auf die Kristallorientierung am Rand des aktiven Gebiets 203a erreicht wird, wie dies zuvor erläutert ist.
  • 2d zeigt schematisch das Halbleiterbauelement 200, wenn dieses einer Ätzsequenz 218 unterzogen wird, die geeignete Ätzschritte zum Entfernen von Kontaminationsstoffen, etwa von Ätznebenprodukten, die während des vorhergehenden Ätzprozesses oder Prozesses 217, 217a erzeugt wurden, enthalten und die ebenfalls Ätzschritte zum Entfernen der Ätzmaske 206 (siehe 2c) enthalten können. Beispielsweise wird die Ätzsequenz 218 auf der Grundlage von Flusssäure (HF) zum Reinigen freiliegender Oberflächenbereiche ausgeführt, wenn vorher oder nachher bei Bedarf eine spezielle Ätzchemie angewendet wird, um die Ätzmaske 206 (siehe 2c) abzutragen. Erfindungsgemäß umfasst die Ätzsequenz 218 ferner einen speziellen Ätzschritt zum Vergrößern des Grades an Vertiefung, wie dies durch 203d angedeutet ist, wobei ein gewünschtes „anisotropes” Ätzverhalten auf Grund des vorhergehenden plasmaunterstützten CVD-Ätzschrittes oder der mehreren Schritte erreicht wird. D. h., zusätzlich zu dem vorhergehenden Absenken des Materials des aktiven Gebiets 203a führt ein weiterer Ätzschritt, selbst wenn dieser prinzipiell ein isotropes Ätzverhalten besitzt, zu einem gleichmäßigen Materialabtrag, selbst in der Nähe der Isolationsstruktur 204. Beispielsweise sind gut steuerbare und sehr selektive Ätzrezepte verfügbar, etwa auf der Grundlage von Tetramethylammoniumhydroxid (TMAH), das im Grunde ein chemisches Mittel zum Ätzen von Lackmaterial repräsentiert, das jedoch auch zum Ätzen von Siliziummaterial bei höheren Konzentrationen und höheren Temperaturen verwendet werden kann, wobei auch ein hohes Maß an Selektivität in Bezug zu Siliziumdioxid, Siliziumnitrid und dergleichen erreicht wird. Auf der Grundlage der entsprechenden Ätzchemie kann somit die weitere Absenkung bei Bedarf erreicht werden, beispielsweise der Art, dass eine entsprechende Dicke der Halbleiterlegierung, die noch zu bilden ist, im Hinblick auf eine Verbesserung der gesamten Prozessgleichmäßigkeit kompensiert wird.
  • 2e zeigt schematisch das Halbleiterbauelement 200, wenn es der Einwirkung eine Abscheideumgebung 208 unterliegt, die in geeigneter Weise so gestaltet ist, dass eine schwellwerteinstellende Halbleiterlegierung 209 selektiv auf dem aktiven Gebiet 203a abgeschieden wird. Beispielsweise enthält die Halbleiterlegierung 209 eine Silizium/Germanium-Legierung mit einem geeigneten Germaniumanteil, etwa 20 Atomprozent oder mehr, wobei dies von den gesamten Bauteilerfordernissen abhängt. Wie zuvor erläutert ist, hängt die resultierende Bandlückenverschiebung, die durch das Material 209 erreich wird, von dem Materialzusammensetzung und der Dicke ab. Für beide Parameter können somit geeignete Sollwerte ausgewählt werden, um damit die gewünschte Schwellwertspannung zu erreichen. Auf Grund der besseren Oberflächentopographie kann die Variabilität in der Wachstumsrate während des Prozesses 208 deutlich verringert werden, wodurch eine Dicke 209p am Rand des aktiven Gebiets 203a erhalten wird, die einen deutlich geringeren Grad der Abweichung von einer Dicke 209c in der Mitte aufweist. In dieser Hinsicht ist die Dickenvariabilität des Materials 209 ungefähr 5% oder weniger, beispielsweise wird in einigen anschaulichen Ausführungsformen eine Dickenvariabilität von ungefähr 3% oder weniger erreicht, während in anderen Fällen die Variabilität 2% oder weniger beträgt. Es sollte beachtet werden, dass die Dickenschwankung in dem oben definierten Sinne zu verstehen ist. Für eine Solldicke von beispielsweise 9 nm einer Silizium/Germanium-Legierung mit einem Germaniumanteil von 25 Atomprozent beträgt somit die entsprechende Differenz zwischen der peripheren Dicke 209p und der zentralen Dicke 209c weniger als ungefähr 0,45 nm, während in anderen Fällen eine noch bessere Gleichmäßigkeit erreicht wird.
  • Es sollte beachtet werden, dass andere Halbleiterlegierungen verwendet werden können, wenn dies durch entsprechende schwellwerteinstellende Mechanismen erforderlich ist, wobei derartige Materialien auch mit größerer Gleichmäßigkeit auf Grund der Verringerung entsprechender Randeffekte während des Abscheidens hergestellt werden können, wobei diese Effekte durch den Unterschied in der Aufwachsrate für unterschiedliche Kristallorientierungen hervorgerufen werden, wie dies zuvor erläutert ist.
  • 2f zeigt schematisch eine Draufsicht des Halbleiterbauelements 200 nach dem Abscheiden der Halbleiterlegierung 209 und dem Entfernender Maskenschicht 205 (siehe 2e). Wie aus 2f hervorgeht, wird auf Grund der höheren Dickengleichmäßigkeit der Halbleiterlegierung 209 ebenfalls eine bessere Gleichmäßigkeit entlang einer Längsrichtung, die als L bezeichnet ist, und auch entlang einer Breitenrichtung, die als W angegeben ist, erreicht. Folglich wird eine entsprechende Schwellwertvariabilität von Transistorelementen, die in und über dem aktiven Gebiet 203a hergestellt werden, verringert, wobei auch die Dickenvariabilität eines einzelnen Transistorelements entlang der Breitenrichtung reduziert wird.
  • 2g zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 200 entlang der Transistorlängsrichtung, die in 2g der horizontalen Richtung entspricht. Wie gezeigt, sind mehrere Transistoren 250a, etwa p-Kanaltransistoren, in und über dem aktiven Gebiet 203a hergestellt, während ein oder mehrere Transistoren 250b in und über dem aktiven Gebiet 203b hergestellt sind. Die Transistoren 250a, 250b können einen ähnlichen Aufbau besitzen, wie dies auch zuvor mit Bezug zu dem Bauelement 100 beschrieben ist. D. h., die Transistoren 250a, 250b weisen eine Gateelektrodenstruktur 251 mit einer Gateisolationsschicht 251b einem metallenthaltenden Elektrodenmaterial 251a, das direkt auf der Gateisolationsschicht 251b gebildet ist, auf, woran sich ein weiteres Elektrodenmaterial 251c anschließt, etwa ein Polysiliziummaterial, ein Metallsilizid, und dergleichen. Wie in den Transistoren 250a werden die Gateisolationsschichten 251 auf dem schwellwerteinstellenden Halbleiterlegierungsmaterial 209 gebildet, um damit eine gewünschte Schwellwertspannung für ein Kanalgebiet 253 zu erreichen, was die Legierung 209 in den Transistoren 250 enthält. Auf Grund der besseren Dickengleichmäßigkeit der Halbleiterlegierung 209 weisen die Transistoren 250a eine sehr ähnliche Schwellwertspannung auf, wodurch zur gesamten Gleichmäßigkeit des Bauelements 200 in Bezug auf die Leistungsfähigkeit und Zuverlässigkeit beigetragen wird.
  • Im Hinblick auf Fertigungstechniken zur Herstellung der Transistoren 250a, 250b gilt, dass ein beliebiges geeignetes Fertigungsschema eingesetzt werden kann. Die Gateelektrodenstrukturen 251 können hergestellt werden, indem ein geeignetes Gatedielektrikum abgeschieden wird, das konventionelle Dielektrika in Verbindung mit Materialien mit großem ε aufweisen kann, woran sich das Abscheiden des metallenthaltenden Elektrodenmaterials 251a anschließt, beispielsweise in Form von Aluminiumoxid, Titannitrid und dergleichen. Daraufhin wird ein weiteres geeignetes Material, etwa Polysilizium, abgeschieden und nachfolgend wird die Schichtstruktur auf der Grundlage aufwendiger Lithographietechniken strukturiert. Daraufhin werden die Dotierstoffprofile für Drain- und Sourcegebiete auf Basis an komplexen Implantationstechniken erhalten, beispielsweise unter Anwendung einer Seitenwandabstandshalterstruktur 252. Danach wir das Bauelement 200 ausgeheizt, um Dotierstoffe zu aktivieren und durch Implantation hervorgerufene Schäden zu rekristallisieren.
  • 2h zeigt schematisch das Halbleiterbauelement 200 einer Querschnittsansicht einer Transistorbreitenrichtung, die der horizontalen Richtung der 2h entspricht. Beispielsweise ist der Querschnitt durch einen der Transistoren 250a genommen, wenn mehrere Transistoren in und über dem aktiven Gebiet 203a hergestellt sind. In anderen Fällen ist ein einzelner Transistor in und über dem aktiven Gebiet 203a bereitgestellt und der Querschnitt verläuft durch die Gateelektrodenstruktur entlang der Breitenrichtung. Somit weist der Transistor 250a die schwellwerteinstellende Halbleiterlegierung 209 auf, auf der die Gateisolationsschicht 251b gebildet ist, woran sich das metallenthaltende Elektrodenmaterial 251a und das weitere Gatematerial 251c anschließen. Auf Grund der deutlichen Differenz wird eine Dicke der Halbleiterlegierung 209, d. h. die Dickenwerte 209p, 209c besitzen eine geringere Schwankung innerhalb des oben angegebenen Bereichs, kann die gesamte Schwellwertspannung des Transistors 250a mit erhöhter Genauigkeit und Vorhersagbarkeit festgelegt werden, wobei gleichzeitig die Abhängigkeit der Schwellwertvariabilität von der Transistorbreite für Transistorbauelemente mit unterschiedlicher Breite deutlich verringert werden kann.
  • Es gilt also: Die vorliegende Erfindung stellt Halbleiterbauelemente und Techniken bereit, in denen eine bessere Gleichmäßigkeit der Aufwachsrate des selektiven epitaktischen Aufwachsprozesses erreicht wird, so dass eine schwellwerteinstellende Halbleiterlegierung mit einer deutlich geringeren Dickenvariabilität und einer geringeren Variabilität im Hinblick auf die Materialzusammensetzung in einer frühen Fertigungsphase bereitgestellt werden kann. Daher können komplexe Gateelektrodenstrukturen mit einem Gatedielektrikum mit großem ε in Verbindung mit einem metallenthaltenden Elektrodenmaterial vor dem Herstellen von Drain- und Sourcegebieten erzeugt werden, wodurch sich ein hoher Grad an Kompatibilität zu gut etablierten CMOS-Techniken erreichen lässt.

Claims (12)

  1. Verfahren mit: Bilden einer Maskenschicht (205) über einem ersten siliziumenthaltenden kristallinen Halbleitergebiet (203A) und einem zweiten siliziumenthaltenden kristallinen Halbleitergebiet (203B), wobei das erste und das zweite siliziumenthaltende kristalline Halbleitergebiet lateral durch ein Isolationsgebiet (204) getrennt sind; Entfernen der Maskenschicht (205) mittels eines ersten plasmaunterstützten Ätzprozesses von dem ersten siliziumenthaltenden kristallinen Halbleitergebiet (203A), während die Maskenschicht (205) über dem zweiten siliziumenthaltenden kristallinen Halbleitergebiet (203B) beibehalten wird; Verringern einer Dicke des ersten siliziumenthaltenden kristallinen Halbleitergebiets (203A) mittels eines zweiten plasmaunterstützten Ätzprozesses, der zum Ätzen des ersten siliziumenthaltenden kristallinen Halbleitergebiets (203A) besser geeignet ist als der erste plasmaunterstützte Ätzprozess, um einen Höhenunterschied zwischen dem ersten siliziumenthaltenden kristallinen Halbleitergebiet (203A) und dem Isolationsgebiet (204) zu verringern; danach Ausführen eines nasschemischen Ätzprozesses zum weiteren Absenken des ersten siliziumenthaltenden kristallinen Halbleitergebiets (203A); Bilden einer schwellwertspannungseinstellenden Halbleiterlegierung (209) auf dem abgesenkten ersten siliziumenthaltenden kristallinen Halbleitergebiet (203A); Bilden einer ersten Gateelektrodenstruktur (251) eines ersten Transistors (250A) über der schwellwertspannungseinstellenden Halbleiterlegierung (209); und Bilden einer zweiten Gateeelektrodenstruktur des zweiten Transistors (250B) über dem zweiten siliziumenthaltenden kristallinen Halbleitergebiet (203B).
  2. Verfahren nach Anspruch 1, wobei Bilden der ersten und der zweiten Gateelektrodenstruktur umfasst: Bilden einer Gateisolationsschicht mit großem ε und Bilden eines metallenthaltenden Elektrodenmaterials auf der Gateisolationsschicht mit großem ε.
  3. Verfahren nach Anspruch 1, wobei Bilden der Maskenschicht (205) Bilden einer Siliziumnitridschicht umfasst.
  4. Verfahren nach Anspruch 1, das ferner umfasst: Entfernen einer Lackmaske, die zum Entfernen der Maskenschicht (205) verwendet wird.
  5. Verfahren nach Anspruch 1, wobei Ausführen des nasschemischen Ätzprozesses Verwenden von Tetramethylammoniumhydroxid (TMAH) umfasst.
  6. Verfahren nach Anspruch 1, wobei Bilden der schwellwertspannungseinstellenden Halbleiterlegierung (209) umfasst: Ausführen eines epitaktischen Aufwachsprozesses, um eine Materialabscheidung auf der Isolationsstruktur (204) und auf der Maskenschicht (205) zu vermeiden, die über dem zweiten siliziumenthaltenden kristallinen Halbleitergebiet (203B) gebildet ist.
  7. Verfahren nach Anspruch 6, wobei die schwellwertspannungseinstellende Halbleiterlegierung (209) eine Silizium/Germanium-Legierung umfasst.
  8. Verfahren mit: Bilden einer Maskenschicht (205) über einem aktiven Halbleitergebiet (203A), das lateral von einer Isolationsstruktur (204) eingeschlossen ist; Freilegen einer Oberfläche des aktiven Halbleitergebiets (203A) mittels eines ersten plasmaunterstützten Ätzprozesses, wobei von der Maskenschicht (205) freiliegende Oberflächenbereiche der freigelegten Oberfläche die gleiche Kristallorientierung besitzen; Entfernen der Maskenschicht (205) mittels eines ersten plasmaunterstützten Ätzprozesses von dem aktiven Halbleitergebiet (203A); Verringern einer Dicke des aktiven Halbleitergebiets (203A) mittels eines zweiten plasmaunterstützten Ätzprozesses, der zum Ätzen des aktiven Halbleitergebiets (203A) besser geeignet ist als der erste plasmaunterstützte Ätzprozess, um einen Höhenunterschied zwischen dem aktiven Halbleitergebiet (203A) und der Isolationsstruktur (204) zu verringern; danach Ausführen eines nasschemischen Ätzprozesses zum weiteren Absenken des aktiven Halbleitergebiets (203A); Bilden eines schwellwertspannungseinstellenden Halbleitermaterials (209) auf der freigelegten Oberfläche durch Ausführen eines epitaktischen Aufwachsprozesses; und Bilden einer Gateelektrodenstruktur (251) eines Transistors (250A) auf dem schwellwertspannungseinstellenden Halbleitermaterial (209), wobei die Gateelektrodenstruktur (251) ein dielektrisches Material mit großem ε und ein metallenthaltendes Elektrodenmaterial, das auf dem dielektrischen Material mit großem ε gebildet ist, aufweist.
  9. Verfahren nach Anspruch 8, das ferner das Beibehalten der Maskenschicht (205) über einem weiteren aktiven Gebiet umfasst.
  10. Verfahren nach Anspruch 8, wobei die Maskenschicht (205) Siliziumnitrid aufweist.
  11. Verfahren nach Anspruch 8, wobei die Maskenschicht (205) mit einer Dicke von 10 Nanometer (nm) oder weniger hergestellt wird.
  12. Verfahren nach Anspruch 8, wobei das schwellspannungswerteinstellende Halbleitermaterial (209) eine Silizium/Germanium-Legierung umfasst.
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