DE102011076695A1 - Transistoren mit eingebettetem verformungsinduzierenden Material, das in durch einen Oxidationsätzprozess erzeugten Aussparungen ausgebildet ist - Google Patents

Transistoren mit eingebettetem verformungsinduzierenden Material, das in durch einen Oxidationsätzprozess erzeugten Aussparungen ausgebildet ist Download PDF

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Abstract

Bei der Herstellung komplexer Halbleiterbauelemente mit Transistoren, die komplexe Metallgateelektrodenstrukturen mit großem ε und eine verformungsinduzierende Halbleiterlegierung aufweisen, wird die Gleichmäßigkeit und das Leistungsverhalten der Transistoren verbessert, indem verbesserte Aufwachsbedingungen während des selektiven epitaktischen Aufwachsprozesses geschaffen werden. Dazu wird ein Halbleitermaterial an den Isolationsgebieten bewahrt, um damit die Ausbildung ausgeprägter Schultern zu vermeiden. In einigen anschaulichen Ausführungsformen werden zusätzliche Mechanismen eingerichtet, um einen unerwünschten Materialverlust beispielsweise beim Entfernen eines dielektrischen Deckmaterials und dergleichen zu vermeiden.

Description

  • Gebiet der vorliegenden Erfindung
  • Generell betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere Transistoren mit verformten Kanalgebieten, indem eingebettetes Si/Ge (Silizium/Germanium) verwendet wird, um die Ladungsträgerbeweglichkeit in dem Kanalgebieten der Transistoren zu erhöhen.
  • Beschreibung des Stands der Technik
  • Die Herstellung komplexer integrierter Schaltungen macht es erforderlich, dass eine große Anzahl an Transistoren, die das dominierende Schaltungselement für komplexe Schaltungen darstellen, auf einem Chipgebiet herzustellen ist. Beispielsweise werden mehrere 100 Millionen Transistoren in aktuell verfügbaren komplexen integrierten Schaltungen vorgesehen. Generell wird eine Vielzahl von Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie eine der vielversprechendsten Vorgehensweisen ist auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz. In CMOS-Schaltungen werden komplementäre Transistoren, d. h. p-Kanaltransistoren und n-Kanaltransistoren, verwendet, um Schaltungselemente aufzubauen, etwa Inverter und andere Logikgatter, so dass äußerst komplexe Schaltungsanordnungen gestaltet werden. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor oder allgemein ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche aus stark dotierten Drain- und Sourcegebieten und einem inves oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, ist durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt u. a. von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Daher ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die kontinuierliche Verringerung der Transistorabmessungen zieht jedoch eine Reihe von damit verknüpften Problemen nach sich, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren erreicht werden. Beispielsweise sind äußerst komplexe Dotierstoffprofile in vertikaler Richtung und in lateraler Richtung in den Drain- und Sourcegebieten erforderlich, um damit einen geringen Schichtwiderstand und Kontaktwiderstand in Verbindung mit der gewünschten Kanalsteuerbarkeit zu erreichen. Ferner muss das Dielektrikumsmaterial ebenfalls an die geringere Kanallänge angepasst werden, um damit die erforderliche Kanalsteuerbarkeit beizubehalten. Jedoch üben einige Mechanismen zum Beibehalten einer hohen Kanalsteuerbarkeit auch einen negativen Einfluss auf die Ladungsträgerbeweglichkeit in dem Kanalgebiet des Transistors aus, wodurch die Vorteile teilweise aufgehoben werden, die durch die Verringerung der Kanallänge erreicht werden.
  • Da die stetige Größenreduzierung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, die Anpassung und möglicherweise die Neuentwicklung sehr komplexer Prozesstechniken notwendig macht, und auch zu einem weniger ausgeprägten Zuwachs an Leistungsvermögen auf Grund der Beeinträchtigung der Beweglichkeit beiträgt, wurde auch vorgeschlagen, die Kanalleitfähigkeit der Transistoren zu verbessern, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet bei einer vorgegebenen Kanallänge erhöht wird, wodurch eine Leistungssteigerung möglich ist, die vergleichbar ist mit dem Voranschreiten zu einem Technologiestandard, der ansonsten äußerst kleine kritische Abmessungen erfordern würde, wobei aber viele der Prozessanpassungen, die mit der Bauteilgrößenreduzierung verknüpft sind, vermieden oder zumindest zeitlich hinausgeschoben werden können.
  • Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder eine kompressive Verspannung in der Nähe des Kanalgebiets geschaffen wird, um damit eine entsprechende Verformung in dem Kanalgebiet zu erzeugen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer Zugverformung in dem Kanalgebiet bei einer standardmäßigen Kristallanordnung des aktiven Siliziummaterials, d. h. einer (100) Oberflächenorientierung mit einer Ausrichtung der Kanallänge entlang einer <110> Richtung, die Beweglichkeit von Elektronen, was sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit ausdrückt. Andererseits kann eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Die Einführung einer Verspannungs- bzw. Verformungstechnologie in den Herstellungsvorgang für integrierte Schaltungen ist ein äußerst vielversprechender Ansatz, da verformtes Silizium als eine „neue” Art an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien notwendig sind, wobei viele der gut etablierten Fertigungstechniken weiterhin anwendbar sind.
  • Es wurde daher vorgeschlagen, beispielsweise ein Silizium/Germanium-Material in der Nähe des Kanalgebiets einzubauen, um damit eine kompressive Verspannung hervorzurufen, die zu einer entsprechenden Verformung führt. Bei der Herstellung des Si/Ge-Materials werden die Drain- und Sourcebereiche der PMOS-Transistoren selektiv abgesenkt, um Aussparungen zu erzeugen, während die NMOS-Transistoren maskiert sind, und nachfolgend wird das Silizium/Germanium-Material selektiv in den Aussparungen des PMOS-Transistors durch epitaktisches Aufwachsen hergestellt.
  • Obwohl diese Technik deutliche Vorteile im Hinblick auf eine Leistungssteigerung von p-Kanaltransistoren und somit im Hinblick auf das gesamte CMOS-Bauteil besitzt, zeigt sich dennoch, dass in komplexen Halbleiterbauelementen mit einer großen Anzahl an Transistoren eine erhöhte Variabilität des Bauteilleistungsverhaltens beobachtet wird, was mit der zuvor beschriebenen Technik im Zusammenhang gebracht wird, wenn ein verformtes Silizium-Germaniumlegierungsmaterial in die Drain- und Sourcegebiete von p-Kanaltransistoren eingebaut wird.
  • Die Anwesenheit eines verformungsinduzierenden Silizium/Germanium-Materials in den Drain- und Sourcegebieten von p-Kanaltransistoren ändert drastisch den Durchlassstrom des Transistors und somit können selbst kleinste Schwankungen während des Einbaus des Silizium/Germaniummaterials oder jegliche Schwankungen der Materialzusammensetzung daher wesentlich das Leistungsverhalten der p-Kanaltransistoren beeinflussen. Die verformungsinduzierende Wirkung des eingebetteten Silizium/Germanium-Materials hängt von der Menge des eingebetteten verformungsinduzierenden Halbleitermaterials, dem Abstand in Bezug auf das Kanalgebiete und auch von der Größe und Form des verformungsinduzierenden Halbleitermaterials ab. Beispielsweise führt der Einbau eines größeren Anteils an Germanium zu einer Zunahme der resultierenden Verformung, da die entsprechende Gitterfehlanpassung zwischen dem Silizium/Germaniummaterial und dem Siliziummaterial des aktiven Gebiets erhöht wird. Die maximale Konzentration an Germanium in der Halbleiterlegierung hängt jedoch von der angewendeten Prozessstrategie ab, da eine weitere Zunahme der Germaniumkonzentration zu einer unerwünschten Germaniumagglomeration führen kann, die wiederum für eine erhöhte Anzahl an Gitterdefekten und dergleichen sorgt. Ferner hängen die Menge des verformungsinduzierenden Materials und dessen Form in den Drain- und Sourcegebieten von der Größe und der Form der Aussparungen ab, die in den Drain- und Sourcebereichen erzeugt werden, wobei auch der wirksame Abstand von dem Kanalgebiet im Wesentlichen auf der Grundlage der Größe und der Form der jeweiligen Aussparungen festgelegt wird.
  • Ein typischer konventioneller Prozessablauf zur Herstellung eines eingebetteten Silizium/Gemaniummaterials in p-Kanaltransistoren kann die folgenden Prozessschritte umfassen. Nach der Herstellung der aktiven Halbleitergebiete, was typischerweise durch Herstellen geeigneter Isolationsgebiete bewerkstelligt wird, die lateral die aktiven Gebiete begrenzen, werden die Elektrodenstrukturen auf der Grundlage einer geeigneten Prozessstrategie hergestellt. D. h., geeignete Materialien, dielektrische Materialien, Elektrodenmaterialien und dergleichen werden in Verbindung mit einer oder mehreren dielektrischen Deckmaterialien bereitgestellt, die zusätzlich zur Verwendung beim eigentlichen Strukturieren des Gateschichtstapels auch als eine Ätz- und Abscheidemaske in einer späteren Fertigungsphase dienen, wenn das eingebettete verformungsinduzierende Silizium/Germanium-Material aufgebracht wird. In anspruchsvollen Anwendungen werden die Gateelektrodenstrukturen der Feldeffekttransistoren mit einer Gatelänge von 50 nm und weniger bereitgestellt, wodurch ein höheres Transistorleistungsverhalten beispielsweise im Hinblick auf die Schaltgeschwindigkeit und den Durchlassstrom geschaffen wird. Die kleineren kritischen Abmessungen tragen jedoch zu einer ausgeprägten Abhängigkeit des resultierenden Transistorleistungsvermögens von Prozessschwankungen bei, insbesondere wenn derartige Prozessschwankungen beim Einbau eines sehr effizienten leistungssteigernden Mechanismus auftreten können, etwa beim Einbau des verformungsinduzierenden Silzium/Germanium-Materials in p-Kanaltransistoren, Beispielsweise beeinflusst eine Schwankung des lateralen Abstandes des Silizium/Germanium-Materials in Bezug auf das Kanalgebiet in überproportionaler Weise das endgültig erhaltene Leistungsvermögen, insbesondere wenn grundsätzlich extrem größenreduzierte Transistoren betrachtet werden.
  • Auf der Grundlage des dielektrischen Deckmaterials und der Seitenwandabstandshalterstruktur werden dann Aussparungen in die Drain- und Sourcebereiche geätzt, wobei die Größe und die Form im Wesentlichen auf der Grundlage der Ätzparameter des entsprechenden Ätzprozesses festgelegt werden. Es sollte beachtet werden, dass andere Transistoren, etwa n-Kanaltransistoren, in denen der Einbau einer Silizium/Germanium-Legierung nicht erforderlich ist, durch eine geeignete Maskenschicht abgedeckt sind. Nach jeglichen geeigneten Reinigungsprozessen zur Vorbereitung freiliegender Oberflächenbereiche des Siliziummaterials in den Drain- und Sourcebereichen wird ein selektiver epitaktischer Aufwachsprozess ausgeführt, im welchen das Silizium/Germanium-Material selektiv auf freiliegenden Siliziumoberflächenbereichen abgeschieden wird, während eine ausgeprägtere Abscheidung des Halbleitermaterials auf dielektrischen Oberflächenbereichen, etwa auf dielektrischen Deckmaterialien, Seitenwandabstandshaltern, Isolationsgebieten und Maskenschichten, unterdrückt ist.
  • Wie zuvor erläutert ist, hängt der endgültige Zuwachs in der Leistungssteigerung der p-Kanaltransistoren wesentlich von der Menge an verformten Halbleitermaterial und seinem Abstand von dem Kanalgebiet ab. Folglich wurden große Anstrengungen unternommen, um eine Prozessstrategie zu entwickeln, in der eine Vielzahl komplexer Prozesse auf der Grundlage eines hohen Grades an Prozessgleichmäßigkeit über die einzelnen Halbleiterchipgebiete hinweg und auch über gesamte Substrate hinweg ausgeführt werden, um jegliche Schwankungen der Transistoreigenschaften zu reduzieren.
  • Es ist gut bekannt, dass eine Vielzahl von Prozessen, etwa plasmaunterstützte Ätzprozesse, Abscheideprozesse und dergleichen, durch die lokale Struktur der Substratoberfläche, die zu behandeln ist, beeinflusst werden. D. h., die Ätzrate in plasmaunterstützten Ätzprozessen ist durch die „Strukturmusterdichte, d. h. durch das Verhältnis der zu ätzenden Oberflächenbereichen zu dem im Wesentlichen ätzresistiven Oberflächenbereich, beeinflusst sind. wenn beispielsweise eine große Anzahl an dicht gepackter Bauteilbereiche mit entsprechenden Aussparungen zu versehen sind, ist die resultierende Ätzrate in diesen Bauteilbereich anders als eine Ätzrate in einem Bereich, in welchem eine moderat große Anzahl von mehr oder minder isolierten aktiven Gebieten zu ätzen sind. Die entsprechende Wirkung ist auch als „strukturmusterabhängige Prozessrate” bekannt. In ähnlicher Weise kann auch die Abscheiderate bis zu einem gewissen Grad in Abhängigkeit von der lokalen Strukturmusterdichte variieren, wobei beispielsweise in selektiven epitaktischen Aufwachsrezepten zur Herstellung von Silizium/Germanium ein stärkeres Füllverhalten in dicht gepackten Bauteilbereichen beobachtet werden, kann im Vergleich zu mehr oder mehr isolierten Bauteilgebieten, während in anderen Fallen genau das gegenteilige Abscheideverhalten auftritt.
  • Folglich ist es sehr schwer, die Prozessparameter des selektiven epitaktischen Aufwachsprozesses derart einzustellen, dass eine im Wesentlichen gleichmäßige Füllhöhe der Silizium/Germanium-Legierung über das gesamte Chipgebiet hinweg erreicht wird. Wenn ferner versucht wird, eine im Wesentlichen gleichmäßige Füllhöhe über das Substrat hinweg zu erreichen, können dennoch die lokalen Füllbedingungen unterschiedlich sein in den einzelnen aktiven Gebieten, wenn etwa eine Aussparung gefüllt wird, die benachbart zu einem Isolationsgebiet ausgebildet ist, da typischerweise die Materialabscheidung auf dielektrischen Oberflächenbereichen deutlich eingeschränkter ist während des selektiven epitaktischen Aufwachsprozesses. Es werden daher unterschiedliche Füllverhalten in lokal variierender Weise beobachtet, wenn etwa ein Füllverhalten erreicht werden soll, das von unten nach oben stattfindet, während in anderen Fällen ausgeprägte Facetten bzw. Seitenflächen an einer Grenzfläche zwischen einem dielektrischen Material und der selektiv aufgewachsenen Silizium/Germaniumlegierung auftreten. Daher werden viele prozessabhängige Ungleichmäßigkeiten eingeführt, die schließlich zu einer ausgeprägten Schwankung der Transistoreigenschaften insbesondere dann führen, wenn äußerst größenreduzierte komplexe Metallgateelektrodenstrukturen mit großem ε betrachtet werden. Obwohl die Herstellung komplexer Metallgateelektrodenstrukturen mit großem ε in einer frühen Fertigungsphase wesentliche Vorteile im Vergleich zu einem Austauschgateverfahren bringen kann, wie zuvor erläutert ist, die komplexe Wechselwirkung der diversen prozessabhängigen Ungleichmäßigkeiten schließlich zu ausgeprägten Bauteilfehlern führen, wie dies detaillierter mit Bezug zu den 1a bis 1g erläutert ist.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 in einer Fertigungsphase, in der komplexe Metallgateelektrodenstrukturen mit großem ε 160a, 160b, 160c mit lateralen Abmessungen von beispielsweise 50 nm und weniger vorgesehen sind. In dieser Fertigungsphase umfasst das Bauelement 100 typischerweise ein Substrat 101 in Verbindung mit einer Halbleiterschicht 102, etwa einer Siliziumschicht, in der eine Vielzahl aktiver Gebiete vorgesehen sind, wobei der Einfachheit halber ein erstes aktives Gebiet 102a, das das aktive Gebiet von p-Kanaltrarisistoren darstellt, und ein zweites aktives Gebiet 102c gezeigt sind. Generell ist ein aktives Gebiet als ein Halbleitergebiet der Schicht 102 zu verstehen, in und über welchem ein oder mehrere Transistoren herzustellen sind. Die aktiven Gebiete 102a, 102c sind lateral durch eine geeignet dimensioniert und geformte Isolationsstruktur 102b begrenzt, die beispielsweise in Form einer flachen Grabenisolation vorgesehen ist. Wie gezeigt, repräsentieren die Gateelektrodenstrukturen 160a, 160b Gateelektrodenstrukturen von p-Kanaltransistoren, die in und über dem aktiven Gebiet 102a herzustellen sind, während die Gateelektrodenstruktur 160c die Gateelektrodenstruktur eines n-Kanaltransistors ist, der in und über dem aktiven Gebiet 102c herzustellen ist. In der gezeigten Fertigungsphase enthalten die Gateelektrodenstrukturen 160a, 160b, 160c ein Gatedielektrikumsmaterial 161, das darin eingebaut ein Gatedielektrikumsmaterial aufweist, um damit die gesamte Dielektrizitätskonstante zu erhalten, die 10,0 oder höher ist, wobei dies bewerkstelligt werden kann auf der Grundlage von Materialien, etwa Hafniumoxid, Zirkonoxid und dergleichen, die generell im Weiteren als dielektrische Materialien mit großem ε bezeichnet werden. Ferner ist ein metallenthaltendes Elektrodenmaterial 162, etwa Titannitrid und dergleichen, typischerweise in Verbindung mit dem dielektrischen Material 161 vorgesehen, um damit die erforderlichen Schwellwertspannungseigenschaften und dergleichen zu erhalten. Es sollte jedoch beachtet werden, dass die Materialien 161, 162 in den Gateelektrodenstrukturen 160a, 160b einerseits und in der Gateelektrodenstruktur 160c andererseits sich in ihrer Materialzusammensetzung unterscheiden können, beispielsweise im Hinblick auf eine Austrittsarbeitsmetallsorte, da typischerweise unterschiedliche Austrittsarbeitswerte für die Gateelektrodenstrukturen unterschiedlicher Transistoren erforderlich sind. Ferner ist ein siliziumbasiertes Elektrodenmaterial 163 in Verbindung mit einer dielektrischen Deckschicht oder einem Deckschichtsystem 164 vorgesehen, das beispielsweise Siliziumnitrid, Siliziumdioxid und dergleichen aufweist. Des weiteren ist eine Abstandshalterstruktur 165, die etwa aus einer oder mehreren Siliziumnitridschichten und dergleichen aufgebaut ist, an Seitenwänden des Elektrodenmaterials 163 und an Seitenwänden der empfindlichen Materialien 162, 161 in den Gateelektrodenstrukturen 160a, 160b ausgebildet, während eine Abstandshalterschicht 165s so vorgesehen ist, dass sie das zweite aktive Gebiet 102c und die Gateelektrodenstruktur 160c abdeckt. Zusätzlich ist eine Ätzmaske 103, etwa eine Lackmaske, über dem zweiten aktiven Gebiet 102c ausgebildet.
  • Das in 1a gezeigte Bauelement 100 kann auf der Grundlage der folgenden Prozessstrategie hergestellt werden. Die Isolationsstruktur 102b wird hergestellt, indem komplexe Lithographie-, Ätz-, Abscheide-, Ausheiz- und Einebnungstechniken ausgeführt werden, um Gräben zu erzeugen und diese mit einem geeigneten dielektrischen Material aufzufüllen, wodurch auch die laterale Größe und die Form der aktiven Gebiete 102a, 120c festgelegt wird. Nach dem Einbau von Dotierstoffen gemäß dem gesamten Bauteilerfordernissen werden die Gateelektrodenstrukturen 160a, 160b, 160c hergestellt, wozu komplexe Abscheide- und Strukturierungsprozesse erforderlich sind, um die Materialien 161, 162 für die diversen Transistorarten bereitzustellen. D. h., da typischerweise unterschiedliche Austrittsarbeitsmetallsorten für die unterschiedlichen Transistorarten vorzusehen sind, wird ein entsprechendes Abscheide-, Maskierungs- und Strukturierungsschema in dieser Fertigungsphase angewendet, woran sich möglicherweise thermische Behandlungen anschließen, um die Materialien 161 und 162 mit den erforderlichen Eigenschaften bereitzustellen. Daraufhin wird das Elektrodenmaterial 163 in Verbindung mit dem Deckmaterial oder den Materialien 164 abgeschieden und nachfolgend werden diese Materialien strukturiert, indem aufwendige Lithographie- und Ätzstrategien angewendet werden, die schließlich zu den Gateelektrodenstrukturen 160a, 160b, 160c mit den gewünschten kritischen Abmessungen führen, d. h. zu einer Gatelänge 160l von 50 nm und deutlich weniger in komplexen Anwendungen. Als nächstes wird die Abstandshalterschicht 165s abgeschieden, wozu ein oder mehrere Abscheideprozesse, etwa Mehrschichtabscheidung, möglicherweise in Verbindung mit einem CVD-(chemische Dampfabscheide-)Prozess bei geringem Druck gehören können, woran sich das Strukturieren der Ätzmaske 103 anschließt, die dann zum Ätzen der Abstandshalterschicht 165s verwendet wird, um damit die Abstandshalterelemente 165 in den Gateelektrodenstrukturen 160a, 160b zu erhalten. Es sollte beachtet werden, dass die Abstandshalterstrukturen 165 zum Einschluss der empfindlichen Gatematerialien verwendet werden und auch als Versatzabstandshalterelemente während der weiteren Bearbeitung zur Herstellung von Aussparungen in dem aktiven Gebiet 102a und zum geeigneten Festlegen der lateralen und vertikalen Dotierstoffprofile in den aktiven Gebieten 102a, 102c in weiter fortgeschrittenen Fertigungsphasen dienen können. Auf Grund des Strukturierungsprozesses der Abstandshalterschicht 165s tritt im Allgemeinen ein gewisser Grad an Materialerosion in freiliegenden Bereichen der Isolationsstruktur 102b und den freiliegenden Deckschichten 164 sowie in dem aktiven Gebiet 102a auf, wie dies durch die gestrichelte Linie angezeigt ist.
  • 1b zeigt schematisch das Bauelement 100 in einer fortgeschrittenen Fertigungsphase, in der Aussparungen 104 in dem aktiven Gebiet 102a erzeugt sind, was typischerweise bewerkstelligt wird, indem ein anisotroper plasmaunterstützter Ätzprozess ausgeführt wird, der in einigen anschaulichen Ausführungsformen als ein in-situ-Prozess beim Strukturieren der Abstandshalterschicht 165s ausgeführt wird. Auf Grund der anisotropen Natur des Ätzprozesses sind die resultierenden Aussparungen 104 im Wesentlichen u-förmig, wobei die Tiefe der Aussparungen wesentlichen von den Prozessparametern des zugehörigen plasmaunterstützten Ätzprozesses abhängt. Nach dem Ätzprozess wird die Maske 103 (siehe 1a) entfernt, wodurch die Abstandshalterschicht 165s freigelegt wird. Daraufhin wird das Bauelement 100 für die nachfolgende selektive Abscheidung einer Silizium/Germanium-Legierung in den Aussparungen 104 vorbereitet, wozu eine Reihe von Reinigungsrezepten und dergleichen gehören kann.
  • 1c zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Phase, in der ein Silizium/Germanium-Material 105 selektiv in den Aussparungen 104 aufgewachsen wird, während die Abstandshalterschicht 165s als eine Abscheidemaske über dem aktiven Gebiet 102c verwendet wird. Wie zuvor erläutert ist, kann bei einem selektiven epitaktischen Aufwachsprozess zusätzlich zu den strukturmusterabhängigen Prozessraten, wie sie zuvor erläutert sind, auch eine gewisse lokale von der Abscheidung abhängige Ungleichmäßigkeit hinzutreten, beispielsweise an Seitenwandflächen 102s der Isolationsstruktur 102g. Häufig wird eine fassettenartige Konfiguration während des Aufwachsens des Materials 105 erhalten, wodurch entsprechende „Schultern” 105s am Rand der peripheren Aussparungen 104 geschaffen wird, während in den zentralen Aussparungen ein im Wesentlichen gleichmäßiges Wachstum des Materials 105 beobachtet wird.
  • Nach dem Aufwachsen des Materials 105 wird die Abstandshalterschicht 165s in die Abstandshalterstruktur 165 in der Gateelektrodenstruktur 160 strukturiert, wobei das aktive Gebiet 102a durch eine Lackmaske (nicht gezeigt) abgedeckt ist, während in anderen Fällen eine entsprechende Materialerosion in den Deckschichten 164 der Gateelektrodenstrukturen 160a, 160b und auch in der Silizium/Germanium-Legierung 105 auftritt.
  • 1d zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der eine Prozessstrategie angewendet wird, die das nachfolgende Entfernen der Deckschichten 164 erfordert, während die Abstandshalterstruktur 165 beibehalten wird, um damit die Integrität der empfindlichen Gatematerialien zu bewahren und auch um die Verwendung der Abstandshalterstruktur 165 als eine Versatzabstandshalterstruktur zur weiteren Bearbeitung zu ermöglichen, wenn beispielsweise Drain- und Sourcedotiermittel eingebaut werden. Um die Abstandshalterstruktur 165 im Wesentlichen zu bewahren, werden Opferabstandshalterelemente 106, die beispielsweise aus Siliziumdioxid aufgebaut sind, hergestellt, was bewerkstelligt wird, indem ein geeignetes Oxidmaterial abgeschieden und dieses auf der Grundlage eines plasmaunterstützten Ätzprozesses strukturiert wird. Während des entsprechenden Ätzprozesses findet somit eine weitere Erosion des Materials 105 statt, wie dies durch 105e angegeben ist, wobei auch ein gewisser Materialverlust in der Isolationsstruktur 102b beobachtet wird.
  • 1e zeigt schematisch das Bauelement 100 nach dem Ausführen eines weiteren Ätzprozesses, beispielsweise auf der Grundlage geeigneter nasschemischer Ätzrezepte, etwa mit heißer Phosphorsäure und dergleichen, um die dielektrischen Deckschichten 164 (siehe 1d) zu entfernen, wodurch das siliziumbasierte Elektrodenmaterial 163 in den Gateelektrodenstrukturen 160a, 160b, 160c freigelegt wird. Während des zugehörigen Ätzprozesses kann jedoch eine weitere Erosion insbesondere des Materials 105 beobachtet werden, so dass insgesamt bis zu einem Drittel der anfänglich abgeschiedenen Silizium/Germanium-Legierung verloren geht. Insbesondere die ausgeprägten Schultern 105s üben einen wesentlichen Einfluss auf die schließlich erhaltenen Transistoreigenschaften aus und führen auch zu erhöhten Ausbeuteverlusten in einer späteren Fertigungsphase.
  • 1f zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind Transistoren 150a, 150b in und über dem aktiven Gebiet 102a auf der Grundlage der Gateelektrodenstrukturen 160a, 160b ausgebildet. In ähnlicher Weise ist ein Transistor 150c in und über dem aktiven Gebiet 102c ausgebildet und umfasst die Gateelektrodenstruktur 160c. Die Transistoren 150a, 150b sind p-Kanaltransistoren und somit hängt deren Leistungsvermögen von der verformungsinduzierenden Wirkung in einem Kanalgebiet 152 ab, wobei diese Wirkung durch das zuvor gewachsene Halbleitermaterial 105 hervorgerufen wird. Auf Grund der ausgeprägten Schultern 150s und auf Grund des großen Materialverlusts des Materials 105 während der vorhergehenden Bearbeitung, wie dies zuvor erläutert ist, ist somit die endgültig erreichte Verformung in den Kanalgebieten 152 der Transistoren 150a, 150b generell geringer und kann auch sehr ungleichmäßig sein, beispielsweise im Hinblick auf den Unterschied des Materials 105, das unmittelbar benachbart zu den Isolationsgebieten 102b im Vergleich zum Material 105 ausgebildet ist, das in einem zentralen Bereich des aktiven Gebiets 102a angeordnet ist. Wenn beispielsweise mehr als zwei Transistoren in dem aktiven Gebiet 102a ausgebildet sind, besitzen zentrale Transistoren ein sehr unterschiedliches Leistungsverhalten im Vergleich zu „Randtransistoren”, die benachbart zu einem Isolationsgebiet vorgesehen sind.
  • Ferner umfassen die Transistoren 150a, 150b und 150c Drain- und Sourcegebiete 151 mit einem geeigneten lateralen und vertikalen Dotierstoffprofil, wobei anzumerken ist, dass die Drain- und Sourcegebiete 151 in dem aktiven Gebiet 102a von inverser Leitfähigkeit im Vergleich zu den Drain- und Sourcegebieten 151 in dem aktiven Gebiet 102c sind. Das Dotierstoffprofil der Drain- und Sourcegebiete 151 kann auf der Grundlage einer Abstandshalterstruktur 167 möglicherweise in Verbindung mit der Abstandshalterstruktur 165 eingestellt werden, wobei auch die ausgeprägte Schultern 105s zu Prozessungleichmäßigkeiten bei der Herstellung der Abstandshalterstruktur 167 auf Grund des ausgeprägten Unterschiedes zwischen zentralen Bereichen und peripheren Bereichen des aktiven Gebietes 102a beitragen.
  • Ferner sind Metallsilizidgebiete 156 in den Drain- und Sourcegebieten vorgesehen, wobei auf Grund der unvorteilhaften Form und der Struktur der Schultern 150s generell eine geringere Dicke des Metallsilizids 156 in diesen Bereichen im Vergleich zu dem zentralen Metallsilizids 156 und im Vergleich zu dem Metallsilizid 156 in dem Transistor 150c beobachtet wird. Die Ungleichmäßigkeit in der Dicke des Metallsilizidmaterials in den Drain- und Sourcegebieten 151 der Transistoren 150a, 150b übt einen wesentlichen Einfluss aus und führt zu Bauteilfehlern bei der Herstellung von Kontaktelementen in einer späteren Fertigungsphase. Ferner kann Metallsilizidmaterial 166 auch in den Gateelektrodenstrukturen 160a, 160b, 160c ausgebildet sein, wodurch eine bessere Leitfähigkeit der Gateelektrodenstrukturen erreicht wird.
  • Die Transistoren 150a, 150b, 150c können auf der Grundlage einer beliebigen geeigneten Prozessstrategie hergestellt werden, in der die Drain- und Sourcedotiermittel eingebaut und die Abstandshalterstruktur 167 erzeugt wird, wobei, wie zuvor erläutert ist, die ausgeprägte Oberflächenungleichmäßigkeit der Schultern 150s zu einer ungleichmäßigen Abstandshalterbreite führt, was wiederum zu Ungleichmäßigkeiten in den Drain- und Sourcegebieten der „Randtransistoren” im Vergleich zu den zentralen Transistoren beiträgt. Nach jeglichen Ausheizprozessen werden die Metallsilizidmaterialien 156, 166 hergestellt, beispielsweise unter Anwendung gut etablierter Prozessstrategien zum Abscheiden eines oder mehrerer gewünschter hochschmelzender Metalle, etwa Nickel, Platin, und dergleichen, und durch in Gang setzen einer chemischen Reaktion, wobei die Metallsiliziddicke an den Schultern 156s reduziert ist.
  • 1g zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der eine Kontaktebene 120 so hergestellt ist, dass diese die Transistoren 150a, 150b, 150c umschließt und passiviert. Die Kontaktebene 120 umfasst das erste dielektrische Material 121, etwa ein Siliziumnitridmaterial, woran sich ein zweites dielektrisches Material 122, etwa in Form eines Siliziumdioxidmaterials und dergleichen anschließt. Zu diesem Zweck können gut etablierte Abscheiderezepte angewendet werden. Nach dem Einebnen der dielektrischen Materialien werden aufwendige Strukturierungsschemata angewendet, um Öffnungen in den dielektrischen Materialien 122, 121 zu schaffen, wobei in einem abschließenden Ätzschritt typischerweise das Metallsilizid 156 in den Drain- und Sourcegebieten 151 als ein Ätzstoppmaterial verwendet wird. Auf Grund der geringeren Dicke in den „Randtransistoren”, die durch die Schultern 105s hervorgerufen wird, sind die Ätzstoppeigenschaften deutlich geringer, so dass der Ätzprozess durch das Metallsilizidmaterial 156 durchätzen und tief in das aktive Gebiet 102a eindringen kann, was beim Auffüllen der Kontaktöffnungen mit einem leitenden Material zu einem Kurzschluss der Drain- und Sourcegebiete 151 führen kann, wodurch die Transistoreigenschaften wesentlich geändert werden oder wodurch sogar ein totaler Bauteilausfall erfolgt.
  • Folglich kann die Vielzahl komplexer Prozessschritte, die bei der Bereitstellung einer verformungsinduzierenden Halbleiterlegierung in komplexen Transistoren beteiligt sind, zu einer ausgeprägten Transistorvariabilität und zu deutlichen Ausbeuteverlusten führen.
  • Im Hinblick auf die zuvor beschriebene Situation betrifft die vorliegende Erfindung Fertigungstechniken und Halbleiterbauelemente, in denen eine verformungsinduzierende Halbleiterlegierung in das aktive Gebiet eingebaut wird, insbesondere in Transistoren mit komplexen Metallgateelektrodenstrukturen mit großem ε, wobei jedoch eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert werden.
  • Überblick über die Erfindung
  • Die vorliegende Erfindung stellt allgemein Fertigungstechniken und Halbleiterbauelemente bereit, in denen eine bessere Transistorgleichmäßigkeit erreicht wird, indem die Bedingungen insbesondere während des kritischen Abscheidens einer verformungsinduzierenden Halbleiterlegierung verbessert werden, was erreicht werden kann, indem speziell die Seitenwandneigung der Aussparungen gesteuert wird, die vor dem Abscheiden der verformungsinduzierenden Halbleiterlegierung herzustellen sind. In weiteren anschaulichen hierin offenbarten Aspekten werden zusätzlich zur Verbesserung der Abscheidegleichmäßigkeit während des selektiven epitaktischen Aufwachsprozesses weitere Strategien angewendet, um eine synergetische Wirkung im Hinblick auf eine bessere Transistorgleichmäßigkeit und im Hinblick auf eine deutliche Verringerung von Ausbeuteverlusten zu erreichen, wodurch eine Skalierung komplexer Halbleiterbauelemente, die Metallgateelektrodenstrukturen mit großem ε aufweisen, die in einer frühen Fertigungsphase hergestellt sind, möglich ist.
  • Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden einer Gateelektrodenstruktur eines Transistors über einem aktiven Gebiet, das lateral durch ein Isolationsgebiet begrenzt ist, wobei das aktive Gebiet ein Halbleiterbasismaterial aufweist. Das Verfahren umfasst ferner das Bilden einer Aussparung in dem aktiven Gebiet zwischen der Gateelektrodenstruktur und dem Isolationsgebiet und des Bewahren eines Teils des Halbleiterbasismaterials benachbart zu dem Isolationsgebiet derart, dass die Aussparung von dem Isolationsgebiet abgegrenzt ist. Das Verfahren umfasst ferner das Bilden einer verformungsinduzierenden Halbleiterlegierung in der Aussparung unter Anwendung des bewahrten Teils als ein Saatmaterial. Ferner werden Drain- und Sourcegebiete des Transistors in dem aktiven Gebiet hergestellt.
  • Ein weiteres anschauliches hierin offenbartes Verfahren betrifft die Herstellung eines Transistors in einem Halbleiterbauelement. Das Verfahren umfasst das Bilden mehrerer Gateelektrodenstrukturen über einem aktiven Gebiet, das ein Halbleitermaterial aufweist und das lateral durch ein Isolationsgebiet begrenzt ist. Das Verfahren umfasst ferner das Ausführen eines plasmaunterstützten Ätzprozesses derart, dass Aussparungen in dem aktiven Gebiet erzeugt werden, wobei die Aussparungen lateral durch das Halbleitermaterial begrenzt sind. Das Verfahren umfasst ferner das Bilden einer verformungsinduzierenden Halbleiterlegierung in den Aussparungen und das Bilden von Drain- und Sourcegebieten in dem aktiven Gebiet.
  • Ein anschauliches hierin offenbartes Halbleiterbauelement umfasst eine Gateelektrodenstruktur, die über einem aktiven Gebiet ausgebildet ist, das lateral durch ein Isolationsgebiet begrenzt ist, wobei die Gateelektrodenstruktur ein dielektrisches Material mit großem ε, ein metallenthaltendes Elektrodenmaterial, das über dem dielektrischen Material mit großem ε ausgebildet ist, und ein siliziumenthaltendes Halbleitermaterial und ein Metallsilizid aufweist. Das Halbleiterbauelement umfasst ferner eine verformungsinduzierende Halbleiterleiterlegierung, die in den aktiven Gebieten ausgebildet ist und eine im Wesentlichen gleichmäßig geneigte Seitenwand benachbart zu dem Isolationsgebiet besitzt.
  • Kurze Beschreibung der Zeichnungen
  • Diverse Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen auch deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1g schematisch Querschnittsansichten eines komplexen Halbleiterbauelements während diverser Fertigungsphasen zeigen, wenn eine verformungsinduzierende Halbleiterlegierung in p-Kanaltransistoren gemäß einer komplexen konventionellen Prozessstrategie hergestellt wird; und
  • 2a bis 2i schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wenn eine verformungsinduzierende Halbleiterlegierung mit verbesserter Gleichmäßigkeit hergestellt wird, wobei in einigen anschaulichen Ausführungsformen zusätzliche Maßnahmen ergriffen werden, um die Transistorgleichmäßigkeit weiter zu verbessern und um Ausbeuteverluste zu reduzieren.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Die vorliegende Erfindung betrifft Fertigungstechniken und Halbleiterbauelemente, in denen eine höhere Prozessrobustheit in Verbindung mit einer besseren Gleichmäßigkeit von Transistoreigenschaften auf der Grundlage eines eingebetteten verformungsinduzierenden Halbleitermaterials während einer Prozesssequenz erreicht wird, in der aufwendige Metallgateelektrodenstrukturen mit großem ε in einer frühen Fertigungsphase hergestellt werden. Dazu werden in einigen anschaulichen Ausführungsformen die Aufwachsbedingungen während des selektiven epitaktischen Aufwachsprozesses verbessert, indem die entsprechende Aussparung auf der Grundlage eines plasmaunterstützten Ätzprozesses derart hergestellt wird, das ein Haibleitermaterial am Rand des aktiven Gebiets beibehalten wird, so dass ein direkter Kontakt des aufwachsenden Halbleiterlegierungsmaterials und des dielektrischen Materials an den Seitenwänden der benachbarten Isolationsgebiete vermieden wird. Auf diese Weise werden im Wesentlichen die gleichen Aufwachsbedingungen in zentralen Bereichen des aktiven Gebiets im Vergleich zu den peripheren Gebieten oder Randgebieten erreicht, wodurch ein hohes Maß an Gleichmäßigkeit für ansonsten vorgegebene Prozessparameter des selektiven epitaktischen Aufwachsprozesses erreicht wird. Dazu wird in einigen anschaulichen Ausführungsformen der plasmaunterstützte Ätzprozess in einer Ätzatmosphäre ausgeführt, in die zusätzlich eine oxidierende Sorte, etwa Sauerstoffgas, zugeführt wird, so dass zu einem gewissen Grade eine Oxidation von Seitenwandoberflächenbereichen der Aussparungen in Gang gesetzt wird, die gerade geätzt werden, wodurch ein hoher Grad an Passivierung der Seitenwandoberflächenbereiche erreicht wird. Auf diese Weise wird eine im Wesentlichen V-förmige Konfiguration erreicht, wodurch ein gewünschter Teil des Halbleitermaterials zuverlässig bewahrt wird, der somit die Aussparungen von benachbarten Isolationsgebieten trennt.
  • Des weiteren können zusätzliche Maßnahmen ergriffen werden, um die gesamte Gleichmäßigkeit des resultierenden verformungsinduzierenden Mechanismus noch weiter zu verbessern, wobei insbesondere die gesamten Materialverluste deutlich verringert werden im Vergleich zu konventionellen Strategien, so dass nicht nur eine bessere Gleichmäßigkeit erreicht wird, sondern auch generell die Effizienz des verformungsinduzierenden Mechanismus erhöht wird, ohne dass ein größeres Volumen der Ausaparungen erforderlich ist und/oder ohne dass andere Prozessparameter oder eine andere Geometrie erforderlich sind, d. h. eine größere Füllhöhe der anfänglich bereitgestellten verformungsinduzierenden Halbleiterlegierung. Auf Grund der verbesserten Gleichmäßigkeit und auf Grund des generell geringeren Verlustes des verformungsinduzierenden Halbleitermaterials werden auch bessere Bedingungen erreicht, um Kontaktelemente herzustellen, wodurch die Wahrscheinlichkeit des Durchätzens eines Metallsilizids deutlich verringert wird, wenn Kontaktöffnungen hergestellt werden, die eine Verbindung zum Rand von aktiven Gebieten von p-Kanaltransistoren herstellen.
  • Mit Bezug zu den 2a bis 2i werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch bei Bedarf auf die 1a bis 1g verwiesen wird.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem Substrat 201 und eine Halbleiterschicht 202, etwa in Form einer siliziumbasierten Schicht, oder in Form eines anderen geeigneten Halbleitermaterials, das einen hohen Anteil an Silizium aufweist. Die Halbleiterschicht 202 wird so hergestellt, dass diese direkt mit einem kristallinen Halbleitermaterial des Substrats 201 in Kontakt ist, wenn eine Vollsubstratarchitektur betrachtet wird, wie dies in 2a gezeigt ist, während in anderen Fällen eine SOI-(Silizium-auf-Isolator-)Architektur bereitgestellt wird, wenn ein vergrabenes isolierendes Material (nicht gezeigt) unter der Halbleiterschicht 202 ausgebildet ist. Die Schicht 202 ist ein zusammenhängendes Halbleitermaterial in einer anfänglichen Phase und wird dann in eine Vielzahl aktiver Gebiete unterteilt, etwa in aktive Gebiete 202a, 202c, indem geeignete Isolationsstrukturen 202b erzeugt werden.
  • Generell besitzen das Isolationsgebiet 202b und die aktiven Gebiete 202a, 202c ähnliche Eigenschaften, wie sie bereits zuvor mit Bezug zu dem Bauelement 100 beschrieben sind. Somit wird im Hinblick auf diese Komponenten und zugehörige Fertigungstechniken zu deren Herstellung darauf hingewiesen, dass hier auch die gleichen Kriterien gelten, wie sie zuvor erläutert sind.
  • Ferner sind in dieser Fertigungsphase Gateelektrodenstrukturen 260a, 260b auf dem aktiven Gebiet 202a ausgebildet, das in einigen Fallen ein zusätzliches Halbleitermaterial 207 mit geeigneten elektronischen Eigenschaften aufweisen kann, um damit die gesamten Schwellwertspannungseigenschaften der Transistoren einzustellen, die noch in und über dem aktiven Gebiet 202a zu erzeugen sind. in diesem Falle wird das Material 207 beispielsweise in Form einer Silizium/Germanium-Legierung als ein Teil des aktiven Gebiets 202a vorgesehen, dessen Halbleiterbasismaterial eine andere Materialzusammensetzung im Vergleich zu dem schwellwertspannungseinstellenden Material 207 besitzt. Andererseits ist eine Gateelektrodenstruktur 260c über dem aktiven Gebiet 202c ausgebildet, wobei ein entsprechendes schwellwertspannungseinstellendes Halbleitermaterial weggelassen ist, wenn ein Transistor unterschiedlicher Leitfähigkeitsart oder generell mit unterschiedlichen Schwellwertspannungseigenschaften in und über dem aktiven Gebiet 202c herzustellen ist. Es sollte jedoch beachtet werden, dass die Schicht 207 in dem aktiven Gebiet 202a auch weggelassen werden kann, wobei dies von der Art des darin herzustellenden Transistors abhängt. Die Gateelektrodenstrukturen 260a, 260b, 260c besitzen einen geeigneten Aufbau und weisen ein Gatedielektrikumsmaterial 261 auf, das eine dielektrische Komponente mit großem ε aufweist, woran sich ein metallenthaltendes Elektrodenmaterial 262 und ein siliziumenthaltendes Halbleitermaterial 263 anschließen, und darauf eine dielektrische Deckschicht oder ein Deckschichtsystem 264 vorgesehen ist, wie dies auch beispielsweise zuvor mit Bezug zu dem Bauelement 100 erläutert ist. In einigen anschaulichen Ausführungsformen ist eine Abstandshalterstruktur 265 auf den Gateelektrodenstrukturen 260a, 260b und auch in der Gateelektrodenstruktur 260c ausgebildet, wodurch eine sehr ähnliche und gleichmäßige Bauteilkonfiguration in dieser Fertigungsphase bereitgestellt wird. In diesem Falle kann eine zusätzliche Maskenschicht 208, etwa eine Siliziumdioxidschicht und dergleichen, so hergestellt werden, dass diese das zweite aktive Gebiet 202c und die Gateelektrodenstruktur 260c abdeckt. Ferner ist eine Ätzmaske, etwa eine Lackmaske 203 so vorgesehen, dass das zweite aktive Gebiet 202c abgedeckt wird.
  • Im Hinblick auf die Herstellung der Gateelektrodenstrukturen 260a, 260b, 260c gelten die gleichen Kriterien, wie sie auch zuvor erläutert sind. Wenn die Halbleiterschicht 207 vorzusehen ist, wird eine geeignete Prozesssequenz eingerichtet, bevor die Gateelektrodenstrukturen hergestellt werden, indem beispielsweise das aktive Gebiet 202c unter Anwendung eines geeigneten Hartmaskenmaterials, etwa unter Verwendung von Siliziumdioxid, Siliziumnitrid und dergleichen, abgedeckt wird, und indem selektiv ein gewünschtes Halbleiterlegierungsmaterial auf der Grundlage des aktiven Gebiets 202a aufgewachsen wird, d. h. auf dem Halbleitermaterial der anfänglichen Halbleiterschicht 202. Daraufhin werden die Gateelektrodenstrukturen 260a, 260b, 260c hergestellt, wie dies beispielsweise zuvor beschrieben ist, wobei abschließend die Abstandshalterstruktur 265 hergestellt wird, indem eine oder mehrere Materialschichten, etwa Siliziumnitridschichten, abgeschieden und diese Schichten in einem nicht-maskierten Ätzprozess strukturiert werden, wobei gleichzeitig die Abstandshalterstruktur 265 für jede der Gateelektrodenstrukturen 260a, ..., 260c erzeugt wird. In diesem Falle erfahren die Gateelektrodenstrukturen 260a, 260b einerseits und die Gateelektrodenstruktur 260c sowie die entsprechenden aktiven Gebiete 202a, 202c und die benachbarten Isolationsgebiete 202b andererseits die gleiche Prozessgeschichte, wodurch die gesamte Prozessgleichmäßigkeit verbessert wird. Daraufhin wird die Maskenschicht 208 hergestellt, beispielsweise durch Vorsehen eines Siliziumdioxidmaterials mit geeigneter Dicke und durch Strukturieren des Materials 208 unter Anwendung der Maske 203, wobei generell sehr selektive Ätzrezepte und die generell geringere Dicke der Schicht 208 nicht in unterwünschter Weise die Gateelektrodenstrukturen 260a, 260b und freiliegende Bereiche des Isolationsgebiets 202b beeinflussen.
  • 2b zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Prozessphase, in der eine plasmaunterstützte Ätzatmosphäre 209 eingerichtet wird, was auf der Grundlage gut etablierter Prozessrezepte bewerkstelligt werden kann, beispielsweise in Anwesenheit der Maske 203 oder nach der Entfernung der Maske 203. Im Gegensatz zu konventionellen Prozessrezepten wird jedoch eine zusätzliche oxidierende Sorte, beispielsweise in Form von Sauerstoffgas 209o, in die Atmosphäre 209 eingebracht, wodurch ein Oxidmaterial 204o auf freiliegenden Seitenwandoberflächenbereichen der Aussparungen 204 erzeugt wird, die kontinuierlich während der Einwirkung der Umgebung 209, die die oxidierende Sorte 209o enthält, erzeugt werden. Beim Ätzen in die Tiefe des aktiven Gebiets 202a und die zunehmende Abtragung des Halbleiterbasismaterials führt somit das Oxidmaterial 204o vorzugsweise zu einer Passivierung der Seitenwände, so dass eine im Wesentlichen sich verjüngende Querschnittsform, d. h. eine abgeschrägte Querschnittsform, der Aussparungen 204 erhalten wird.
  • 2c zeigt schematisch das Bauelement 200 nach dem plasmaunterstützten Ätzprozess 209 (siehe 2b), wobei die Aussparungen 204 sich bis zu einer gewünschten Tiefe in dem Basismaterial des aktiven Gebiets 202a erstrecken, wodurch eine im Wesentlichen V-förmige Querschnittsform der Aussparungen 204 erhalten wird. D. h., die Seitenwandoberflächenbereiche 204o, die aus Oxidmaterial aufgebaut sind, sind im Wesentlichen gleichmäßig geneigt und bewahren damit einen Teil 202r des Basismaterials des aktiven Gebets 202a benachbart zu dem Isolationsgebiet 202b. Das verbleibende Basismaterial 202r möglicherweise in Verbindung mit einer dünnen Schicht eines schwellwertspannungseinstellenden Halbleitermaterials (siehe 2a) trennt folglich die Aussparungen 204 von dem Isolationsgebiet 202b. Es sollte beachtet werden, dass der Grad der Neigung der Seitenwandoberflächenbereiche 204o, die aus den oxidierten Basismaterial aufgebaut sind, effizient gesteuert werden kann, indem geeignete Prozessparameter, etwa die Gasdurchflussrate der oxidierenden Sorte für ansonsten gegebene Prozessparameter, gesteuert werden kann, wobei ein geeigneter Satz an Parameterwerten effizient bestimmt werden kann, indem Experimente mit unterschiedlichen Parametereinstellungen ausgeführt und die resultierende Querschnittsform der Aussparungen 204 für die diversen Testbauelemente überwacht werden.
  • 2d zeigt schematisch das Halbleiterbauelement 200, wenn es der Einwirkung einer weiteren reaktiven Atmosphäre in Form eines Reinigungsprozesses oder Ätzprozesses 210 unterzogen wird, um damit das Bauelement 200 für einen nachfolgenden selektiven epitaktischen Aufwachsprozess vorzubereiten. Während des Prozesses 210 werden Oxidreste entfernt, wodurch die geneigten Seitenwandoberflächenbereiche 204s der Aussparungen 204 in einem im Wesentlichen oxidfreien Zustand versetzt werden, wobei auch ein gewisser Materialverlust in der Maskenschicht 208 auftreten kann, wobei jedoch dennoch eine ausreichende Dicke 208r bewahrt wird, um als Abscheidemaske während der weiteren Bearbeitung des Bauelements 200 zu dienen. Nach dem Prozess 210 trennt somit das verbleibende Basismaterial 202r weiterhin zuverlässig die Aussparungen 204 am Rand des aktiven Gebiets 202a von dem Isolationsgebiet 202b, wodurch Oberflächenbedingungen innerhalb der Aussparungen 204 geschaffen werden, die im Wesentlichen für jede der Aussparungen 204 unabhängig von der jeweiligen Position innerhalb des aktiven Gebiets 202a im Wesentlichen identisch sind.
  • 2e zeigt schematisch das Bauelement 200 während eines selektiven epitaktischen Aufwachsprozesses 211, in welchem, wie zuvor erläutert ist, die Prozessparameter typischerweise so eingestellt sind, dass die Materialabscheidung auf kristalline Oberflächenbereiche beschränkt ist, während eine Materialabscheidung auf dielektrischen Oberflächenbereichen im Wesentlichen unterdrückt wird. Somit wird für vorgegebene Prozessparameter des selektiven Abscheideprozesses 211 eine ähnliche Aufwachsrate in jeder der Aussparungen 204 erreicht, da jede Aussparung 204 in dem aktiven Gebiet 202a durch Halbleitermaterial begrenzt ist, wodurch im Wesentlichen die gleichen Aufwachsbedingungen am Rand und in der Mute des aktiven Gebiets 202a erzeugt werden. Folglich ist eine Aufwachshöhe eines verformungsinduzierenden Halbleitermaterials 205, das beispielsweise in Form einer Silizium/Germanium-Legierung und dergleichen, vorgesehen wird, in der Nähe des Isolationsgebiets 202b, wie dies durch 205e angegeben ist, im Wesentlichen gleich zu einer Aufwachshöhe benachbart zu den Gateelektrodenstrukturen 260a, 260b, wie dies durch 205c angegeben ist. In dieser Hinsicht soll der Begriff „ungefähr gleich” im Hinblick auf die Aufwachshöhen 205e, 205c so verstanden werden, dass diese Höhen sich voneinander um weniger als 10% in Bezug auf die größere der beiden Aufwachshöhen unterscheiden. Während des selektiven epitaktischen Aufwachsprozesses 211 dient die Maskenschicht 208 als eine zuverlässige Aufwachsmaske, wodurch das Abscheiden von Material 205 auf dem aktiven Gebiet 202c vermieden wird.
  • Folglich kann die weitere Bearbeitung des Bauelements 200 auf der Grundlage eines sich verjüngenden verformungsinduzierenden Halbleitermaterials 205 fortgesetzt werden, das gleichmäßig geneigte Seitenwandbereiche 205s aufweist, die von dem Isolationsgebiet 202b durch das verbleibende Basismaterial 202r getrennt sind, wie dies zuvor erläutert ist. Generell wird in einigen anschaulichen Ausführungsformen die weitere Bearbeitung fortgesetzt, indem die Maskenschicht 208 entfernt werden und auch die Deckschichten 264 der Gateelektrodenstrukturen 260a, ..., 260c in einer geeigneten Ätzsequenz abgetragen werden, woran sich die Herstellung von Drain- und Sourcegebieten anschließt, wie dies in ähnlicher Weise auch zuvor mit Bezug zu dem Halbeiterbauelement 100 erläutert ist.
  • 2f zeigt schematisch das Bauelement 200 gemäß weiteren anschaulichen Ausführungsformen, in denen einen weitere Opfermaskenschicht 212, beispielsweise in Form eines Siliziumdioxidmaterials, vorgesehen ist, um damit die aktiven Gebiete 202a, 202c und die Gateelektrodenstrukturen 260a, 260b, 260c abzudecken. Zu diesem Zweck wird eine geeignete Abscheidetechnik angewendet, beispielsweise unter Anwendung eines Hochtemperatur-Abscheideprozesses und dergleichen, so dass die gewünschten Materialeigenschaften der Schicht 212 erhalten werden. Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsformen die Schicht 212 auf der Maskenschicht 208 (siehe 2e) abgeschieden wird, während in anderen Fällen die Maskenschicht 208 vor dem Abscheiden der Opfermaskenschicht 212 abgetragen wird. Durch das Vorsehen der Schicht 212 kann folglich die Integrität der verformungsinduzierenden Materialien 205 während der weiteren Bearbeitung, d. h. bei der Entfernung der Deckschicht 264, bewahrt werden.
  • 2g zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase gemäß anschaulichen Ausführungsformen, in denen ein Opferfüllmaterial 213, etwa ein Lackmaterial oder ein anderes geeignetes Füllmaterial, das in einem Zustand geringer Viskosität aufgebracht werden kann, über den aktiven Gebieten 202a, 202c und über den Gateelektrodenstrukturen 260a, ..., 260c ausgebildet ist. Beispielsweise wird das Füllmaterial 213 durch Aufschleudern aufgebracht, wobei ein überschüssiger Bereich 213e durch eine geeignete Ätztechnik entfernt wird, etwa durch Anwenden einer Entwicklersubstanz und dergleichen. In anderen Fällen wird ein anderer Materialabtragungsprozess in geeigneter Weise angewendet. Während des Abtragens des überschüssigen Bereichs 213e wird somit eine geeignete Höhe 213h eingestellt, um damit das Freilegen der Deckmaterialien 264 in einer nachfolgenden Fertigungsphase zu ermöglichen. Zu diesem Zweck wird ein freiliegender Bereich der Opferdeckschicht 212 abgetragen, beispielsweise durch Anwenden einer geeigneten Ätzchemie, etwa in Form von wässriger Flusssäure und dergleichen, wobei dies von der Materialzusammensetzung der Schicht 212 abhängt. In anderen Fällen wird der überschüssige Bereich 213e auf der Grundlage einer Ätzchemie entfernt, die auch effizient das Material 212 abträgt, wobei der Ätzprozess zuverlässig angehalten wird, bevor das Material 213 vollständig entfernt wird, wodurch in zuverlässiger Weise das Material 212 über den aktiven Gebieten 202a, 202c bewahrt wird.
  • 2h zeigt schematisch das Bauelement 200 gemäß anschaulichen Ausführungsformen, in denen das Material 213 so vertieft wird, dass ein Teil der Schicht 212 freigelegt wird, wie dies in 2g gezeigt ist, und nachfolgend wird ein geeigneter Ätzprozess 214 angewendet, so dass der freigelegte Bereich der Schicht 212 abgetragen wird, um damit die Deckschichten 264 freizulegen. Daraufhin wird ein weiterer Ätzprozess 215 ausgeführt, beispielsweise als ein plasmaunterstützter Ätzprozess, wobei abhängig von dem Grad der Materialerosion in der Schicht 213 dennoch die Schicht 212 zuverlässig eine unerwünschte Wechselwirkung der aktiven Gebiete 202a, 202c mit der reaktiven Ätzatmosphäre des Prozesses 215 verhindert. Somit kann insbesondere ein unerwünschter Materialverlust der verformungsinduzierenden Halbleiterlegierung 205 vermieden oder zumindest deutlich verringert werden. Folglich beeinflusst das Abtragen der Deckschichten 264 das verformungsinduzierende Material 205 nicht wesentlich in negativer Weise, das auf Grund der vorhergehenden Bearbeitung, wie dies zuvor beschrieben ist, in sehr gleichmäßiger Weise bereitgestellt wird. Als Folge davon kann die weitere Bearbeitung auf der Grundlage einer generell verbesserten Bauteiltopographie fortgesetzt werden, die die verbesserte Gleichmäßigkeit im Hinblick auf das verformungsinduzierende Material 205 insbesondere in der Nähe des Isolationsgebiets 202b besitzt.
  • 2i zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind Transistoren 250a, 250b, die etwa in Form von p-Kanaltransistoren bereitgestellt sind, in und über dem aktiven Gebiet 202a ausgebildet, während ein Transistor 250c in und über dem aktiven Gebiet 202c, beispielsweise in Form eines n-Kanaltransistors oder generell in Form eines Transistors, der den Einbau des verformungsinduzierenden Halbleitermaterials 205 nicht erfordert, vorgesehen ist. Ferner sind Drain- und Sourcegebiete 251 in den aktiven Gebieten 202a, 202c ausgebildet und besitzen ein geeignetes laterales und vertikales Dotierstoffprofil, das den jeweiligen Transistoreigenschaften entspricht. Auf Grund der besseren Gleichmäßigkeit des verformungsinduzierenden Materials 205 in dem aktiven Gebiet 202a können darin entsprechende Metallsilizidmaterialien 256 mit einer Struktur hergestellt werden, die im Wesentlichen unabhängig von der Position innerhalb des aktiven Gebiets 202a ist. D. h., das Metallsilizid 256, das benachbart zu dem Isolationsgebiet 202b ausgebildet ist, besitzt im Wesentlichen die gleiche Dicke und das gleiche Profil wie das Metallsilizidgebiet 256, das in den zentralen Teil des aktiven Gebiets 202a ausgebildet ist. Die in einem Kanalgebiet 252 der Transistoren 250a, 250b hervorgerufene Verformung ist somit im Vergleich zu konventionellen Bauelementen verbessert, in denen typischerweise eine ausgeprägte Schulter am Rand des aktiven Gebiets vorhanden ist, wie dies auch zuvor erläutert ist, und des weiteren ist eine geringere Schwankung der Verformung in den diversen Transistoren zu beobachten, die in und über dem aktiven Gebiet 202a ausgebildet sind. Auf Grund der generell erhöhten verformungsinduzierenden Wirkung kann somit ein besseres Leistungsverhalten für die Transistoren 250a, 250b erreicht werden, während die Transistoreigenschaften auch in einem geringeren Maße variieren, selbst wenn mehrere Transistoren in dem aktiven Gebiet 202a hergestellt werden, so dass jegliche „Randtransistoren” im Wesentlichen die gleichen Transistoreigenschaften wie zentrale Transistoren besitzen.
  • Ferner kann auch ein Metallsilizid 266 in den Gateelektrodenstrukturen 260a, 260b, 260c möglicherweise in Verbindung mit einer geeigneten Abstandshalterstruktur 267 ausgebildet sein. Die Transistoren 250a, 250b, 250c können gemäß einer beliebigen geeigneten Prozessstrategie hergestellt werden, wie sie beispielsweise auch zuvor mit Bezug zu dem Bauelement 100 erläutert ist. Auf Grund der verbesserten Gleichmäßigkeit der gesamten Bauteiltopographie über dem aktiven Gebiet 202a kann folglich auch die Abstandshalterstruktur 267 mit besserer Gleichmäßigkeit bereitgestellt werden, so dass in einem noch höheres Grade zu einer robusteren Prozessstrategie und somit zu weniger schwankenden Transistoreigenschaften beigetragen wird.
  • Danach geht die weitere Bearbeitung weiter, indem eine Bauteilebene als Kontaktebene geschaffen wird, wie dies zuvor erläutert ist mit Bezug zu dem Bauelement 100, wobei eine geeignete Prozessstrategie angewendet werden kann, um ein oder mehrere dielektrische Materialien zu erzeugen, die dann zum Bereitstellen von Kontaktöffnungen strukturiert werden. Auf Grund der verbesserten Gleichmäßigkeit der Dicke der Metallsilizidgebiete 256 insbesondere in der Nähe des Isolationsgebiets 202b wird die Wahrscheinlichkeit des Druchätzens des Metallsilizids 256 deutlich verringert im Vergleich zu konventionellen Strategien, wodurch auch entsprechende Bauteilausfälle reduziert werden und damit die gesamte Produktionsausbeute verbessert wird.
  • Es gilt also: Die vorliegende Erfindung stellt Fertigungstechniken und Halbleiterbauelemente bereit, in denen komplexe Metallgateelektrodenstrukturen mit großem ε in einer frühen Fertigungsphase in Verbindung mit einem verformungsinduzierenden Halbleiterlegierungsmaterial hergestellt werden, das auf der Grundlage von Aussparungen mit einer verbesserten Querschnittsform bereitgestellt wird, um damit die Aufwachsbedingungen während des selektiven epitaktischen Aufwachsprozesses zu verbessern. Des weiteren können zusätzliche Mechanismen eingerichtet werden, um einen Materialverlust der verformungsinduzierenden Halbleiterlegierung wesentlich zu reduzieren, wodurch ein besseres Leistungsverhalten und eine reduzierte Bauteilvariabilität erreicht werden, wobei gleichzeitig auch Ausbeuteverluste im Vergleich zu konventionellen Strategien verringert werden.
  • Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher dient diese Beschreibung lediglich anschaulichen Zwecken und soll dem Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (20)

  1. Verfahren mit: Bilden einer Gateelektrodenstruktur eines Transistors über einem aktiven Gebiet, das lateral von einem Isolationsgebiet begrenzt ist, wobei das aktive Gebiet ein Halbleiterbasismaterial aufweist; Bilden einer Aussparung in dem aktiven Gebiet zwischen der Gateelektrodenstruktur und dem Isolationsgebiet und Beibehalten eines Teils des Halbleiterbasismaterials benachbart zu dem Isolationsgebiet, so dass der Teil die Aussparung von dem Isolationsgebiet lateral abgrenzt; Bilden einer verformungsinduzierenden Halbleiterlegierung in der Aussparung unter Anwendung des bewahrten Teils als ein Saatmaterial; und Bilden von Drain- und Sourcegebieten des Transistors in dem aktiven Gebiet.
  2. Verfahren nach Anspruch 1, wobei das Bilden der Aussparung umfasst: Ausführen eines Ätzprozesses in einer plasmabasierten Ätzatmosphäre und Einführen von Sauerstoff in die plasmabasierte Ätzatmosphäre.
  3. Verfahren nach Anspruch 1, wobei Bilden der Gateelektrodenstruktur umfasst: Bilden einer Abstandshalterstruktur an Seitenwänden eines Elektrodenmaterials der Gateelektrodenstruktur und an Seitenwänden eines Elektrodenmaterials einer zweiten Gateelektrodenstruktur, die über einem zweiten aktiven Gebiet ausgebildet ist.
  4. Verfahren nach Anspruch 3, das ferner umfasst: Bilden einer Maskenschicht über der zweiten Gateelektrodenstruktur und dem zweiten aktiven Gebiet vor dem Bilden der verformungsinduzierenden Halbleiterlegierung.
  5. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer Opfermaskenschicht über dem aktiven Gebiet und der Gateelektrodenstruktur nach dem Bilden der verformungsinduzierenden Halbleiterlegierung und vor dem Bilden der Drain- und Sourcegebiete.
  6. Verfahren nach Anspruch 5, das ferner umfasst: Freilegen einer dielektrischen Deckschicht der Gateelektrodenstruktur und Entfernen der dielektrischen Deckschicht in Anwesenheit eines verbleibenden Teils der Opfermaskenschicht.
  7. Verfahren nach Anspruch 6, wobei Freilegen der dielektrischen Deckschicht umfasst: Bereitstellen eines Füllmaterials über der Gateelektrodenstruktur und Entfernen von überschüssigem Material des Füllmaterials.
  8. Verfahren nach Anspruch 1, wobei Bilden der Gateelektrodenstruktur umfasst: Bereitstellen eines dielektrischen Materials mit großem ε in einer Gatedielektrikumsschicht der Gateelektrodenstruktur.
  9. Verfahren nach Anspruch 8, wobei Bilden der Gateelektrodenstruktur ferner umfasst: Bilden eines metallenthaltenden Elektrodenmaterials über der Gatedielektrikumsschicht vor dem Bilden der Drain- und Sourcegebiete.
  10. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines Metallsilizids in dem verformungsinduzierenden Halbleitermaterial und in einem siliziumenthaltenden Elektrodenmaterial der Gateelektrodenstruktur.
  11. Verfahren zur Herstellung eines Transistors in einem Halbleiterbauelement, wobei das Verfahren umfasst: Bilden mehrerer Gateelektrodenstrukturen über einem aktiven Gebiet, das ein Halbleitermaterial aufweist und lateral von einem Isolationsgebiet begrenzt ist; Ausführen eines plasmaunterstützten Ätzprozesses derart, dass Aussparungen in dem aktiven Gebiet erzeugt werden, die lateral durch das Halbleitermaterial begrenzt sind; Bilden einer verformungsinduzierenden Halbleiterlegierung in den Aussparungen; und Bilden von Drain- und Sourcegebieten in dem aktiven Gebiet.
  12. Verfahren nach Anspruch 11, wobei Ausführen des plasmaunterstützten Ätzprozesses umfasst: Steuern von Seitenwandwinkeln der Aussparungen derart, dass Halbleitermaterial lateral zwischen den Aussparungen und dem Isolationsgebiet bewahrt wird.
  13. Verfahren nach Anspruch 12, wobei Steuern von Seitenwandwinkeln der Aussparungen umfasst: Verwenden einer oxidierenden Sorte, wenn der plasmaunterstützte Ätzprozess ausgeführt wird.
  14. Verfahren nach Anspruch 11, das ferner umfasst: Bilden einer Maskenschicht zumindest auf der verformungsinduzierenden Halbleiterlegierung und Entfernen einer dielektrischen Deckschicht der mehreren Gateelektrodenstrukturen unter Anwendung der Maskenschicht als eine Ätzmaske.
  15. Verfahren nach Anspruch 14, wobei Bilden der Maskenschicht umfasst: Abscheiden eines Füllmaterials zwischen den mehreren Gateelektrodenstrukturen und Entfernen eines freiliegenden Bereichs der Maskenschicht.
  16. Verfahren nach Anspruch 11, wobei Bilden der mehreren Gateelektrodenstrukturen umfasst: Bilden eines dielektrischen Materials mit großem ε und eines metallenthaltenden Elektrodenmaterials vor dem Bilden der Drain- und Sourcegebiete.
  17. Verfahren nach Anspruch 16, das ferner umfasst: Bilden eines Metallsilizids in den Drain- und Sourcegebieten und in einem siliziumenthaltenden Elektrodenmaterial der mehreren Gateelektrodenstrukturen.
  18. Halbleiterbauelement mit: einer Gateelektrodenstruktur, die über einem aktiven Gebiet ausgebildet ist, wobei das aktive Gebiet lateral von einem Isolationsgebiet begrenzt ist, wobei die Gateelektrodenstruktur ein dielektrisches Material mit großem ε, ein über dem dielektrischen Material mit großem ε ausgebildetes metallenthaltendes Elektrodenmaterial, ein siliziumenthaltendes Halbleitermaterial und ein Metallsilizid aufweist; und einer verformungsinduzierenden Halbleiterlegierung, die in dem aktiven Gebiet ausgebildet ist und eine im Wesentlichen gleichmäßig geneigte Seitenwand benachbart zu dem Isolationsgebiet aufweist.
  19. Halbleiterbauelement nach Anspruch 18, wobei die Gateelektrodenstruktur eine Gatelänge von ungefähr 40 nm (Nanometer) oder weniger besitzt.
  20. Halbleiterbauelement nach Anspruch 18, das ferner ein Metallsilizid in den Drain- und Sourcegebieten aufweist, wobei eine Höhe der Drain- und Sourcegebiete mit dem Metallsilizid im Wesentlichen gleichmäßig von dem Isolationsgebiet bis zu der Gateelektrodenstruktur ist.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8652917B2 (en) * 2012-05-23 2014-02-18 GlobalFoundries, Inc. Superior stability of characteristics of transistors having an early formed high-K metal gate
TWI587375B (zh) * 2013-03-27 2017-06-11 聯華電子股份有限公司 形成鰭狀結構的方法
US9263287B2 (en) * 2013-05-27 2016-02-16 United Microelectronics Corp. Method of forming fin-shaped structure
US20170141228A1 (en) * 2015-11-16 2017-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor and manufacturing method thereof
US11923189B2 (en) * 2018-04-02 2024-03-05 Lam Research Corporation Capping layer for a hafnium oxide-based ferroelectric material
US11355620B2 (en) * 2018-10-31 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008063427A1 (de) * 2008-12-31 2010-07-08 Advanced Micro Devices, Inc., Sunnyvale Transistor mit einem eingebetteten verformungsinduzierenden Material mit einer graduell geformten Gestaltung

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7078742B2 (en) * 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US7060546B2 (en) * 2003-11-26 2006-06-13 International Business Machines Corporation Ultra-thin SOI MOSFET method and structure
US7045407B2 (en) * 2003-12-30 2006-05-16 Intel Corporation Amorphous etch stop for the anisotropic etching of substrates
US7190036B2 (en) * 2004-12-03 2007-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor mobility improvement by adjusting stress in shallow trench isolation
US7314804B2 (en) * 2005-01-04 2008-01-01 Intel Corporation Plasma implantation of impurities in junction region recesses
US7494858B2 (en) * 2005-06-30 2009-02-24 Intel Corporation Transistor with improved tip profile and method of manufacture thereof
US7326601B2 (en) * 2005-09-26 2008-02-05 Advanced Micro Devices, Inc. Methods for fabrication of a stressed MOS device
US7528072B2 (en) * 2006-04-20 2009-05-05 Texas Instruments Incorporated Crystallographic preferential etch to define a recessed-region for epitaxial growth
US7560758B2 (en) * 2006-06-29 2009-07-14 International Business Machines Corporation MOSFETs comprising source/drain recesses with slanted sidewall surfaces, and methods for fabricating the same
US20080237634A1 (en) * 2007-03-30 2008-10-02 International Business Machines Corporation Crystallographic recess etch for embedded semiconductor region
US9209088B2 (en) * 2007-08-01 2015-12-08 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7851313B1 (en) * 2007-11-09 2010-12-14 Xilinx, Inc. Semiconductor device and process for improved etch control of strained silicon alloy trenches
US7943479B2 (en) * 2008-08-19 2011-05-17 Texas Instruments Incorporated Integration of high-k metal gate stack into direct silicon bonding (DSB) hybrid orientation technology (HOT) pMOS process flow
US7994014B2 (en) * 2008-10-10 2011-08-09 Advanced Micro Devices, Inc. Semiconductor devices having faceted silicide contacts, and related fabrication methods
DE102009006886B4 (de) * 2009-01-30 2012-12-06 Advanced Micro Devices, Inc. Verringerung von Dickenschwankungen einer schwellwerteinstellenden Halbleiterlegierung durch Verringern der Strukturierungsungleichmäßigkeiten vor dem Abscheiden der Halbleiterlegierung
DE102009010882B4 (de) * 2009-02-27 2012-04-19 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Transistor mit einer eingebetteten Halbleiterlegierung in Drain- und Sourcegebieten, die sich unter die Gateelektrode erstreckt und Verfahren zum Herstellen des Transistors
DE102009021489B4 (de) * 2009-05-15 2012-01-12 Globalfoundries Dresden Module One Llc & Co. Kg Erhöhen der Abscheidegleichmäßigkeit für eine zur Schwellwerteinstellung in einem aktiven Gebiet vorgesehene Halbleiterlegierung
US8227890B2 (en) * 2009-12-18 2012-07-24 United Microelectronics Corporation Method of forming an electrical fuse and a metal gate transistor and the related electrical fuse
DE102010028464B4 (de) * 2010-04-30 2012-03-29 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Reduzierter STI-Verlust für bessere Oberflächenebenheit eingebetteter Verspannungsmaterialien in dicht gepackten Halbleiterbauelementen
DE102010029531B4 (de) * 2010-05-31 2017-09-07 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Verringerung der Defektraten in PFET-Transistoren mit einem Si/Ge-Halbleitermaterial, das durch epitaktisches Wachsen hergestellt ist
DE102010030768B4 (de) * 2010-06-30 2012-05-31 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Herstellverfahren für ein Halbleiterbauelement als Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand und besserer Gleichmäßigkeit und Transistor
DE102010038737B4 (de) * 2010-07-30 2017-05-11 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung von Transistoren mit Metallgateelektrodenstrukturen und eingebetteten verformungsinduzierenden Halbleiterlegierungen
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
DE102010064283B4 (de) * 2010-12-28 2012-12-27 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines selbstjustierten Steg-Transistors auf einem Vollsubstrat durch eine späte Stegätzung
US8466502B2 (en) * 2011-03-24 2013-06-18 United Microelectronics Corp. Metal-gate CMOS device
DE102011076696B4 (de) * 2011-05-30 2013-02-07 Globalfoundries Inc. Verfahren zur Leistungssteigerung in Transistoren durch Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials auf der Grundlage einer Saatschicht und entsprechendes Halbleiterbauelement

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008063427A1 (de) * 2008-12-31 2010-07-08 Advanced Micro Devices, Inc., Sunnyvale Transistor mit einem eingebetteten verformungsinduzierenden Material mit einer graduell geformten Gestaltung

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