KR101587200B1 - 반도체 합금을 증착하기 이전에 패터닝 비-균일성들을 감소시킴으로써 임계치 조정용 반도체 합금의 두께 변화들의 감소 - Google Patents

반도체 합금을 증착하기 이전에 패터닝 비-균일성들을 감소시킴으로써 임계치 조정용 반도체 합금의 두께 변화들의 감소 Download PDF

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Abstract

실리콘/게르마늄 합금과 같은 임계치 조정용 반도체 합금을 증착하기 위한 선택적 에피택셜 성장 공정에서의 성장 비율은 선택적 에피택셜 성장 공정을 수행하는 단계 이전에 플라즈마 보조 에칭 공정을 수행함으로써 향상될 수 있다. 예를 들어, 마스크 층은 플라즈마 보조 에칭 공정을 근거로 하여 패터닝될 수 있으며, 그럼으로써 후속적인 성장 공정 중에 우수한 디바이스 지형을 동시에 제공할 수 있다. 따라서, 임계치 조정용 물질이 향상된 두께 균일성으로 증착될 수 있으며, 그럼으로써 전체 임계 변동성을 감소시킬 수 있다.

Description

반도체 합금을 증착하기 이전에 패터닝 비-균일성들을 감소시킴으로써 임계치 조정용 반도체 합금의 두께 변화들의 감소{REDUCTION OF THICKNESS VARIATIONS OF A THRESHOLD ADJUSTING SEMICONDUCTOR ALLOY BY REDUCING PATTERNING NON-UNIFORMITIES PRIOR TO DEPOSITING THE SEMICONDUCTOR ALLOY}
일반적으로, 본 개시 내용은 전극을 포함하는 금속 및 실리콘 이산화물과 실리콘 질화물과 같은 게이트 유전체들에 비해 증가된 유전율의 하이-k 게이트 유전체를 포함하는, 매우 큰 용량성의 게이트 구조들을 포함하는 개선된 트랜지스터 소자들을 포함하는 정교한 집적 회로들에 관한 것이다.
CPUs, 저장 디바이스들, ASICs(application specific integrated circuits) 등과 같은 개선된 집적 회로들의 제조는 명시된 회로 레이아웃에 따른 정해진 칩 영역 상에 형성되어야 하는 다수의 회로 소자들을 요구하며, 여기서 전계 효과 트랜지스터들은 집적 회로들의 성능을 실질적으로 결정하는 회로 소자들의 하나의 중요한 형식을 나타낸다. 일반적으로, 복수의 공정 기술들이 현재 실행되며, 여기서 전계 효과 트랜지스터들을 포함하는 많은 형식의 복잡한 회로에 대해서, MOS 기술이 운영 속도 및/또는 전력 소비 및/또는 비용 효율성을 고려하여 우수한 특성들로 인해 현재 가장 유망한 접근법들 중 하나이다. 예를 들어, MOS 기술을 이용하는 복잡한 집적 회로들의 제조 중에, 수백 만개의 트랜지스터들이, 예를 들어, n-채널 트랜지스터들 및/또는 p-채널 트랜지스터들이 결정 반도체 층(crystalline semiconductor layer)을 포함하는 기판 상에 형성된다. n-채널 트랜지스터 또는 p-채널 트랜지스터가 고려되든지 상관없이, 전계 효과 트랜지스터는 전형적으로 고도로 도핑된 영역들에 인접하게 배치되는, 채널 영역과 같은 약간 도핑된 또는 비-도핑된 영역을 갖는 드레인 및 소스 영역들이라고도 부르는, 고도로 도핑된 영역들의 계면(interface)에 의해 형성되는 이른바 pn-접합들을 포함한다. 전계 효과 트랜지스터에서, 채널 영역의 전도성, 즉 전도성 채널의 구동 전류 용량(drive current capability)이 채널 영역에 인접하게 형성되는 게이트 전극에 의해 제어되고, 얇은 절연층에 의해 채널 영역으로부터 분리된다. 게이트 전극으로 적절한 제어 전압의 인가로 인해 전도성 채널의 형성에 대한 채널 영역의 전도성은 도펀트 농도, 전하 캐리어들(charge carriers)의 이동성, 및 (트랜지스터 폭 방향으로 채널 영역의 정해진 확장을 위해서) 또한 채널 길이(channel length)라고도 부르는 소스 및 드레인 영역들 사이에 거리에 의존한다. 따라서, 게이트 전극에 제어 전압의 인가에 대한 절연층 아래 전도성 채널을 신속히 생성하는 능력과 결합하여, 채널 영역의 전도성은 MOS 트랜지스터들의 성능에 실질적으로 영향을 준다. 따라서, 게이트 전극의 전도성에 의존하는 채널을 생성하는 속도와 채널 저항률(resistivity)이 실질적으로 트랜지스터 특성들을 결정함에 따라, 채널 길이의 스케일링은 (그리고 채널 길이의 스케일링과 함께 관련되는 채널 저항률의 감소 및 게이트 저항률의 감소는) 집적 회로들의 오퍼레이팅 속도에서 증가를 달성하기 위한 우세한 설계 기준이다.
이제 대다수의 집적 회로들이 그것의 실질적으로 제한되지 않는 유용성(availability)으로 인해 실리콘을 근거로 제조되며, 잘-이해되는 실리콘의 특성들 및 관련 물질들과 공정들과 경험이 지난 50년에 걸쳐서 모아졌다. 따라서, 실리콘은 당분간 대규모의 제품들을 위해 디자인되는 회로 세대들을 위해 선택의 물질로 남아있게 될 것이다. 반도체 디바이스들을 제조하는 데 있어 실리콘의 중요성에 대한 한 가지 이유는 여러 가지 영역들의 서로로부터의 신뢰할 수 있는 전기적인 절연을 가능하게 하는 실리콘/실리콘 이산화물 계면(silicon/silicon dioxide interface)의 우수한 특성들을 가졌다는 것이다. 실리콘/실리콘 이산화물 계면은 높은 온도들에서 안정적이며, 따라서 계면의 전기적인 특성들을 희생시킴이 없이 도펀트들을 활성화시키고 결정체 손상을 치유하기 위해서 예를 들어, 어닐링 사이클들을 위해 요구되는 바와 같이, 후속의 높은 온도 공정들의 성능을 가능하게 한다.
앞서 지적된 이유들로, 실리콘 이산화물은 바람직하게는, 흔히 폴리실리콘 또는 물질들을 포함하는 다른 금속으로 구성되는 게이트 전극을 실리콘 채널 영역으로부터 분리하는 전계 효과 트랜지스터들에서 게이트 절연 층으로서 사용될 수 있다. 전계 효과 트랜지스터들의 디바이스 성능을 끊임없이 개선하는 중에, 채널 영역의 길이는 스위칭 속도 및 구동 전류 능력을 개선하기 위해서 연속적으로 줄어왔다. 트랜지스터 성능이 정해진 전원 전압에 대한 원하는 구동 전류를 제공하기 위한 충분히 높은 전하 밀도로 채널 영역의 표면을 인버트(invert)하기 위해서 게이트 전극에 공급되는 전압에 의해 제어되기 때문에, 게이트 전극, 채널 영역 및 이들 사이에 배치되는 실리콘 이산화물에 의해 형성되는 커패시터에 의해 제공되는 어느 정도의 용량성 커플링이 유지되어야 한다. 채널 길이를 줄이는 것은 트랜지스터 오퍼레이션(operation) 중에 이른바 짧은 채널 행동(short channel behavior)을 방지하기 위해서 증가된 용량성 커플링을 요구하는 것을 나타낸다. 짧은 채널 행동은 증가된 누설 전류 및 채널 길이에서 임계 전압의 두드러진 의존을 일으킬 수 있다. 상대적으로 낮은 전원 전압을 갖는 공격적으로 스케일된 트랜지스터 디바이스들과 따라서 감소된 임계 전압은 누설 전류의 지수 증가를 겪을 수 있으며, 또한 채널 영역에 게이트 전극의 향상된 용량성 커플링을 요구한다. 따라서, 실리콘 이산화물 층의 두께는 게이트와 채널 영역 간의 요구되는 커패시턴스를 제공하기 위해 상응하게 감소되어야 한다. 예를 들어, 약 0.08㎛의 채널 길이는 약 1.2nm 만큼 얇은 실리콘 이산화물로 된 게이트 유전체를 요구할 수 있다. 비록 일반적으로 극도로 짧은 채널을 갖는 고속 트랜지스터 소자들의 사용은 고속 애플리케이션들에 국한적일 수 있는 반면, 더 긴 채널을 갖는 트랜지스터 소자들은 저장 트랜지스터 소자들과 같은 그러한 덜 임계적인 애플리케이션들(less critical applications)에 사용될 수 있지만은, 초박막 실리콘 이산화물 게이트 절연층을 통한 전하 캐리어들의 직접적인 터널링에 의해 초래되는 상대적으로 높은 누설 전류가 1-2nm의 범위의 산화물 두께에 대한 값들에 이를 수 있어 더 이상 구동 회로들에 대한 성능 요건들에 부합될 수 없게 될 수 있다.
따라서, 게이트 절연 층들에 대한 물질로서, 실리콘 이산화물 또는 이의 적어도 일부를 대체하는 것이 특히 극도로 얇은 실리콘 이산화물 게이트 층들에 대해 고려되어 왔다. 가능한 대안적인 유전체들은, 상응하게 형성되는 게이트 절연층의 물리적으로 더 큰 두께가 그럼에도 불구하고 극도로 얇은 실리콘 이산화물 층에 의해 획득될 수 있는 용량성 커플링을 제공하도록, 상당히 더 높은 유전율(permittivity)을 나타내는 물질을 포함한다. 일반적으로, 실리콘 이산화물과의 특정한 용량성 커플링을 달성하기 위해 요구되는 두께는 용량성 등가 두께(capacitance equivalent thickness : CET)라고도 부른다. 따라서, 처음에는, 실리콘 이산화물을 하이-k 물질들로 단순히 대체하는 것이 1 nm 및 그보다 작은 범위로 용량성 등가 두께를 획득하는 쉬운 방식이다.
따라서, 실리콘 이산화물을, 약 25의 k를 갖는 탄탈륨 산화물(tantalum oxide : Ta2O5), 약 150의 k를 갖는 스트론튬 티타늄 산화물(strontium titanium oxide : SrTiO3), 하프늄 산화물(hafnium oxide : HfO2), 하프늄 실리콘 산화물(HfSiO), 지르코늄 산화물(zirconium oxide : ZrO2) 등과 같은 높은 유전율 물질들로 대체하는 것이 제안되었다.
게다가 하이-k 유전체들을 근거로 정교한 게이트 아키텍처로 개선할 때, 트랜지스터 성능이 또한 일반적으로 사용되는 폴리실리콘 물질을 대체하도록 게이트 전극에 대한 적절한 전도성 물질을 제공함으로써 증가될 수 있으며, 이는 폴리실리콘이 게이트 유전체에 대한 계면의 부근에서 전하 캐리어 소모를 겪을 수 있기 때문이며, 그럼으로써 채널 영역과 게이트 전극 사이에 효과적인 커패시턴스를 감소시킬 수 있다. 따라서, 게이트 스택은 하이-k 유전체 물질이 실리콘 이산화물 층에 비해 덜 임계적인 두께(critical thickness)에서도 향상된 커패시턴스를 제공하도록 제안되어 왔으며, 게다가 받아들일 수 있는 레벨에서 누설 전류들을 유지한다. 다른 한편으로, 티타늄 질화물, 알루미늄 산화물 등과 같은 비-폴리실리콘 물질을 포함하는 금속이 하이-k 유전체 물질에 직접 연결하도록 형성될 수 있으며, 그럼으로써 공핍 지역(depletion zone)의 존재를 실질적으로 방지할 수 있다. 전형적으로 전도성 채널이 채널 영역에서 형성하는 전압을 나타내는 트랜지스터의 낮은 임계 전압이 높은 구동 전류들을 획득하기 원하기 때문에, 일반적으로 각각의 채널의 제어성(controllability)은 적어도 pn-접합들의 부근에, 정교한 측면 도펀트 프로파일들(lateral dopant profiles)과 도펀트 변화도들(dopant gradients)을 요구한다. 따라서, 이른바 할로 영역(halo region)들은 전도성 형식이 각각의 확장과 딥 드레인(deep drain)과 소스 영역들의 형성 이후에, 결과적으로 pn-접합 도펀트 변화도를 "보강(reinforce)"하도록 남은 채널과 반도체 영역의 전도성 형식에 일치하는 도펀트 종(dopant species)을 도입하기 위해서 이온 주입에 의해 일반적으로 형성된다. 이런 식으로, 트랜지스터의 임계 전압이 채널의 제어성을 중요하게 결정하며, 여기서 임계 전압의 중요한 변화는 감소된 게이트 길이들을 위해 관찰될 수 있다. 따라서, 적절한 할로 주입 영역을 제공함으로써, 채널의 제어성이 향상될 수 있으며, 그럼으로써 또한 임계 롤 오프(threshold roll off)라고도 부르는 임계 전압의 변화를 감소시킬 수 있으며, 또한 게이트 길이에서 변화를 갖는 트랜지스터 성능의 중요한 변화들을 감소시킬 수 있다. 트랜지스터들의 임계 전압이 게이트 유전체 물질과 접촉하는 게이트 물질의 일 함수(work function)에 의해 상당히 영향을 받기 때문에, 고려 중인 트랜지스터의 전도성 형식에 대한 효과적인 일 함수의 적절한 조정이 보장되어야 한다.
예를 들어, 티타늄 질화물, 알루미늄 산화물 등과 같은 적절한 금속-함유 게이트 전극 물질들이 흔히 사용될 수 있으며, 여기서 해당하는 일 함수는 n-채널 트랜지스터들과 같은 한 가지 형식의 트랜지스터에 적절하게 되도록 조정될 수 있으며, p-채널 트랜지스터들은 서로 다른 일 함수 및 따라서 원하는 임계 전압을 획득하기 위해서 전극 물질을 함유하는 다르게 취급되는 금속을 요구할 수 있다. 이 경우에, 복잡하고 정교한 제조 제도들이 여러 가지 트랜지스터 형식들의 요건들을 따르기 위해서 여러 가지 게이트 전극 물질들을 제공하도록 요구될 수 있다. 이러한 이유로, 금속-함유 게이트 전극 물질의 일 함수에 대한 특별히 설계된 반도체 물질의 밴드 갭을 적절히 "조정(adapt)"하기 위해서, 하이-k 유전체 물질과 트랜지스터 디바이스의 채널 영역 사이에 계면에서 특별히 설계된 반도체 물질을 제공함으로써 트랜지스터 디바이스들의 임계 전압을 적절히 조정하는 것이 또한 제안되었으며, 그럼으로써 고려 중인 트랜지스터의 원하는 로우 임계 전압을 획득한다. 전형적으로, 실리콘/게르마늄 등과 같은 해당하는 특별히 설계된 반도체 물질이 하지만 여러 가지 금속-함유 게이트 전극 물질들의 공급에 비해 감소된 전체 공정 복잡성을 제공할 수 있거나 또는 적절한 트랜지스터 특성들을 획득하는 증가된 유연성을 제공할 수 있는, 추가적인 복잡한 공정 단계를 또한, 나타낼 수 있는, 에피택셜 성장 기술에 의해 제공될 수 있다.
하지만, 임계치 조정용 반도체 합금을 제공하기 위한 제조 시퀀스는 도 1a 내지 1f를 참조하여 더욱 자세하게 설명될 바와 같이, 액티브 영역 전체에 걸쳐 임계 변동성(threshold variability)에 중요한 영향을 줄 수 있는 것을 나타낸다.
도 1a는 기판(101)을 포함하는 반도체 디바이스(100)의 횡단면도를 도식적으로 나타내며, 기판(101)보다 위에 실리콘-함유 반도체 물질(103) 안에 형성하기 위한 적절한 두께와 기판(101) 위에 트랜지스터 소자들을 갖는 실리콘-함유 반도체 물질(silicon-containing semiconductor material)(103)이 형성된다. 도시된 예시에서, 예를 들어 실리콘 이산화물 물질의 형태인, 매립형 절연 층(buried insulating layer)(102)이 기판(substrate)(101)과 실리콘-함유 반도체 층(silicon-containing semiconductor layer)(103) 사이에 배치된다. 더욱이, 얕은 트렌치 격리(shallow trench isolation)와 같은 격리 구조(isolation structure)(104)가 제1 결정 "액티브" 영역(103a)과 제2 액티브 영역(103b)을 정의하도록 반도체 층(103)에서 형성된다. 이런 맥락에서, 액티브 영역은 적절한 도펀트 프로파일(dopant profile)이 하나 이상의 트랜지스터 소자들에 대한 pn 접합들을 형성하기 위해서 생성되어야 하는 반도체 물질로 이해되어야 한다. 도시된 예시에서, 제1 액티브 영역(103a)은 하나 이상의 p-채널 트랜지스터들과 일치할 수 있으며, 제2 액티브 영역(103b)은 하나 이상의 n-채널 트랜지스터들과 일치할 수 있다. 더욱이, 도시된 제조 단계에서, 실리콘 이산화물 마스크 층(silicon dioxide mask layer)(105)이 제1 및 제2 액티브 영역들(103a, 103b)보다 위에 형성되며, 전형적으로 실리콘 이산화물 물질의 층(105)은 격리 구조(104) 상에 형성될 수 없으며, 이는 전형적으로 물질의 층(105)이 열적 산화물 물질(thermal oxide material)로 형성될 수 있기 때문이다.
도 1a에 나타낸 바와 같은 반도체 디바이스(100)는 다음의 공정 기법들을 근거로 전형적으로 형성될 수 있다. 우선, 격리 구조(104)는 잘-확립된 리소그래피, 에칭, 증착, 평탄화 및 어닐링 기법들을 근거로 형성되며, 예를 들어, 트렌치는 실리콘 이산화물, 실리콘 질화물 등과 같은 적절한 절연 물질로 후속적으로 채워지는, 리소그래피 공정을 근거로 반도체 층(103)에 형성된다. 임의의 초과한 물질을 제거한 이후에, 추가적인 공정이 액티브 영역들(103a, 103b)에 대한 적절한 도펀트 종(dopant species)을 도입하기 위해서 적절한 마스크 제도를 이용하여 주입 시퀀스들을 형성함으로써 전형적으로 계속된다. 비록 정교한 평탄화 기법들이 격리 구조(104)의 형성 중에 전형적으로 사용될 수 있을지라도, 그럼에도 불구하고 액티브 영역들(103a, 103b)의 물질이 격리 구조(104)의 표면(104s)보다 위로 연장할 수 있도록 전술한 공정 시퀀스 이후에 다소 두드러진 표면 지형(pronounced surface topography)이 획득될 수 있는 것으로 인식되어야 한다. 그 후에, 실리콘 이산화물(105)이 예를 들어, 반도체 디바이스(100)의 추가적인 공정 중에 성장 마스크로 역할을 할 수 있는 층(105)의 원하는 두께를 획득하기 위해서 적절히 선택된 공정 파라미터들을 근거로 산화에 의해 형성될 수 있다. 즉, 앞서 논의된 바와 같이, 액티브 영역(103a)은 액티브 영역(103a)에서 그리고 보다 위에 형성되어야 하는 p-채널 트랜지스터들에 응답하기 위한 요구되는 밴드 갭 오프셋 또는 임계 전압 조정을 제공할 수 있는, 실리콘/게르마늄 합금을 증착하기 위한 선택적 에피택셜 성장 공정(selective epitaxial growth process)을 형성하기 이전에 노광되어야 한다.
도 1b는 레지스트 마스크(resist mask)(106)가 제2 액티브 영역(103b)보다 위에 형성되는 더 개선된 제조 단계에서의 반도체 디바이스를 도식적으로 나타낸다. 레지스트 마스크는 해당하는 웰 도펀트 종을 액티브 영역(103a, 103b) 내에 도입할 때, 마스킹 제도에 또한 사용될 수 있는 것과 같은, 비슷한 방안들에 따라서 리소그래피 기법들에 의해 형성될 수 있다. 따라서, 레지스트 마스크(106)를 패터닝한 이후에, 액티브 영역(103a)이 선택적으로 실리콘 물질로 실리콘 이산화물을 능률적으로 제거할 수 있는, 플루오르화 수소산(hydrofluoric acid)을 근거로 수행될 수 있는, 습식 화학적 에칭 엠비언트(wet chemical etch ambient)(107)에 노광된다. 따라서, 마스크 층(105)의 노광된 일부가 효과적으로 제거되며, 여기서 하지만 영역들(103a, 103b)과 격리 구조(104)에 대하여 이전에 생성된 표면 지형이 전형적으로 유지될 수 있거나 또는 더욱더 증가될 수 있다. 그 다음에, 추가 습식 화학적 에칭 공정이 잘-확립된 에칭 방안들을 근거로 레지스트 마스크(106)를 제거하도록 전형적으로 수행되며, 여기서 사용되는 화학적 물질(chemistry)에 따라, 결과적으로 표면 지형이 더 증가될 수 있다.
도 1c는 전술한 공정 시퀀스 이후에 그리고 노광된 액티브 영역(103a) 상에 실리콘/게르마늄 합금을 실제로 증착하기 이전에 반도체 디바이스(100)를 도식적으로 나타낸다. 나타낸 바와 같이, 적정하게 두드러진 표면 지형이 수평의 표면 일부(103h) 및 또한 실질적으로 수직의 표면 일부(103v)의 노광을 가져올 수 있으며, 여기서 두 부분들이 후속적인 에피택셜 성장 공정 중에 증착 표면 영역들로 역할을 할 수 있다.
도 1d는 공정 파라미터들이 잘-확립된 방안들에 따라서 선택되는 선택적 에피택셜 성장 공정(108) 중에 반도체 디바이스(100)를 도식적으로 나타내며, 이에 따라 중요한 물질 증착이 노광된 표면 영역들(103h, 103v)에 제한될 수 있으며, 격리 구조(104)와 실리콘 이산화물 마스크 층(105)과 같은 유전체 표면 영역들 상에 물질 증착이 무시해도 될 수 있다. 결과적으로, 선택적 에피택셜 성장 공정(108) 중에, 실리콘/게르마늄 합금(109)이 액티브 영역(103a) 상에서 선택적으로 형성될 수 있으며, 여기서 표면 영역들(103h, 103v)이 템플릿 물질(template material)로 역할을 할 수 있다. 예를 들어, 정교한 애플리케이션들에서, 약 25 원자 %(atomic percent)의 게르마늄 농도가 사용될 때, 실리콘/게르마늄 합금(silicon/germanium alloy)(109)이 원하는 목표 두께, 예를 들어 약 10nm로 제공되어야 할 수 있다. 실리콘/게르마늄 합금(109)의 물질 구성 요소뿐만 아니라 실리콘/게르마늄 합금(109)의 두께는 최종적으로 획득되는 임계 전압 및 이에 따라 최종적으로 획득되는 트랜지스터 특성들에 중요한 영향을 줄 수 있는 것으로 인식되어야 한다. 물질 구성 요소가 정확성의 높은 정도로 제어될 수 있긴 하지만, 임계 변동성의 중요한 정도는 실리콘/게르마늄 합금에서 두께 변화에 의해 초래된 것으로 여겨지는 완성된 반도체 디바이스들에서 관찰될 수 있다. 임의의 이론으로 본 개시 내용을 제한하기 위한 의도가 없지만, 노광된 표면 영역들(103h, 103v)의 여러 가지 결정학적 배향들(crystallographic orientations)에서 그것의 근원을 가질 수 있는, 증착 공정(108) 중에, 성장률의 차이가 발생할 수 있는 것으로 그럼에도 불구하고 가정된다. 즉, 도 1d에 나타낸 바와 같이, 반도체 층(103)이 표면 배향(surface orientation) (100)을 갖는 결정 물질로 제공될 수 있으며, 트랜지스터 길이 방향 및 폭 방향들이 결정학적 (110) 방향에 대하여 전형적으로 정렬된다. 결과적으로, 특히 표면 일부(103v)가 실질적으로 (110) 배향을 가질 수 있는 격리 구조(104)의 부근에 영역에서 그리고 해당하는 라운드된 일부(103r)의 영역에서, 다른 결정학적 방향들이 나타날 수 있으며, 그럼으로써 실질적으로 (100) 배향을 갖는 중앙 부분들에 비해 증가된 성장률을 가져올 수 있다. 결과로서, 액티브 영역(103a)의 주변에서의 두께(109p)는 액티브 영역(103a)의 중앙에서의 두께(109c)에 비해 더 클 수 있으며, 그럼으로써 가능하게는 액티브 영역(103a) 전체에 걸쳐 임계 변동성을 가져올 수 있다.
도 1e는 더 개선된 제조 단계에서 반도체 디바이스(100)를 도식적으로 나타낸다. 나타낸 바와 같이, 하나 이상의 p-채널 트랜지스터들이 합금들(109c, 109p)이라고도 부를 수 있는, 각각의 실리콘/게르마늄 합금들을 근거로 액티브 영역(103a)에 및 액티브 영역(103a)보다 위에 형성되며, 이는 이러한 물질들이 도 1d를 참조하여 전술한 바와 같은 서로 다른 두께를 가질 수 있기 때문이다. 더욱이, n-채널 트랜지스터(150b)는 액티브 영역(103b)에 및 액티브 영역(103b)보다 위에 형성된다. 트랜지스터들(150a, 150b)은 전술한 바와 같은, 하이-k 유전체 물질을 포함하는, 게이트 절연 층(151b)을 포함하는 전극 구조(electrode structure)(151)를 포함한다. 더욱이, 알루미늄 산화물, 티타늄 질화물 등과 같은 금속-함유 전극 물질이 폴리실리콘(151c)과 같은 추가의 전극 물질에 의해 뒤따르는 게이트 절연층(151b) 상에 형성될 수 있다. 나타낸 바와 같이, p-채널 트랜지스터들(150a)에서, 게이트 절연 층들(151b)은 트랜지스터들(150a)의 임계 전압이 즉, 전도성 채널이 채널 영역(153)에서 형성하는 전압이, 또한, 전술한 바와 같이 정교한 도펀트 프로파일들을 근거로 형성될 수 있는 드레인과 소스 영역들(154)의 해당하는 특성들과 결합하여 합금들(109c, 109p) 및, 물질들(151b 및 151a)의 특성들에 의해 결정될 수 있도록 각각 해당하는 실리콘/게르마늄 합금들(109c, 109p) 상에 형성된다. 다른 한편으로, n-채널 트랜지스터(150b)의 채널 영역(153)의 밴드 갭 구성(band gap configuration)은 트랜지스터(150b)의 해당하는 물질들(151b, 151a)에 적합하다. 따라서, 이러한 구성에서, 비록 실리콘/게르마늄 합금이 트랜지스터들(150a)에 대한 동일한 임계 전압들을 실질적으로 유발할 수 있는 특별히 선택된 목표 두께를 근거로 형성될 수 있더라도, 게이트 전극 구조(151) 및 드레인과 소스 영역들(154)을 형성하기 위한 남은 제조 공정들이 공정 균일성의 높은 정도로 수행될 수 있을지라도, 앞서 발생하는 증착 불균일(non-uniformity)이 따라서 트랜지스터 특성들에서 해당하는 차이에 기여할 수 있다.
도 1f는 트랜지스터 폭 방향을 따라서, 도 1e의 트랜지스터들(150a) 중 하나와 같은, p-채널 트랜지스터를 도시하기 위한 횡단면도를 도식적으로 나타낸다. 따라서, 나타낸 바와 같이, 게이트 전극 구조(151)가 전체 액티브 영역(103a) 전체에 걸쳐 연장할 수 있고, 또한 격리 구조(104)의 일부보다 위에 형성될 수 있다. 앞서 설명된 증착 불균일들로 인해, 실리콘/게르마늄 합금(109)은 앞서 논의된 바와 같이, 따라서 두께가 다를 수 있는, 주변 부분(109p) 및 중앙 부분(109c)을 포함할 수 있다. 결과적으로, 또한, 단일 트랜지스터 소자 내에서, 실리콘/게르마늄 합금의 두드러진 두께 변화가 전체 임계 전압이 실리콘/게르마늄 합금(109)의 변화하는 두께로 인해 예측되기 어려울 수도 있게 획득될 수 있도록 존재할 수 있다. 더욱이, 다양한 액티브 영역들의 트랜지스터 폭에서의 차이로, 추가의 두드러진 임계 변동성이 발생할 수 있으며, 이는 증가된 전체 트랜지스터 폭에 대해서 격리 구조(104)에서의 에칭 효과 EDTE가 감소된 폭을 갖는 트랜지스터 액티브 영역에 비해 더 작게 두드러질 수 있기 때문이다. 결과적으로, 트랜지스터 폭에 대한 임계의 의존(dependence)이 단일 트랜지스터 소자 내에서도, 실리콘/게르마늄 물질의 두께 변동성으로 인해 상당히 증가될 수 있으며, 그럼으로써 정교한 반도체 디바이스들의 성능 요건들과 호환할 수 없는, 중요한 전체 디바이스 변동성에 기여할 수 있다.
앞서 설명된 상황을 고려하여, 본 개시 내용은 임계 전압 조정이 반도체 합금을 근거로 달성될 수 있으며, 앞서 확인된 문제점들 중 하나 이상의 영향들을 방지하거나 적어도 감소시키는, 방법들 및 반도체 디바이스들에 관한 것이다.
일반적으로, 본 개시 내용은 임계 변동성이 선택적 에피택셜 성장 공정을 수행하기 이전에 액티브 반도체 영역들의 표면 지형을 향상시킴으로써 감소될 수 있는 방법들 및 반도체 디바이스들을 제공한다. 이것을 위하여, 고려 중인 액티브 영역의 물질이 후속적인 에피택셜 성장 공정 중에 성장률 변동성을 상당히 감소시키도록 고도로 제어 가능한 방식으로 제거될 수 있다. 이러한 목적을 위해서, 일부 예시적인 실시예들에서, 플라즈마 보조 에칭 방안들(plasma assisted etch recipes)이 예를 들어 성장 마스크를 패터닝하는 맥락에서 사용될 수 있으며, 그럼으로써 에피택셜 성장 공정 중에 따라서 향상된 균일성을 제공할 수 있는 감소된 두드러진 표면 지형을 획득할 수 있다.
본 명세서에 개시되는 하나의 예시적인 방법은 제1 실리콘-함유 결정 반도체 영역들 및 제2 실리콘-함유 결정 반도체 영역 상에 마스크 층을 형성하는 단계를 포함하며, 여기서 제1 및 제2 실리콘-함유 반도체 영역은 격리 영역에 의해 측면으로(laterally) 분리된다. 방법은 제1 실리콘-함유 결정 반도체 영역으로부터 선택적으로 마스크 층을 제거하는 단계를 더 포함하며, 이때, 제2 실리콘-함유 결정 반도체 영역 상에 마스크 층을 유지한다. 더욱이, 제1 실리콘-함유 결정 반도체 영역은 리세스되며, 임계치 조정용 반도체 합금은 리세스된 제1 실리콘-함유 결정 반도체 영역 상에서 선택적으로 형성된다. 방법은 임계치 조정용 반도체 합금보다 위에 제1 트랜지스터의 제1 전극 구조를 형성하는 단계와, 제2 실리콘-함유 결정 반도체 영역보다 위에 제2 트랜지스터의 제2 게이트 전극 구조를 형성하는 단계를 더 포함한다.
본 명세서에 개시되는 추가 예시적인 방법은 격리 구조에 의해 측면으로 둘러싸인 액티브 반도체 영역의 표면을 노광하는 단계를 포함하며, 여기서 노광된 표면의 임의의 노광된 표면 영역들은 실질적으로 동일한 결정 배향을 가진다. 더욱이, 방법은 선택적 에피택셜 성장 공정을 수행함으로써 노광된 표면 상에 임계치 조정용 반도체 물질을 형성하는 단계를 포함한다. 최종적으로, 방법은 임계치 조정용 반도체 물질 상에 트랜지스터의 게이트 전극 구조를 형성하는 단계를 포함하며, 여기서 게이트 전극 구조는 하이-k 유전체 물질 및 하이-k 유전체 물질 상에 형성되는 금속-함유 전극 물질을 포함한다.
본 명세서에 개시되는 하나의 예시적인 반도체 디바이스는 액티브 실리콘-함유 반도체 영역 및 액티브 실리콘-함유 반도체 영역을 측면으로 둘러싸는 격리 구조를 포함하며, 여기서 격리 구조는 액티브 실리콘-함유 반도체 영역의 폭을 정의하는 제1 에지 및 제2 에지를 가진다. 반도체 디바이스는 임계치(threshold) 조정용 반도체 합금을 더 포함하는바, 상기 임계치 조정용 반도체 합금은 액티브 실리콘-함유 반도체 영역 상에 형성되며, 제1 에지로부터 제2 에지까지 연장(extend)하고, 대략 5% 이하(or less)의 두께 변동을 갖는다. 더욱이, 반도체 디바이스는 하이-k 게이트 절연 층 및 하이-k 게이트 절연 층 상에 형성되는 금속-함유 전극 물질을 포함하는 게이트 전극 구조를 포함한다.
본 개시 내용의 추가 실시예들이 첨부된 특허 청구 범위들에서 정의되고 있으며, 첨부한 도면들을 참조로 한 다음의 상세 설명으로 더욱 분명해질 것이다.
도 1a - 1d는 통상적인 방식들에 따른 p-채널 트랜지스터의 액티브 영역 상에 실리콘/게르마늄 합금을 선택적으로 형성하는 다양한 제조 단계들 중에 횡단면도들을 도식적으로 나타낸다.
도 1e 및 1f는 이전의 통상적인 공정 방식을 근거로 형성되는 트랜지스터 소자들의 횡단면도들을 도식적으로 나타내며, 그럼으로써 성장률들의 불균일에 의해 초래되는 것으로 여겨지는 두드러진 임계 전압 변동성을 획득한다.
도 2a 및 2b는 마스크 물질의 증착 및 패터닝 중에 반도체 디바이스의 횡단면도들을 도식적으로 나타내며, 여기서 패터닝은 예시적인 실시예들에 따른 플라즈마 보조 에칭 공정을 근거로 달성될 수 있다.
도 2c는 어느 정도의 물질 제거에서의 제조 단계 중의 반도체 디바이스를 도식적으로 나타내며, 따라서 액티브 영역의 리세싱(recessing)이 달성될 수 있으며, 그럼으로써 추가 예시적인 실시예들에 따른 선택적 에피택셜 성장 공정 이전에 표면 지형을 향상시킬 수 있다.
도 2d 및 2e는 예시적인 실시예들에 따른 임계치 조정용 반도체 합금을 형성하기 위한 추가 제조 단계들 중에 디바이스의 횡단면도들을 도식적으로 나타낸다.
도 2f는 임계치 조정용 반도체 합금의 에피택셜 성장 이후에 반도체 디바이스의 상면도를 도식적으로 나타낸다.
도 2g 및 2h는 하이-k 게이트 절연 물질을 포함하는 정교한 게이트 전극 구조들이 추가 예시적인 실시예들에 따른 두께 변동성의 감소된 정도를 갖는 임계치 조정용 반도체 합금을 근거로 형성될 수 있는, 매우 개선된 제조 단계에서 반도체 디바이스의 횡단면도들을 도식적으로 나타낸다.
본 개시 내용이 다음의 상세한 설명뿐만 아니라 도면들에 나타낸 바와 같이 실시예들을 참조하여 설명되지만, 다음의 상세한 설명뿐만 아니라 도면들은 개시되는 특정한 실시예들에 대해 본 명세서에서 개시되는 주요 목적을 제한하는 것으로 의도되어서는 안 되지만, 설명되는 예시적인 실시예들은 본 개시 내용의 다양한 양상들을 단순히 예를 드는 것이며, 본 개시 내용의 범위는 첨부되는 특허 청구 범위들에 의해 정의되는 것으로 이해되어야 한다.
기본적으로 하나의 예시와 같이, 본 개시 내용은 정교한 게이트 전극 구조들이 하이-k 유전체 물질과 금속-함유 전극 물질을 근거로 빠른 제조 단계로 형성될 수 있는 반도체 디바이스들 및 기법들을 제공한다. 하나의 형식의 트랜지스터의 임계 전압이 따라서 향상된 균일성을 갖는 제조 공정 기법들에 의해 달성될 수 있는, 해당하는 트랜지스터들의 채널 영역에 적절한 반도체 물질을 제공함으로써 조정될 수 있으며, 그럼으로써 전술한 바와 같이, 통상적인 방식들에 비해 임계 변동성을 감소시킬 수 있다. 이러한 목적을 위해서, 노광된 액티브 영역의 표면 지형이 다소 두드러진 표면 지형이 이전 제조 공정들 중에 생성되었을 때, 액티브 영역들의 에지에서 전형적으로 나타나게 될 수 있는, 여러 가지 결정학적 배향들의 수를 사용하기 위해서 향상될 수 있다. 즉, 고도로 제어 가능한 방식으로 노광된 액티브 영역의 물질을 제거함으로써, 즉, 일부 예시적인 실시예들에서, 플라즈마 보조 에칭 공정을 근거로 하여, 어느 정도의 리세싱이 달성될 수 있으며, 그럼으로써 또한 노광된 액티브 영역의 주변에서 실질적으로 수직의 표면 또는 측벽 일부분들과 같은, 원하지 않는 표면 영역들의 양을 감소시킬 수 있다. 결과적으로, 선택적 에피택셜 성장 공정 중에 성장률에 대한 원하지 않는 결정학적 배향들의 영향이 감소될 수 있으며, 그럼으로써 에피택셜한 성장 반도체 물질의 중앙 영역들과 주변 영역들 사이에 두께 차이를 감소시킬 수 있다. 본 명세서에서 사용되는 것과 같은 용어 '두께 변동성(thickness variability) 또는 균일성(uniformity)'은 고려 중인 액티브 영역의 중앙에서 반도체 합금의 두께를 근거로 그리고 액티브 영역의 주변에서 이러한 "참조(reference)" 두께로부터 편차의 백분율을 결정함으로써 정의될 수 있는 것으로 인식되어야 한다. 예를 들어, 액티브 영역의 중앙에서 10nm의 두께와 액티브 영역의 주변에서 12nm의 두께가 20%의 두께 변동성에 일치할 수 있다.
본 명세서에 개시되는 일부 예시적인 실시예들에서, 액티브 영역에서 고도로 제어 가능한 물질 제거가 마스크 층을 패터닝하기 위한 플라즈마 보조 에칭 공정 중에 달성될 수 있으며, 그럼으로써 전술한 바와 같이 통상적인 방식에 대하여 공정 효율의 높은 정도를 유지할 있다. 예를 들어, 실리콘 질화물이 종래 잘-확립된 기술에서와 같은, 염소(chlorine) 또는 플루오르를 기반으로 한 방안들(fluorine-based recipes)을 이용하는 플라즈마 보조 에칭 화학적 물질들을 근거로 능률적으로 에칭될 수 있는, 효율적인 마스크 물질로 사용될 수 있다. 다른 예시적인 실시예들에서, 원하는 경우, 추가적인 물질 제거가 예를 들어, 잘 제어 가능한 습식 화학적 에칭 공정들 등을 근거로 하여 적용될 수 있다. 결과적으로, 이전의 플라즈마 보조 에칭 공정을 근거로 하여, 리세싱의 임의의 원하는 정도가 통상적인 방식들에서 전형적으로 초래되는 것처럼, 두드러진 성장 균일성들에 기여함이 없이 적용될 수 있다.
도 2a - 2j를 참조하여, 추가 예시적인 실시예들이 이제 더욱 상세하게 설명될 것이며, 또한 필요한 경우, 참조는 도 1a - 1f로 이루어질 수 있다.
도 2a는 기판(201) 및 실질적으로 결정 상태에 있을 수 있는, 실리콘-함유 반도체 영역(203)을 포함하는 반도체 디바이스(200)의 횡단면도를 도식적으로 나타낸다. 더욱이, 일부 예시적인 실시예들에서, 예를 들어 도 2a에 도시된 바와 같이, 디바이스(200)의 적어도 일부가 매립형 절연층(buried insulating layer)(202)이 기판(201)과 반도체 층(203) 사이에 배치되는 SOI 아키텍처를 근거로 형성될 수 있다. 하지만, 본 명세서에 개시되는 원리들은 또한 매립형 절연층(202)이 반도체 디바이스(200)의 적어도 일부 디바이스 영역들에서, 생략될 수 있는, 벌크 구성에 손쉽게 적용될 수 있는 것으로 인식되어야 한다. 더욱이, 얕은 트렌치 격리(shallow trench isolation)와 같은 격리 구조(204)가 반도체 층(203)에서 제공될 수 있으며, 그럼으로써 제1 액티브 영역(203a) 및 제2 액티브 영역(203b)을 정의할 수 있다. 디바이스(100)를 참조하여 전술한 바와 같이, 액티브 영역들(203a, 203b)은 액티브 영역들(203a, 203b)에 및 보다 위에 형성되어야 하는 해당하는 트랜지스터들의 전도성 형식을 정의하기 위한 기본적인 도펀트 프로파일을 포함할 수 있다. 하나의 예시적인 실시예에서, 액티브 영역(203a)은 그 안에 하나 이상의 p-채널 트랜지스터들을 형성하기 위해서 n-도핑된 영역을 나타낼 수 있다. 비슷하게, 액티브 영역(203b)은 하나 이상의 n-채널 트랜지스터들의 액티브 영역을 나타낼 수 있다. 이하에서는, 제조 시퀀스가 서술될 것인바, 이러한 제조 시퀀스에서는 임계치 조정용 반도체 합금이 액티브 영역(203a) 상에 선택적으로 형성될 수 있으며, 이는 그 안에 형성될 예정인 하나 이상의 트랜지스터들에 대한 대응 임계 전압을 제공하기 위한 것이다. 하지만, 또한 임계 전압을 조정하기 위한 해당하는 메커니즘들이 전체 디바이스와 공정 요건들에 따라, 액티브 영역(203b)에서 및 보다 위에 형성되어야 하는 임의의 트랜지스터에 또는, 양쪽 액티브 영역들(203a, 203b)에 적용될 수 있는 것으로 인식되어야 한다. 더욱이, 도시된 제조 단계에서, 마스크 층(205)은 적절한 두께를 갖는, 예를 들어, 약 10nm 이하 범위의 두께를 갖는 액티브 영역들(203a, 203b)보다 위에 형성될 수 있다. 하나의 예시적인 실시예에서, 마스크 층(205)은 잘-확립된 증착 방안들을 근거로 고도로 제어 가능한 방식으로 형성될 수 있는 실리콘 질화물로 구성될 수 있다. 다른 예시적인 실시예들에서, 마스크 층(205)은 플라즈마 보조 에칭 방안을 이용함으로써 액티브 영역(203a)과 격리 구조(204)의 물질에 대하여 선택적으로 제거될 수 있는, 다른 물질들로 구성될 수 있다. 예를 들어, 실리콘 카바이드(silicon carbide), 니트로젠-함유 실리콘 카바이드(nitrogen-containing silicon carbide) 등은 마스크 층(205)을 형성하기 위해 사용될 수 있는 적절한 물질들을 나타낸다.
액티브 영역들(230a, 230b) 및 격리 구조(204)가 고려될 때, 반도체 디바이스(200)는 또한 디바이스(100)를 참조하여 전술한 바와 같이, 잘-확립된 공정 기법들을 근거로 형성될 수 있다. 앞서 논의된 바와 같이, 해당하는 제조 시퀀스 중에, 다소 두드러진 표면 지형이 생성될 수 있다. 그 이후에, 마스크 층(205)이 열에 의해 활성화된 CVD(thermally activated chemical vapour deposition) 공정, 플라즈마 보조 증착 공정(plasma assisted deposition process) 등과 같은, 증착 공정(215)을 근거로 형성될 수 있다. 복수의 증착 방안들이 균일성의 높은 정도를 갖는 앞서-명시된 범위에서 원하는 두께를 갖는, 실리콘 질화물, 실리콘 카바이드 등과 같은, 물질 층을 형성하도록 기술 분야에서 잘-확립된 것으로 인식되어야 한다.
도 2b는 추가 개선된 제조 단계에서 반도체 디바이스(200)를 도식적으로 나타낸다. 나타낸 바와 같이, 레지스트 마스크와 같은 에칭 마스크(206)는 액티브 영역(203b)보다 위에 마스크 층(205)이 덮일 수 있으며, 액티브 영역(203a)보다 위에 형성되는 마스크 층(205)의 일부가 플라즈마 보조 에칭 앰비언트(plasma assisted etch ambient)(217)에 노광될 수 있는, 이러한 방식으로 형성된다. 전술한 바와 같이, 에칭 마스크(206)는 잘-확립된 포토리소그래피 기법들을 근거로 형성될 수 있다. 그 이후에, 에칭 공정(217)의 플라즈마 보조 앰비언트가 예를 들어, 적절한 에칭 방안들 및 공정 파라미터들을 근거로 확립될 수 있으며, 여기서 복수의 염소 또는 플루오르를 기반으로 한 화학적 물질들이 격리 구조(204) 및 액티브 영역(203a)의 물질에 대하여 선택적인 방식으로, 실리콘 질화물, 실리콘 카바이드 등을 위해 이용할 수 있다. 따라서, 에칭 공정(217) 중에, 점점 더 층(205)의 물질이 제거될 수 있으며, 여기서 최종적으로 에칭 프론트의 진전 중에, 액티브 영역(203)이 노광될 수 있고, 하지만, 마스크 층(205)의 물질에 비해 상당히 감소된 정도로, 또한 에칭 앰비언트(217)와 상호작용할 수 있다. 결과적으로, 에칭 공정(217)의 이방성 성질(anisotropic nature)로 인해, 액티브 영역(203a)의 어느 정도의 리세싱이 앞서 논의된 바와 같이 습식 화학적 에칭 방안들을 근거로 전형적으로 발생할 수 있음에 따라 두드러진 코너 라운딩(pronounced corner rounding)에 기여함이 없이 달성될 수 있다.
도 2c는 추가 개선된 단계에서 반도체 디바이스(200)를 도식적으로 나타낸다. 나타낸 바와 같이, 203r로 표시되는, 어느 정도의 리세싱 또는 두께 감소가 생성될 수 있으며, 그럼으로써 전체 표면 지형을 향상시키며, 즉 표면(203s)과 격리 영역(204)의 표면(204s) 사이에 높이 차이를 감소시킬 수 있다. 도 2e를 참조하여 설명되는 바와 같이, 일부 예시적인 실시예들에서, 리세스(203r)가 에칭 공정(217)(예를 들어, 도 2b)을 근거로 달성될 수 있으며, 예를 들어, 공정(217)의 에칭 시간을 적절히 선택함으로써 달성될 수 있으며, 여기서 적절한 값들은 테스트 런들(test runs) 등을 근거로 획득될 수 있다. 다른 예시적인 실시예들에서, 액티브 영역(203a)의 물질의 에칭 행동이 도 2b의 공정(217)의 에칭 화학적 물질에 대하여 부적절한 것으로 고려될 때, 추가적인 플라즈마 보조 에칭 공정(217a)이 마스크 층(205)의 노광된 일부를 실질적으로 완전히 제거한 이후에 수행될 수 있다. 또한, 이러한 실시예들에서, 리세스(203r)가 고도로 제어 가능한 방식으로 획득될 수 있으며, 그럼으로써 영역(203a)과 격리 구조(204) 사이에 높이 차이가 감소하며, 그럼으로써 또한 전술한 바와 같이 액티브 영역(203a)의 주변에서 결정학적 배향들에 대하여 가변성의 감소된 정도를 제공할 수 있다.
도 2d는 에칭 시퀀스(218)에 종속될 때, 이전의 에칭 공정 또는 공정들(217, 217a) 중에 생성되는 에칭 부산물들(etch byproducts)과 같은 오염 물질들을 제거하기 위한 적절한 에칭 단계들을 포함할 수 있는, 그리고 또한 에칭 마스크(206)(예를 들어, 도 2c)를 제거하기 위한 에칭 단계들을 포함할 수 있는, 반도체 디바이스(200)를 도식적으로 나타낸다. 예를 들어, 에칭 시퀀스(218)가 노광된 표면 영역들을 깨끗하게 하기 위해 플루오르화 수소산(HF)을 근거로 수행될 수 있으며, 여기서 원하는 경우에, 이전 또는 이후에, 전용 에칭 화학 물질이 에칭 마스크(206)(예를 들어, 도 2c)를 제거하도록 적용될 수 있다. 일부 예시적인 실시예들에서, 에칭 시퀀스(218)는 203d로 표시되는, 리세싱의 정도를 증가시키기 위한 특정한 에칭 단계를 더 포함할 수 있으며, 여기서 원하는 "이방성의(anisotropic)" 에칭 행동들이 이전의 플라즈마 보조 에칭 단계들로 인해 달성될 수 있다. 즉, 액티브 영역(203a)의 물질의 이전 리세싱에 추가하여, 기본적으로 이방성 행동을 드러낼 때에도, 추가 에칭 단계가 격리 구조(204)의 주변에서도, 균일한 물질을 제거할 수 있다. 예를 들어, 잘-제어 가능하고 매우 선택적인 에칭 방안들이 하지만 또한 증가된 온도에서 더 높은 농도들로 실리콘 물질을 에칭하기 위해 사용될 수 있는, 레지스트 물질을 에칭하기 위한 화학 약품(chemical agent)을 기본적으로 나타내는 예를 들어, 테트라 메틸 암모늄 하이드록사이드(tetra methyl ammonium hydroxide : TMAH)를 근거로 이용할 수 있으며, 여기서 또한 실리콘 이산화물, 실리콘 질화물 등에 대하여 선택성의 높은 정도가 달성될 수 있다. 결과적으로, 해당하는 에칭 화학 물질을 근거로 하여, 원하는 경우, 추가 리세싱(230d)이 달성될 수 있으며, 예를 들어, 이에 따라 여전히 형성되기 위한 반도체 합금의 해당하는 두께가 전체 공정 균일성을 향상시키는 것을 고려하여 보상될 수 있다.
도 2e는 증착 앰비언트(208)에 노광될 때, 액티브 영역(203a) 상에 임계치 조정용 반도체 합금(209)이 선택적으로 증착되도록 적절히 설계되는, 반도체 디바이스(200)를 도식적으로 나타낸다. 예를 들어, 반도체 합금(209)은 전체 디바이스 요건들에 따라, 20 원자 %(atomic percent) 또는 그보다 큰 것과 같은 적절한 게르마늄 일부(germanium fraction)를 갖는 실리콘/게르마늄 합금을 포함할 수 있다. 전술한 바와 같이, 물질(209)에 의해 획득되는 결과적인 밴드 갭 오프셋(band gap offset)은 물질 구성 요소 및 두께들에 의존할 수 있다. 따라서, 두 파라미터들에 대해서, 적절한 목표 값들이 원하는 임계 전압을 획득하기 위해서 선택될 수 있다. 향상된 표면 지형으로 인해 공정(208) 중에 성장률에서 가변성이 상당히 감소될 수 있으며, 그럼으로써 중앙에서 두께(209c)로부터 상당히 감소된 편차의 정도를 드러낼 수 있는 액티브 영역(203a)의 주변에서의 두께(209p)를 획득할 수 있다. 이 점에서는, 물질(209)의 두께에서의 가변성은 대략 5% 및 그보다 작을(이하일) 수 있으며, 예를 들어, 일부 예시적인 실시예들에서, 약 3% 및 그보다 작은 두께 가변성이 달성될 수 있으며, 다른 경우들에서 가변성이 약 2% 및 그보다 작을 수 있다. 두께 가변성은 앞서-정의된 의미로 이해될 수 있는 것으로 인식되어야 한다. 결과적으로, 예를 들어, 25 원자 %의 게르마늄 일부를 갖는 실리콘/게르마늄 합금의 9nm의 목표 두께에 대하여, 주변 두께(209p) 및 중앙 두께(209c) 사이에 해당하는 차이는 약 0.45nm보다 작을 수 있으며, 다른 경우들에서 심지어 추가 향상된 균일성이 달성될 수도 있다.
해당하는 임계전압 조절 매커니즘에 의해서 요구되는 경우, 다른 반도체 합금들이 이용될 수도 있음을 유의해야 하며, 이러한 임의의 물질들 역시도, 전술한 바와 같이, 서로 다른 결정학적 배향들의 성장률에서의 차이에 의해서 야기될 수 있는 증착 중의 대응 에지 효과들의 감소로 인해, 향상된 균일성으로 또한 제공될 수 있음을 유의해야 한다.
도 2f는 반도체 합금(209)의 증착 및 마스크 층(205)(예를 들어, 도 2e)의 제거 이후에 반도체 디바이스(200)의 상부도를 도식적으로 나타낸다. 도 2f로부터 분명하게 되는 바와 같이, 반도체 합금(209)의 우수한 두께 균일성으로 인해, 또한 향상된 균일성이 L로 표시되는 길이 방향을 따라서 그리고 또한 W로 표시되는 폭 방향을 따라서 달성될 수 있다. 결과적으로, 액티브 영역(203a)에 및 보다 위에 형성될 수 있는 트랜지스터 소자들의 해당하는 임계 변동성이 감소될 수 있으며, 또한 폭 방향을 따라 단일 트랜지스터 소자 내의 두께 변동성이 또한 감소될 수 있다.
도 2g는 도 2g에서 수평 방향에 일치하는 트랜지스터 길이 방향을 따라 반도체 디바이스(200)의 횡단면도를 도식적으로 나타낸다. 나타낸 바와 같이, p-채널 트랜지스터들과 같은 복수의 트랜지스터들(250a)이 액티브 영역들(203a)에 및 보다 위에 형성될 수 있으며, 하나 이상의 트랜지스터들(250b)이 액티브 영역(203b)에 및 보다 위에 형성될 수 있다. 트랜지스터들(250a, 250b)은 디바이스(100)를 참조하여 전술한 바와 같이, 비슷한 구성을 가질 수 있다. 즉, 트랜지스터들(250a, 250b)은 게이트 절연 층(251b)과, 폴리실리콘 물질, 금속 실리사이드 등과 같은 추가 전극 물질(251c)에 의해 뒤따르는 게이트 절연 층(251b) 상에 직접 형성되는 금속-함유 전극 물질(251a)을 포함하는, 게이트 전극 구조(251)를 포함할 수 있다. 더욱이, 트랜지스터들(250a)에서, 게이트 절연 층들(251b)은 원하는 임계 전압 또는 트랜지스터들(250a)에서 합금(209)을 포함하는 채널 영역(253)을 획득하도록 임계치 조정용 반도체 합금(209) 상에 형성될 수 있다. 반도체 합금(209)의 우수한 두께 균일성으로 인해, 트랜지스터들(250a)이 매우 비슷한 임계 전압을 드러낼 수 있으며, 그럼으로써 성능 및 신뢰성에 대하여 디바이스(200)의 전체 균일성에 기여할 수 있다.
트랜지스터들(250a, 250b)을 형성하기 위한 임의의 제조 기법들에 대하여, 적절한 제조 제도가 사용될 수 있다. 게이트 전극 구조들(251)은 금속-함유 전극 물질(251a)의 증착에 뒤따르는, 예를 들어, 알루미늄 산화물, 티타늄 질화물 등의 형태로, 하이-k 물질들과 결합하여 통상적인 유전체들을 포함할 수 있는, 적절한 게이트 유전체를 증착시킴으로써 형성될 수 있다. 그 이후에, 폴리실리콘과 같은 임의의 추가의 적절한 물질이 증착될 수 있으며, 후속적으로 층 구조가 정교한 리소그래피 기법들을 근거로 패터닝될 수 있다. 그 이후에, 드레인 및 소스 영역들(254)에 대한 도펀트 프로파일들이 정교한 주입 기법들을 근거로, 예를 들어 측벽 스페이서 구조(sidewall spacer structure)(252)를 이용하여 획득될 수 있다. 그 이후에, 디바이스(200)가 도펀트를 활성화시키고 주입 유도된 손상(implantation induced damage)을 다기 결정화시키기 위해서 어닐링될 수 있다.
도 2h는 도 2h가 수평 방향에 일치하는, 트랜지스터 폭 방향을 따라 횡단면도에 따른 반도체 디바이스(200)를 도식적으로 나타낸다. 예를 들어, 복수의 트랜지스터들이 액티브 영역(203a)에 및 액티브 영역(203a)보다 위에 형성될 때, 횡단면은 트랜지스터들(250a) 중 하나를 통해서 만들어질 수 있다. 다른 경우들에서, 단일 트랜지스터가 액티브 영역(203a)에 및 보다 위에 형성될 수 있으며, 횡단면은 폭 방향을 따라 게이트 전극 구조를 통해서 만들어질 수 있다. 따라서, 트랜지스터(250a)는 임계치 조정용 반도체 합금(209)을 포함할 수 있으며, 그 위에는 게이트 절연 층(250b)이 형성되며, 이에 후속하여 금속-함유 전극 물질(251a) 및 추가 게이트 물질(251c)이 형성된다. 반도체 합금(209)의 두께에서 상당히 감소된 차이로 인해, 즉 두께 값들(209p, 209c)은 앞서-명시된 범위 내의 감소된 가변성을 가질 수 있으며, 트랜지스터(250a)의 전체 임계 전압이 향상된 정확성 및 예측 가능성으로 정의될 수 있으며, 동시에 트랜지스터 폭 또는 다른 폭의 트랜지스터 디바이스들로부터 임계 가변성의 의존이 상당히 감소될 수 있다.
결과적으로, 본 개시 내용은 선택적 에피택셜 성장 공정의 성장률에 있어서 향상된 균일성이 획득될 수 있는 반도체 디바이스들 및 기법들을 제공하며, 따라서 임계치 조정용 반도체 합금이 상당히 감소된 두께 가변성 및 이른 제조 단계에서 물질 구성 요소에 대하여 감소된 가변성으로 제공될 수 있다. 따라서, 금속-함유 전극 물질과 함께 하이-k 게이트 유전체를 포함하는 정교한 게이트 전극 구조들이, 드레인 및 소스 영역들을 형성하기 이전에 형성될 수 있으며, 그럼으로써 잘-확립된 CMOS 기법들과의 높은 정도의 호환성을 제공할 수 있다.
본 개시 내용의 추가적인 수정들 및 변형들은 본 설명을 고려하여 당업자에게 자명할 것이다. 따라서, 본 설명은 단지 예시적인 것이며, 본 명세서에서 개시된 원리들을 수행하는 일반적인 방법을 당업자에게 설명하기 위한 것으로 해석되어야 한다. 이해될 사항으로써, 본 명세서에서 도시되고 설명되는 형태들은 현재 바람직한 실시예들로서 개시되었다.

Claims (23)

  1. 반도체 디바이스를 형성하는 방법으로서,
    제 1 실리콘-함유 결정 반도체 영역 및 제 2 실리콘-함유 결정 반도체 영역 위에 마스크 층을 형성하는 단계, 상기 제 1 및 제 2 실리콘-함유 결정 반도체 영역들은 격리 영역에 의해 측면으로(laterally) 분리되며;
    상기 제 2 실리콘-함유 결정 반도체 영역 위의 상기 마스크 층은 유지하되, 상기 제 1 실리콘-함유 결정 반도체 영역 위로부터 상기 마스크 층을 선택적으로 제거하는 단계;
    상기 제 1 실리콘-함유 결정 반도체 영역의 높이와 상기 격리 영역의 높이 사이의 차이를 감소시키도록 상기 제 2 실리콘-함유 결정 반도체 영역 위의 상기 마스크 층의 존재하에서, 상기 제 1 실리콘-함유 결정 반도체 영역을 에칭하는 단계;
    감소된 두께의 상기 제 1 실리콘-함유 결정 반도체 영역 상에 임계치 조정용 반도체 합금을 선택적으로 형성하는 단계;
    상기 임계치 조정용 반도체 합금 위에 제 1 트랜지스터의 제 1 게이트 전극 구조를 형성하는 단계; 및
    상기 제 2 실리콘-함유 결정 반도체 영역 위에 제 2 트랜지스터의 제 2 게이트 전극 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 제 1 및 제 2 게이트 전극 구조를 형성하는 단계는,
    하이-k 유전체 게이트 절연 층을 형성하는 단계와, 상기 하이-k 게이트 절연 층 상에 전극 물질을 포함하는 금속을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  3. 제1항에 있어서,
    상기 마스크 층을 형성하는 단계는,
    실리콘 질화물층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  4. 제3항에 있어서,
    상기 제 1 실리콘-함유 결정 반도체 영역을 에칭하는 단계는,
    상기 제 1 실리콘-함유 결정 반도체 영역으로부터 상기 마스크 층을 선택적으로 제거한 이후에, 습식 화학적 에칭 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  5. 제4항에 있어서,
    상기 마스크 층을 선택적으로 제거하는데 사용되는 레지스트 마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  6. 제4항에 있어서,
    상기 제 1 실리콘-함유 결정 반도체 영역의 두께는,
    상기 습식 화학적 에칭 공정을 근거로 감소되는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  7. 제6항에 있어서,
    상기 습식 화학적 에칭 공정을 수행하는 단계는,
    테트라 메틸 암모늄 하이드록사이드(tetra methyl ammonium hydroxide : TMAH)를 이용하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  8. 제1항에 있어서,
    상기 제 1 실리콘-함유 결정 반도체 영역으로부터 상기 마스크 층을 선택적으로 제거하는 단계는,
    플라즈마 보조 에칭 공정(plasma assisted etch process)을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  9. 제8항에 있어서,
    상기 제 1 실리콘-함유 결정 반도체 영역을 에칭하는 단계는,
    상기 플라즈마 보조 에칭 공정 동안에 상기 제 1 실리콘-함유 결정 반도체 영역의 두께를 감소시키는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  10. 제1항에 있어서,
    상기 임계치 조정용 반도체 합금을 형성하는 단계는,
    상기 격리 영역 상에 및 상기 제 2 실리콘-함유 결정 반도체 영역 위에 형성되는 상기 마스크 층 상에서의 물질의 증착을 억제하도록, 선택적 에피택셜 성장 공정(selective epitaxial growth process)을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  11. 제10항에 있어서,
    상기 임계치 조정용 반도체 합금은,
    실리콘/게르마늄 합금을 포함하는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 반도체 디바이스를 형성하는 방법으로서,
    격리 구조에 의해 측면으로 둘러싸인 액티브 반도체 영역의 표면을 노출시키는 단계, 상기 노출된 표면의 임의의 노출된 표면 영역들은 동일한 결정 배향을 가지며, 상기 노출시키는 단계는 에칭 공정을 이용하여 상기 액티브 반도체 영역의 높이와 상기 격리 구조의 높이 사이의 차이를 감소시키는 단계를 포함하며;
    선택적 에피택셜 성장 공정을 수행함으로써, 임계치 조절용 반도체 물질을 상기 노출된 표면 상에 형성하는 단계; 및
    트랜지스터의 게이트 전극 구조를 상기 임계치 조절용 반도체 물질 상에 형성하는 단계
    를 포함하며,
    상기 게이트 전극 구조는 하이-k 유전체 물질과 상기 하이-k 유전체 물질 상에 형성되는 금속 함유 전극 물질을 포함하고,
    상기 표면을 노출시키는 단계는, 상기 액티브 반도체 영역의 높이와 상기 격리 구조의 높이 사이의 차이를 감소시키도록, 상기 격리 구조의 표면보다 위로 연장하는 상기 액티브 반도체 영역의 물질을 제거하는 단계를 포함하며,
    상기 에칭 공정을 이용하여 상기 액티브 반도체 영역의 물질을 제거하는 단계는, 플라즈마 보조 에칭 공정을 수행하는 단계를 포함하고,
    상기 플라즈마 보조 에칭 공정을 수행하는 단계는, 상기 액티브 반도체 영역 위에 마스크 층을 형성하는 단계와, 추가적인 액티브 영역 위에서는 상기 마스크 층을 유지하면서 상기 플라즈마 보조 에칭 공정에 기초하여 상기 액티브 영역으로부터 상기 마스크 층을 선택적으로 제거하는 단계를 더 포함하며,
    상기 에칭 공정은 상기 추가적인 액티브 영역 위의 상기 마스크 층의 존재하에서 수행되는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  16. 제15항에 있어서,
    상기 마스크 층은,
    실리콘 질화물을 포함하는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  17. 제15항에 있어서,
    상기 마스크 층은,
    10 나노미터 이하의 두께로 형성되는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  18. 제15항에 있어서,
    상기 표면을 노출시키는 단계 이후에, 습식 화학적 에칭 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  19. 제18항에 있어서,
    상기 습식 화학적 에칭 공정은,
    플루오르화 수소산(hydrofluoric acid : HF)을 근거로 수행되는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  20. 제15항에 있어서,
    상기 임계치 조정용 반도체 물질은,
    실리콘/게르마늄 합금을 포함하는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  21. 삭제
  22. 삭제
  23. 삭제
KR1020117020213A 2009-01-30 2010-01-27 반도체 합금을 증착하기 이전에 패터닝 비-균일성들을 감소시킴으로써 임계치 조정용 반도체 합금의 두께 변화들의 감소 KR101587200B1 (ko)

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