JP2009503871A - 代替活性エリア材料の集積回路への組み込みのための解決策 - Google Patents

代替活性エリア材料の集積回路への組み込みのための解決策 Download PDF

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Abstract

結晶半導体基板上に代替材料のエリアを形成する方法、並びにこの方法により形成された構造。このような代替材料のエリアは、ＭＯＳＦＥＴ又は電子デバイス若しくは光電子デバイスにおける活性エリアとしての使用に適している。

Description

関連出願
本願は、２００５年７月２６日付出願の米国特許仮出願第６０／７０２３６３号明細書の利益を主張するものであり、その開示全体は、参照により本願に組み込まれる。
技術分野
本発明は、代替の活性領域の材料を含む構造を形成するための方法及び材料に関する。
ＳｉベースのＭＯＳＦＥＴ技術の幾何学寸法設計は、ますます難しくなっている。代替材料をＳｉと共にヘテロ集積することは、ＭＯＳＦＥＴチャネルの固有のキャリア移動度を増大させるための魅力的な手段となっている。代替材料のヘテロ集積は、現在のところ、ソース−ドレインコンタクト材料又はヘテロ接合バイポーラトランジスタのベース層のための、Ｇｅ含量の少ないＳｉＧｅ合金の追加（堆積）に限定されている。このような層はＳｉに対する格子不整合がわずかしかないので、また最新のＳｉＭＯＳＦＥＴプロセスはこのような薄いＳｉＧｅ合金と適合性があるので、ＳｉＭＯＳＦＥＴプロセスの集積手順での必然的な破壊はほとんど生じない。残念ながら、キャリア移動度（及び付属するデバイスの作動電流）が増大することによって、従来のＳｉベースのデバイスに対し、より大きな格子不整合を有する他の材料の使用が間もなく必要となり、従来のデバイス集積フローにおいて、より破壊的な変化が生ぜざるを得なくなるであろう。
代替材料を従来の及び新規の基板にヘテロ集積することは、様々な電子及び光電子用途のために望ましい。例えば、ＩＩＩ−Ｖ、ＩＩ−ＶＩ材料及び／又はＧｅのＳｉとのヘテロ集積の可能性は、ＣＭＯＳプラットフォームの機能及び性能を増大させる魅力的な手段である。ヘテロ集積に対する経済的な解決策によって、新規な用途の分野、例えば、特にクリティカルパス論理デバイス（critical path logic devices）のためのＣＭＯＳトランジスタにおけるＳｉの置き換えが可能となる。これにより、（ａ）様々な非Ｓｉ半導体がもたらす超高速の移動度及び飽和速度によって、チャネル抵抗が、（ｂ）多くの非Ｓｉ半導体の高い移動度及びより狭いバンドギャップによって、より狭いバンドギャップが金属（又は金属合金）コンタクトと半導体との間でのより低い電気抵抗を生じさせることによって、ソース／ドレイン抵抗が、顕著に低下する。他の新たな用途は、ＳｉＣＭＯＳ論理デバイスと超高速ＲＦデバイスとの組合せであってよく、例えば、ＩｎＰ若しくはＧａＡｓベースの高電子移動度トランジスタ（ＨＥＭＴ）デバイス又はヘテロ接合バイポーラトランジスタ（ＨＢＴ）デバイスであり、これらのデバイスは、今日、高周波数での用途のために使用されているものに類似している。しかし、多くの非Ｓｉ半導体がＳｉより優れた発光及び検出性能を有しているので、別の用途として、ＳｉＣＭＯＳ論理デバイスと光電子デバイスとの組合せがあってよい。
選択エピタキシャル法（selective epitaxy）が、ヘテロ材料集積において魅力的な手段であるのには、いくつかの理由がある。第１に、この手段により、必要とされる箇所にのみ非Ｓｉ半導体材料を追加することが可能となるので、よって、この手段は、同じウェハ上で行われるＳｉＣＭＯＳプロセスに対しわずかに破壊的であるにすぎない。また、選択エピタキシャル法により、Ｓｉウェハ上での複数の新たな材料の組合せ、例えばＰＭＯＳにおけるＧｅ及びＮＭＯＳにおけるＩｎＧａＡｓの組合せが可能となり得る。さらに、特に大きな格子不整合を有する材料を集積する場合には、主要な代替手段、例えば広範囲のヘテロエピタキシャル膜の層移動（層貼替え）よりもはるかに経済的となる傾向がある。
結晶半導体基板上に、代替材料のエリアを形成する方法を説明する。本明細書にて使用する限り「代替（alternative）」とは、非Ｓｉ半導体、又は下層のＳｉ基板と比較して異なる表面又は回転配向を有するＳｉを指す。このようなエリアは、ＭＯＳＦＥＴ又は他の電子若しくは光電子デバイスでの活性エリアとしての使用に適している。また、そのような非Ｓｉ活性エリアを利用するＭＯＳＦＥＴデバイスのための設計も提供する。
１つの局面では、本発明は、結晶半導体材料を含む基板を提供することを含む、構造を形成する方法に関する。基板上にマスク層を形成し、このマスク層において窓を画定する。窓は、選択エピタキシャル法によって活性エリア材料で充填する。この活性エリア材料の少なくとも一部を含むデバイスを画定する。
以下の１つ以上の特徴を有していてよい。活性エリア材料の表面を平坦化し、その場合、その表面が、マスク層の表面と実質的に同一平面になるようにする。
１つの局面では、本発明は、結晶半導体材料を含む基板を提供し、その半導体材料において第１のシャロートレンチアイソレーション領域を画定することを含む、構造を形成する方法に関する。基板上に薄い誘電層を画定し、その薄い誘電層において窓を画定して、第１のシャロートレンチアイソレーション領域に囲まれた（もしくはこれと境界をなす）半導体材料の一部を露出させる。半導体材料のこの露出した部分を除去して、開口部を画定する。開口部を、選択エピタキシャル法によって活性エリア材料で充填する。薄い誘電層を選択的に除去し、活性エリア材料の少なくとも一部を含むデバイスを画定する。
以下の１つ以上の特徴を有していてよい。活性エリア材料の表面は、薄い誘電層の表面と実質的に同一平面となるように平坦化される。基板は、ウェハに接合されている結晶半導体材料を含む層を含む。結晶半導体材料は、第１の結晶配向を有し、活性エリア材料は、第１の結晶配向とは異なる第２の結晶配向を有する第２の結晶半導体材料を含む。
半導体材料において、第２のシャロートレンチアイソレーション領域を画定する。第１のシャロートレンチアイソレーション領域の幅の、第２のシャロートレンチアイソレーション領域の幅に対する比は、１より大きく、例えば１．２〜３の範囲で選択される。
別の局面では、本発明は、構造を形成する方法であって、結晶半導体材料を含む基板を提供し、半導体材料において第１のシャロートレンチアイソレーション領域を画定することを含む方法に関する。基板上に薄い誘電層を画定する。薄い誘電層において窓を画定して、第１のシャロートレンチアイソレーション領域の一部を露出させる。第１のシャロートレンチアイソレーション領域の露出した部分を除去し、開口部を画定する。開口部を、選択エピタキシャル法によって活性エリア材料で充填する。薄い誘電層を選択的に除去し、活性エリア材料の少なくとも一部を含むデバイスを画定する。
以下の１つ以上の特徴を有していてよい。活性エリア材料の表面を、薄い誘電層の表面と実質的に同一平面となるように平坦化することができる。第２のシャロートレンチアイソレーション領域を半導体材料に画定し、この場合、第１のシャロートレンチアイソレーション領域の残された部分の幅の、第２のシャロートレンチアイソレーション領域の幅に対する比が１より大きい、例えば１．２〜３の範囲で選択されるようになっている。
別の局面では、本発明は、第１の活性エリア材料を含み、且つ第１の幅を有する第１のシャロートレンチアイソレーション領域に囲まれている第１の活性エリアを有する構造に関する。第２の活性エリアは、第２の活性エリア材料を含み、且つ第２の幅を有する第２のシャロートレンチアイソレーション領域に囲まれている。第１の幅の、第２の幅に対する比は、１を超える。
以下の１つ以上の特徴を有していてよい。第１の活性エリア材料は、半導体材料、例えばＧｅ、ＳｉＧｅ、ＳｉＣ、ダイヤモンド、ＩＩＩ−Ｖ半導体及び／又はＩＩ−ＶＩ半導体を含み、第２の活性エリア材料はＳｉを含む。第１の活性エリア材料は、第１の結晶配向を有し、第２の活性エリア材料は、第１の結晶配向とは異なる第２の結晶配向を有する。第１の幅の、第２の幅に対する比は、１．２〜３の範囲から選択される。
別の局面では、本発明は、構造を形成する方法であって、結晶材料を含む基板を提供し、この基板上に第１のマスク層を形成することを含む方法に関する。第１のマスク層に第１の開口部を画定し、基板の第１の領域において基板の第１の部分を露出させる。第１の開口部を、選択エピタキシャル法によって第１の活性エリア材料で充填する。第１のマスク層において第２の開口部を画定し、基板の第２の領域において基板の第２の部分を露出させる。第２の開口部を、選択エピタキシャル法によって第２の活性エリア材料で充填する。第１の活性エリア材料の少なくとも一部を含む第１のデバイスを画定し、第２の活性エリア材料の少なくとも一部を含む第２のデバイスを画定する。
以下の１つ以上の特徴を有していてよい。第２の開口部を第２の活性エリア材料で充填する前に、基板の第１の領域上に第２のマスク層を形成し、第２の開口部を第２の活性エリア材料で充填した後、第２のマスク層を除去する。第２のマスク層を除去した後、第１の活性エリア材料の表面及び第２の活性エリア材料の表面を平坦化する。
別の局面では、本発明は、第１の分離領域と、第１の半導体材料を含み且つ第１の分離領域に囲まれている第１の活性エリアとを含む構造に関する。この構造は、第２の分離領域と、第１の半導体材料とは異なる第２の半導体材料を含み且つ第２の分離領域に囲まれている第２の活性エリアとを含む。第１の半導体材料の表面、第２の半導体材料の表面、第１の分離領域の両面及び第２の分離領域の表面は、全て実質的に同一平面となっている。
以下の１つ以上の特徴を有していてよい。第１の半導体材料は、第１の結晶配向を有し、第２の半導体材料は、第１の結晶配向とは異なる第２の結晶配向を有する。第１の半導体材料は、Ｇｅ、ＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＳｂ、ＡｌＳｂ、ＩｎＡｌＳｂ、ＧａＡｓ又はＩｎＰを含み、第２の半導体材料はＳｉ及び／又はＧｅを含む。
別の局面では、本発明は、第１の活性エリア材料を含む第１のチャネル、第１のソース領域及び第１のドレイン領域を有するｎ−ＦＥＴを含む構造に関する。ｐ−ＦＥＴは、第２の活性エリア材料を含む第２のチャネル、第２のソース領域及び第２のドレイン領域を有する。第１のソース領域及びドレイン領域並びに第２のソース領域及びドレイン領域は、同じソース／ドレイン材料を含む。
以下の１つ以上の特徴を有していてよい。第１のチャネル材料は、引張り歪みを有する。第２のチャネル材料は、圧縮歪みを有する。第１のソース領域及び第１のドレイン領域におけるソース／ドレイン材料の少なくとも一部が、第１及び第２の切欠内に設けられ、第２のソース領域及び第２のドレイン領域におけるソース／ドレイン材料の少なくとも一部が、第３及び第４の切欠内に設けられ、ソース／ドレイン材料の格子定数は、第１の活性エリア材料の格子定数より小さく、第２の活性エリア材料の格子定数より大きい。
第１のソース領域及び第１のドレイン領域のソース／ドレイン材料の少なくとも一部が、第１及び第２の切欠に設けられ、第２のソース領域及び第２のドレイン領域のソース／ドレイン材料が、第３及び第４の切欠に設けられ、ソース／ドレイン材料の格子定数は、第１の活性エリア材料の格子定数より大きく、第２の活性エリア材料の格子定数より小さい。
第１のソース領域及び第１のドレイン領域におけるソース／ドレイン材料の少なくとも一部が、第１及び第２の切欠内に設けられ、第２のソース領域及び第２のドレイン領域におけるソース／ドレイン材料が、第２の活性エリア材料の上面に設けられ、ソース／ドレイン材料の格子定数は、第１の活性エリア材料の格子定数より小さく、第２の活性エリア材料の格子定数より小さい。ソース／ドレイン材料は、ＩＶ族半導体を含む。
第１のソース領域及び第１のドレイン領域のソース／ドレイン材料が、第１の活性エリア材料の上面に設けられ、第２のソース及び第２のドレイン領域のソース／ドレイン材料の少なくとも一部が、第３及び第４の切欠に設けられ、ソース／ドレイン材料の格子定数は、第１の活性エリア材料の格子定数より大きく、第２の活性エリア材料の格子定数より大きい。
別の局面では、本発明は、デバイスを形成する方法であって、基板の第１の領域に第１の活性エリア材料を設け、基板の第２の領域に第２の活性エリア材料を設けることを含む方法に関する。第１のソース及び第１のドレインは、第１の活性エリア材料の第１の部分及び第２の部分を除去することによる第１及び第２の切欠の画定並びに第１及び第２の切欠へのソース／ドレイン材料の堆積によって画定される。第２のソース及び第２のドレインは、第２の活性エリア材料の第１の部分及び第２の部分の除去による第３及び第４の切欠の画定並びに第３及び第４の切欠へのソース／ドレイン材料の堆積によって画定される。第１のソースと第２のソースとの間の第１の活性エリアに設けられたチャネルを有する第１のデバイスが画定される。第２のソースと第２のドレインとの間の第２の活性エリア材料に設けられたチャネルを有する第２のデバイスが画定される。
以下の１つ以上の特徴を有していてよい。第１、第２、第３及び第４の切欠の画定は、第１及び第２の活性エリア材料をほぼ同じ速度で除去する非選択的エッチングを含む。第１の活性材料における第１及び第２の切欠の画定は、第２の活性材料に対して極めて高い選択性を有するエッチングを含む。第２の活性材料における第３及び第４の切欠の画定は、第１の活性材料に対して極めて高い選択性を有するエッチングを含む。
別の局面では、本発明は、構造を形成する方法であって、基板を設け、基板の第１の部分上に第１の活性エリア材料を設け、基板の第２の部分上に第２の活性エリア材料を設けることを含む方法に関する。薄層を、第１及び第２の活性エリア材料上に堆積させる。この薄層上にゲート誘電層を形成する。第１のデバイス、例えば第１の活性エリア材料を含むｎ−ＦＥＴ、並びに第２のデバイス、例えば第２の活性エリア材料を含むｐ−ＦＥＴが形成される。
別の局面では、本発明は、第１の活性エリア材料を含む第１の活性エリアと、第１の活性エリア材料とは異なる第２の活性エリア材料を含む第２の活性エリアとを含む構造に関する。第１の活性エリア材料及び第２の活性エリア材料上に薄層を設け、薄層上にゲート誘電層を設ける。
以下の１つ以上の特徴を有していてよい。第１の活性エリア材料及び第２の活性エリア材料はそれぞれ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ダイヤモンド、ＩＩＩ−Ｖ半導体並びにＩＩ−ＶＩ半導体を含み、薄層はＳｉを含む。ゲート誘電層は、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４及び高誘電率誘電体を含む。
別の局面では、本発明は、構造を形成する方法であって、基板を設け、基板の第１の部分上に第１の活性エリア材料を設け、該基板の第２の部分上に第２の活性エリア材料を設けることを含む方法に関する。第１の活性エリア材料上に第１のゲート誘電層を形成し、第２の活性エリア材料上に第２のゲート誘電層を形成する。第１及び第２の活性エリア材料上に、第１の電極層を設ける。第２の活性エリア材料上に設けられた第１の電極層の一部を除去する。第１及び第２の活性エリア上に、第２の電極層を堆積させる。基板上に設けた層を平坦化し、第１の活性エリア材料上に設けた第１の電極層の表面と、第２の活性エリア材料上に設けた第２の電極層の表面とを含む同一平面を画定する。第１の活性エリア材料を含む第１のデバイス及び第２の活性エリア材料を含む第２のデバイスを形成する。
以下の１つ以上の特徴を有していてよい。第１のデバイスはｎ−ＦＥＴを含む。第１の電極層は、インジウム、タンタル、ジルコニウム、タングステン、モリブデン、クロム、スズ、亜鉛、コバルト、ニッケル、レニウム、ルテニウム、白金、チタン、ハフニウム、シリコン及び窒素の少なくとも１つを含む。第２のデバイスは、ｐ−ＦＥＴを含む。第２の電極層は、銅、モリブデン、クロム、タングステン、ルテニウム、タンタル、ジルコニウム、白金、ハフニウム、チタン、コバルト、ニッケル、シリコン及び窒素の少なくとも１つを含む。
別の局面では、本発明は、第１の活性エリア材料を含む第１の活性エリアと、第１の活性エリア材料とは異なる第２の活性エリア材料を含む第２の活性エリアとを含む構造に関する。第１の活性エリア材料上に第１のゲート電極材料を設け、第２の活性エリア材料上には第１のゲート電極材料とは異なる第２の電極材料を設ける。第１のゲート電極材料は、インジウム、タンタル、ジルコニウム、タングステン、モリブデン、クロム、スズ、亜鉛、コバルト、ニッケル、レニウム、ルテニウム、白金、チタン、ハフニウム、シリコン及び窒素の少なくとも１つを含み、第２のゲート電極材料は、銅、モリブデン、クロム、タングステン、ルテニウム、タンタル、ジルコニウム、白金、ハフニウム、チタン、コバルト、ニッケル、シリコン及び窒素の少なくとも１つを含む。
別の局面では、本発明は、構造を形成する方法であって、結晶半導体材料を含む基板を設け、基板上にマスク層を形成することを含む方法を特徴としている。マスク層において窓を画定する。窓を、選択エピタキシャル法によって、第１の活性エリア材料で少なくとも部分的に充填する。第１の活性エリア材料上に、選択エピタキシャル法によって第２の活性エリア材料を形成する。第２の活性エリア材料の少なくとも一部を含むデバイスを画定する。
別の局面では、本発明は、構造を形成する方法であって、結晶材料を含む基板を設け、基板上に第１のマスク層を形成することを含む方法に関する。第１のマスク層において第１の開口部を画定し、基板の第１の領域において基板の第１の部分を露出させる。第１の開口部を、選択エピタキシャル法によって第１の活性エリア材料で充填する。第１の活性エリア材料上に、選択エピタキシャル法によって、第２の活性エリア材料を含む第１の層を形成する。第１のマスク層において第２の開口部を画定し、基板の第２の領域において基板の第２の部分を露出させる。第２の開口部を、選択エピタキシャル法によって、第３の活性エリア材料で充填する。第３の活性エリア材料上に、選択エピタキシャル法によって、第４の活性エリア材料を含む第２の層を形成する。第２の活性エリア材料の少なくとも一部を含む第１のデバイスを画定する。第４の活性エリア材料の少なくとも一部を含む第２のデバイスを画定する。
以下の１つ以上の特徴を有していてよい。第１のデバイスは、第１の歪みを有する第１のチャネルを含み、第２のデバイスは、第２の歪みを含む第２のチャネルを含み、第１の歪みの大きさは、第２の歪みの大きさとほぼ等しく、第１の歪みの符号は、第２の歪みの符号と反対である。第１の歪みの大きさは、約１．５％より大きい。第１の活性エリア材料は、第４の活性エリア材料と実質的に同じである。第２の活性エリア材料は、第３の活性エリア材料と実質的に同じである。
別の局面では、本発明は、半導体基板上に設けられたマスク層において画定された窓を少なくとも部分的に充填する第１の活性エリア材料を含む構造に関する。第１の活性エリア材料上には、第２の活性エリア材料が設けられている。デバイスは、第２の活性エリア材料の少なくとも一部を含む。
別の局面では、本発明は、結晶基板上に設けられた第１のマスク層において画定されている第１の開口部に設けられた第１の活性エリア材料に関する。第１の活性エリア材料上には、第２の活性エリア材料を含む第１の層が設けられている。第１のマスク層において画定されている第２の開口部には、第３の活性エリア材料が設けられている。第３の活性エリア材料上には、第４の活性エリア材料を含む第２の層が設けられている。第１のデバイスは、第２の活性エリア材料の少なくとも一部を含む。第２のデバイスは、第４の活性エリア材料の少なくとも一部を含む。
以下の１つ以上の特徴を有していてよい。第１及び第３の活性エリア材料は、少なくとも部分的に緩和させており、第２及び第４の活性エリア材料は、実質的に歪みを有している。第１及び第３の活性エリア材料は、ほぼ完全に緩和されている。第１のデバイスは、第１の活性エリア材料上に設けられた第１のソース領域及び第１のドレイン領域を含むトランジスタである。第１のソース領域及び第１のドレイン領域はそれぞれ、第１の層内に設けられている。第２のデバイスは、第３の活性エリア材料上に設けられた第２のソース領域及び第２のドレイン領域を含むトランジスタである。第２のソース領域及び第２のドレイン領域はそれぞれ、第２の層内に設けられている。第１のデバイスは、ＮＭＯＳトランジスタであり、第２のデバイスは、ＰＭＯＳトランジスタである。第２の活性エリア材料は、ＩＩＩ−Ｖ半導体材料を含み、第４の活性エリア材料は、ＩＶ族半導体材料を含む。第２の活性エリア材料は、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ及びＩｎＧａＡｓの少なくとも１つを含み、第４の活性エリア材料は、Ｓｉ及びＧｅの少なくとも一方を含む。
関連図面において、類似の参照符号は共通の特徴部分を表す。
図１Ａ〜１Ｃ及び２Ａ〜２Ｇでは、平坦な分離領域が、活性エリア材料の選択的エピタキシャル法のために利用されていてよい。図１Ａ、２Ａ及び２Ｂでは、基板１００が結晶半導体材料を含む。基板１００は、例えばバルクシリコンウェハ、バルクゲルマニウムウェハ、半導体オンインシュレータ（ＳＯＩ）基板、又は歪み半導体オンインシュレータ（ＳＳＯＩ）基板であってよい。基板１００上にはマスク層１１０が形成されている。マスク層１１０は、例えば二酸化シリコン、酸化アルミニウム、窒化シリコン、シリコンカーバイド又はダイヤモンドを含む絶縁体層であってよく、例えば５０〜１００ナノメートル（ｎｍ）の厚みｔ１を有していてよい。マスク層１１０は、例えば化学蒸着（ＣＶＤ）、プラズマ支援化学蒸着（ＰＥＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）といった堆積方法、又はスパッタリング等の物理堆積方法によって形成することができる。別態様では、マスク層１１０は、基板の熱酸化によって形成することができる。
マスク層１１０上には、フォトレジストマスクのようなマスク（図示せず）が形成される。このマスクは、マスク層１１０の少なくとも一部が露出するようにパターニングされる。マスク層１１０の露出した部分は、例えば反応性イオンエッチング（ＲＩＥ）によって除去され、これにより、窓１２０が確定されて、基板１００の上面の領域１３０が露出する。窓１２０は、例えば５０ｎｍ〜１０マイクロメートル（μｍ）の幅ｗ１を有し、例えば５０ｎｍ〜１０μｍの長さｌ１を有していてよい。この窓は、マスク層１１０の厚みｔ１に等しい高さｈ１を有している。窓１２０は、電子デバイス又は光電子デバイスの活性エリアに対応しており、場合によってはそのようなデバイスがこの窓内に組み込まれ、それに応じて寸法が選択される。
図１Ｂ、２Ｃ及び２Ｄでは、窓１２０は、選択エピタキシャル法によって活性エリア材料１４０で完全に充填されている。選択エピタキシャル法は、ＬＰＣＶＤ、大気圧ＣＶＤ（ＡＰＣＶＤ）、超高真空ＣＶＤ（ＵＨＣＶＤ）、減圧ＣＶＤ（ＲＰＣＶＤ）、有機金属ＣＶＤ（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）又は分子ビームエピタキシャル法（ＭＢＥ）といった堆積方法によって行うことができる。活性エリア材料１４０は、選択的に形成される、つまり、基板１００の、窓１２０によって露出した結晶半導体材料上に形成されるがマスク層１１０上には実質的に形成されない。活性エリア材料１４０は、結晶半導体材料、例えばＩＶ族元素若しくはその化合物、ＩＩＩ−Ｖ化合物又はＩＩ−ＶＩ化合物である。ＩＶ族元素は、炭素、ゲルマニウム又はシリコン、例えば（１１０）シリコンである。ＩＶ族化合物は、シリコン、ゲルマニウム、スズ又は炭素を含み、例えばシリコンゲルマニウム（ＳｉＧｅ）である。ＩＩＩ−Ｖ化合物は、例えば、ガリウムヒ素（ＧａＡｓ）、インジウムヒ素（ＩｎＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、インジウムリン（ＩｎＰ）若しくはインジウムアンチモン（ＩｎＳｂ）、アルミニウムアンチモン（ＡｌＳｂ）、インジウムアルミニウムアンチモン（ＩｎＡｌＳｂ）又はこれらの混合物であってよい。ＩＩ−ＶＩ化合物は、例えば、テルル化亜鉛（ＺｎＴｅ）、セレン化カドミウム（ＣｄＳｅ）、テルル化カドミウム（ＣｄＴｅ）、硫化亜鉛（ＺｎＳ）若しくはセレン化亜鉛（ＺｎＳｅ）又はこれらの混合物であってよい。いくつかの態様では、１つを超える活性エリア材料１４０を窓１２０内に形成することができる、つまり、活性エリア材料１４０の２つ以上の層を選択エピタキシャル法によって形成することができる。活性エリア材料と基板１１０との間の界面には、欠陥が生じうる。このような欠陥は、窓１２０を確定するマスク層１１０の側壁によって捕捉することができ、これについては、参照によって本願に組み込まれている米国特許出願第１１／４３６１９８号明細書及び第１１／４３６０６２号明細書に記載されている。
窓１２０を活性エリア材料１４０で充填した後、活性エリア材料１４０の一部１５０は、様々な理由により、マスク層１１０の上面１６０上に延在し、これにより、非平坦な上面が形成されている場合がある。例えば、ファセット（facets）が、半導体活性エリア材料１４０と絶縁体との間の垂直の界面で形成され得る。ファセットが形成されていなくても、窓１２０が活性エリア材料１４０で充填される時点で正確に高い信頼性及び再現性をもって選択エピタキシャル法を停止させることは難しいため、活性エリア材料１４０の上面が絶縁体材料の上面と同一平面にならないこともある。面が非平坦であると、本願の後続のプロセスが難しくなり得る。
活性エリア材料１４０の、マスク層１１０の上面の上に延在する部分は、例えば、平坦化によって除去することができ、これにより、活性エリア材料の面１７０は、図１Ｃに示すように、マスク層１１０の上面１６０と実質的に同一平面となる。活性エリア材料の面は、例えば、マスク層１１０に関して選択的な化学機械研磨（ＣＭＰ）ステップによって平坦化することができる。
図２Ｅ〜２Ｇでは、活性エリア材料の少なくとも一部を含むデバイスが形成されている。このデバイスは、活性エリア材料に設けられたソース１９０、ドレイン２００及びチャネル２１０を含むトランジスタ１８０であってよい。後続のプロセスステップは、ゲート誘電層２２０の形成、ゲート電極材料の堆積及び例えばドライエッチングによるゲート２３０の確定を含んでいてよい。ソース及びドレイン領域は、イオン注入ステップによって画定することができる。中間層誘電体を、ゲート、ソース及びドレイン上に形成することができ、コンタクトホールを画定することができる。金属層２３５を、コンタクトホール内及び構造上に堆積することができる。得られたトランジスタ１８０は、例えば、相補型金属酸化物半導体ＦＥＴ（ＣＭＯＳＦＥＴ）又は金属半導体ＦＥＴ（ＭＥＳＦＥＴ）といった電界効果トランジスタ（ＦＥＴ）であってよい。別の態様では、デバイスは、ダイオードのような非ＦＥＴデバイスであってよい。ダイオードデバイスは、光検出デバイス（フォトダイオード）又は発光デバイス（発光ダイオード若しくはレーザダイオード）であってよい。別の応用では、デバイスは、バイポーラ接合トランジスタである。
別の態様では、活性エリア材料、例えばＩＩＩ−Ｖ若しくはＩＩ−ＶＩ半導体合金、又はＧｅ、又はＳｉＧｅ合金を、以下のように、ウェハ上の選択された活性エリアのみに導入することができる。
図３Ａ〜３Ｄでは、第１のシャロートレンチアイソレーション（ＳＴＩ）領域３００が、当業者に公知の方法によって半導体基板１００に画定されている。ＳＴＩ領域３００は、誘電材料３２０、例えば二酸化シリコン又は窒化シリコンで充填されたトレンチ３１０を含む。第１のＳＴＩ領域を含む基板上に、薄い誘電層３３０が形成される。一態様では、この薄い誘電層３３０は、誘電材料３２０と同じ材料を含む。別の態様では、薄い誘電層３３０は、誘電材料３２０とは異なる材料を含む。薄い誘電層３３０は、Ｓｉ３Ｎ４を含んでいてよく、例えば約１００〜２００Åの厚みｔ２を有していてよい。Ｓｉ３Ｎ４誘電層が厚すぎると、歪みが導入されることによって、シリコンのような下層の材料が損傷することがある。一態様では、薄い誘電材料３３０は、Ｓｉ３Ｎ４層の下に設けられたＳｉＯ２層を含む。このＳｉＯ２層は、Ｓｉ３Ｎ４層によって導入される歪みを和らげ、Ｓｉ３Ｎ４層の厚みｔ２は、例えば１０００Åであってよい。ＳｉＯ２層の厚みは、例えば１００Åであってよい。
図３Ａ及び３Ｂでは、薄い誘電層３３０に窓３３５が画定され、これにより、基板半導体材料の、第１のＳＴＩ領域３００に接合している部分３４０が露出し、その一方で、基板の他の部分は保護される。窓３３５は、例えば、下層の基板半導体材料を攻撃することなく薄い誘電層３３０の一部を選択的に除去するフォトレジストマスク及び湿式又は乾式化学エッチングによって画定することができる。露出した半導体材料部分３４０は除去され、開口部３５０が画定される。半導体材料部分３４０は、薄い誘電層３３０又はＳＴＩトレンチ充填材料３２０を攻撃することなくＳｉのような半導体材料を選択的に除去する湿式又は乾式化学エッチングによって除去することができる。例えば、窓の形成によって露出した半導体材料部分３４０は、第１のＳＴＩ領域３００の下側の境界と同じレベル位置まで除去し下げることができる。開口部３５０の側壁３６０、３６０’は、ＳＴＩ領域３００を並べ且つ／又は充填するために使用される誘電材料によって画定される。一態様では、半導体材料部分３４０を、第１のＳＴＩ領域３００の下側の境界より低いレベルまで除去し下げることが好ましく、さらに、除去プロセスにより第１のＳＴＩ領域３００にアンダーカットを形成し、第１のＳＴＩ領域３００の下にまで開口部３５０を拡大してもよい。このような開口部３５０のプロファイルは、ファセット形成を回避するために又は続いて開口部３５０に堆積させる材料の欠陥を低減するために有利となり得る。
図３Ｃでは、開口部３５０が、選択エピタキシャル法によって活性エリア材料１４０で充填されている。活性エリア材料の上面３７０は、薄い誘電層３３０の上面と実質的に同一平面となるように平坦化することができる。平坦化は、ＣＭＰステップによって行うことができ、薄い誘電層３３０の上面で停止させる。いくつかの態様では、窓３３５内に１つを超える活性エリア材料１４０を形成することができる、つまり、活性エリア材料１４０の２つ以上の層を選択エピタキシャル法によって形成することができる。
上述のように、薄い誘電層３３０の厚みｔ２は薄くてよい。この薄い厚みｔ２のさらなる利点は、活性エリア材料が、ほんのわずか基板の半導体材料上で延在するということである。
図３Ｄでは、薄い誘電層３３０が選択的に除去されているが、ＳＴＩトレンチ充填部３２０又は下層のいかなる半導体材料も実質的に除去されていない。例えば、薄い誘電層３３０がＳｉ３Ｎ４である態様では、リン酸を含む加熱溶液により効率よく除去を行うことができる。薄い誘電層３３０を除去した後、任意に、ＣＭＰのような平坦化ステップを使用して、活性エリア材料を含む構造の表面を完全に平坦化して、活性エリア材料が、第１のＳＴＩ領域及び基板の半導体材料と実質的に同一平面となるようにすることができる。比較的厚い誘電層３３０の場合には、その層の除去後に平坦化することが好ましい。
活性エリア材料１４０の少なくとも一部を含むトランジスタのようなデバイスが画定される。
図４Ａ〜４Ｆでは、基板の結晶半導体材料は第１の結晶配向を有していてよく、活性エリア材料は、第１の結晶配向とは異なる第２の結晶配向を有する第２の結晶半導体材料を有していてよい。図４Ａでは、基板１００は、第１の結晶配向を有する第１の層４００を備えていてよく、第１の層４００上の接合層４１０は、第２の結晶配向を有する第２の結晶材料を含んでいてよく、これら２つの層間には接合界面４１２がある。一態様では、基板の第１の結晶材料及び第２の結晶材料は、異なる配向を有する同じ材料を含んでいてよい。例えば、第１の層４００は（１００）Ｓｉであってよく、接合層は（１１０）Ｓｉであってよい。一態様では、接合層４１０の下に設けられている基板１００は、実質的に全て、第１の層４００からなっていてよい。例えば、第１の層４００は（１００）Ｓｉウェハであってよく、接合層４１０は（１１０）Ｓｉであってよい。
図４Ｂでは、第１のＳＴＩ領域３００は、接合層４１０内で画定され、第１の層４００へと延びている。一態様では、第１のＳＴＩ領域３００は、第１の層４００内へと延びていてよい。第１のＳＴＩ領域３００は、第２の結晶半導体材料の部分４１５を囲んでいる。
図４Ｃでは、マスクオーバー層（masking overlayer）４２０が基板１００上に画定されている。マスクオーバー層４２０は、例えば約１００〜２００Åの厚みｔ３を有する、例えば薄い低歪みＳｉ３Ｎ４層であってよい。マスクオーバー層４２０に窓４３０が画定され、これにより、第１のＳＴＩ領域３００により囲まれている第２の結晶半導体材料部分４１５が露出する。
図４Ｄでは、露出した第２の結晶半導体材料部分が、乾式又は湿式エッチングによって除去されており、これにより、開口部４４０が画定されている。この除去は、第１の層４００の表面４５０が露出した後に停止するように時間設定された非選択的な湿式又は乾式エッチングによるものであってよい。別態様では、この除去は、所与の結晶配向の半導体材料を優先的に除去する湿式エッチングによる選択的なものであってよい。例えば、濃度２５％、７０℃のテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）の溶液は、（１１０）Ｓｉを、極めて迅速に約０．５μｍ／分でエッチングする。この溶液は、（１００）Ｓｉを０．２７μｍ／分、（１１１）Ｓｉを０．００９μｍ／分という速度でしかエッチングしないので、この溶液を使用して、（１００）又は（１１１）Ｓｉの層上にある（１１０）Ｓｉを簡単に除去することができる。
図４Ｅでは、開口部４４０が、選択エピタキシャル法によって第１の結晶材料で充填されている。選択エピタキシャル材料４６０の上面は、接合層４１０の上面と実質的に同一平面となるように平坦化することができる。この平坦化は、例えばマスクオーバー層４２０の上面４７０で停止させるＣＭＰステップによって行うことができる。
図４Ｆでは、マスク層が除去され、異なる結晶配向を有する第１の結晶材料及び第２の結晶材料を含む活性エリアを有するデバイスが形成されている。
一態様では、ｎ−ＦＥＴの活性エリア４８０は、第１のＳＴＩ領域３００により囲まれており、ｐ−ＦＥＴの活性エリア４９０は、第１のＳＴＩ領域３００の形成部に平行に形成されている第２のＳＴＩ領域３００’により囲まれている。（１１０）面Ｓｉは、（１００）面に比べ、極めて高い正孔移動度を有しているが、電子移動度は小さい。したがって、第１のＳＴＩ領域３００に囲まれている領域に（１００）Ｓｉを設け、ｎ−ＦＥＴの活性領域４８０として使用すること、並びに第２のＳＴＩ領域３００’に囲まれている領域４９０に（１１０）Ｓｉを設け、ｐ−ＦＥＴの活性領域として使用すると有利であろう。
一態様では、接合層４１０が（１００）Ｓｉを含み、（１１０）Ｓｉを含むウェハに接合している。ＳＴＩ領域３００、３００’の形成後、（１００）Ｓｉを、第２のＳＴＩ領域３００’で囲まれた領域から除去する。ｐ−ＦＥＴの活性領域として使用するため、第２のＳＴＩ領域に囲まれているエリアで（１１０）Ｓｉを選択的に成長させ、平坦化する。第１のＳＴＩ領域に囲まれている（１００）Ｓｉは、ｎ−ＦＥＴの活性エリアとして使用される。
さらに別の態様では、接合層４１０は、（１００）歪みシリコンであって、勾配バッファから第２の基板へと張り替えられ、（１１０）Ｓｉウェハに接合されている。ＳＴＩを形成した後、（１００）歪みシリコンを、第２のＳＴＩ領域３００’によって囲まれたエリアから除去する。ｐ−ＦＥＴの活性エリアとしての使用のために、第２のＳＴＩ領域３００’により囲まれているエリアで（１１０）Ｓｉを選択的に成長させ、平坦化される。第１のＳＴＩ領域に囲まれている（１００）歪みＳｉは、ｎ−ＦＥＴの活性エリアとして使用する。
上述のように、オーバー層のマスク材料、例えばマスクオーバー層４２０又は薄い誘電層３３０を、特定の領域、例えばｐ−ＦＥＴ領域を覆うために使用することができ、この場合、覆われていない領域、例えばｎ−ＦＥＴ領域上に、代替の活性エリア材料を選択的に成長させる。オーバー層マスク材料のエッジの画定には課題が多く、それというのは、エッジを画定するために使用されるリソグラフィーステップには、ＳＴＩ領域との極めて微細な整合が必要だからである。例えば、その整合は、±１０ｍｍ以内でなくてはならない場合がある。前記エッジと整合されるＳＴＩ領域が、リソグラフィーステップの整合の公差に比べて狭すぎる場合には、不整合が生じ得る。
図５Ａ及び５Ｂでは、活性エリアをその範囲内に画定する領域で囲まれている第１のＳＴＩ領域３００は、同じ基板１００上に形成されている第２のＳＴＩ領域３００’より幅広となっている。例えば、ＳＴＩ領域３００は、４０ｎｍ〜４００ｎｍの範囲から選択された幅ｗ２を有していてよく、ＳＴＩ領域３００’は、２０ｎｍ〜２００ｎｍの範囲から選択された幅ｗ３を有していてよい。第１のＳＴＩ領域３００の幅の、第２のＳＴＩ領域３００’の幅に対する比は、１より大きく、好ましくは１．２〜３の範囲から選択されてよい。この比は３より大きくてもよいが、その場合には、過大なエリアによる不都合が生じ得る。
図３Ａ〜３Ｄを参照して上述したように、薄い誘電層３３０が形成され、窓が画定されている。ＳＴＩ領域３００がより幅広であると、フォトレジストマスクの整合は簡単となり、この場合、薄い誘電層３３０のエッジ５００は、ＳＴＩ領域３００上でより高い信頼性で画定される。窓によって露出している基板半導体材料５１０が除去され、開口部（図示せず）が画定される。開口部は、選択エピタキシャル法により活性エリア材料（図示せず）で充填される。活性エリア材料の上面は、薄い誘電層３３０の上面と実質的に同一平面となるように平坦化することができる。この平坦化は、薄い誘電層３３０の除去前及び／又は後に行うことができる。比較的厚い誘電層３３０の場合には、層の除去後に平坦化することが好ましい。いくつかの態様では、１つを超える活性エリア材料を開口部内に形成することができる、つまり活性エリア材料の２つ以上の層を選択エピタキシャル法によって形成することができる。
図６Ａ及び６Ｂでは、結晶半導体材料を含む基板１００において、活性エリアより幅の広い第１のＳＴＩ領域３００が画定されている。基板上に薄い誘電層３３０が形成され、この薄い誘電層３３０において窓６００が画定されて、第１のＳＴＩ領域３００の一部を露出させる。第１のＳＴＩ領域の露出した部分は、例えば、実質的にはシリコンをエッチングしない例えばＨＣｌ及び／又はＨＢｒを含む乾式エッチングによって除去され、開口部６１０が画定される。開口部６１０は、選択エピタキシャル法によって活性エリア材料（図示せず）で充填される。活性エリア材料の上面は、薄い誘電層３３０の上面と実質的に同一平面になるように平坦化することができる。この平坦化は、薄い誘電層３３０の除去前及び／又は後に行うことができる。いくつかの態様では、１つを超える活性エリア材料を開口部６１０内に形成することができる、つまり、活性エリア材料の２つ以上の層を選択エピタキシャル法によって形成することができる。
開口部の周囲を囲む残されたる絶縁体ストリップ６２０は、分離構造として機能する。これらのストリップの幅の、第２のＳＴＩ領域３００’の幅に対する比は、１を超えていてよい。
薄い誘電層３３０が除去され、活性エリア材料の少なくとも一部を含むデバイスが画定される。
第１のＳＴＩ領域３００は、例えば活性エリアに相当する幅（通常、ゲート長さの少なくとも１０倍）及びトレンチの幅（通常、それぞれゲート長さの２倍）の２倍の合計の幅ｗ４を有している。よって、続いて形成されるデバイスが４５ｎｍのゲート長さを有する場合には、第１のＳＴＩ領域３００は６３０ｎｍの幅を有していてよい。
図７Ａ〜７Ｅでは、２つ以上の異なる活性エリア材料を、単一の基板上に選択的に成長させる。上述の結晶材料を含む基板１００上に、マスク層１１０を形成する。マスク層１１０は、非結晶材料、例えばＳｉＯ２又はＳｉ３Ｎ４といった誘電体を含む。マスク層１１０は、分離領域として働くことができる。第１のマスク層に第１の開口部７１０が画定され、これにより、基板の第１の領域７２０において、基板の第１の部分が露出する。湿式又は乾式選択エッチングによって、第１の開口部７１０を画定することができる。
第１の開口部７１０は、選択エピタキシャル法により第１の活性エリア材料で充填され、この場合、第１の活性エリア材料は、第１の開口部７１０内に形成されるが、マスク層１１０上には実質的に形成されないようにする。いくつかの態様では、１つを超える活性エリア材料を、第１の開口部７１０内に形成することができる、つまり、活性エリア材料の２つ以上の層を選択エピタキシャル法によって形成することができる。
基板上には、基板の第１の領域が覆われるように第２のマスク層７４０を形成することができる。第２のマスク層７４０は、非結晶材料、例えば誘電体を含む。第２及び第１のマスク層内に第２の開口部７５０が画定され、これにより、基板の第２の領域７６０において、基板の第２の部分が露出する。この第２の開口部は、選択エピタキシャル法によって第２の活性エリア材料７７０で充填される。第２のマスク層７４０があることによって、選択エピタキシャル法による結晶性の第１の活性エリア材料７３０上での第２の活性エリア材料７７０の形成が防止される。第２のマスク層は、第２の開口部が第２の活性エリア材料で充填された後、例えば選択的湿式エッチングによって除去することができる。いくつかの態様では、１つを超える活性エリア材料を、第２の開口部７５０内に形成することができる、つまり、活性エリア材料の２つ以上の層を選択エピタキシャル法によって形成することができる。
これにより、構造は、第１の分離領域１１０’、第１の活性エリア材料７３０を含み且つ第１の分離領域１１０’に囲まれている第１の活性エリア、第２の分離領域１１０’’、並びに第１の活性エリア材料７３０とは異なる第２の活性エリア材料７７０を含み且つ第２の分離領域１１０’’に囲まれている第２の活性エリアを含んでいてよい。好ましくは、第１の活性エリア材料７３０の表面、第２の活性エリア材料７７０の表面、第１の分離領域１１０’の表面、並びに第２の分離領域１１０’’の表面が、全て実質的に同一平面にある。
第１及び第２の活性エリア材料７３０、７７０のそれぞれは、活性エリア材料１４０に関して上述したように形成することができ、上に列記した任意の材料を含むことができる。一態様では、第１の活性エリア材料は、第１の結晶配向を有し、第２の活性エリア材料は、第１の結晶配向とは異なる第２の結晶配向を有する。いくつかの態様では、第１の活性エリア材料は、ＩＶ族元素若しくは化合物、例えばＳｉ若しくはＧｅ若しくはＳｉＧｅ、又はＩＩＩ−Ｖ属化合物、例えばＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＳｂ、ＡｌＳｂ、ＩｎＡｌＳｂ、ＧａＡｓ及びＩｎＰの少なくとも１つを含んでいてよく、第２の活性エリア材料は、ＩＶ族元素若しくは化合物、例えばＳｉ若しくはＧｅ若しくはＳｉＧｅ、又はＩＩＩ−Ｖ化合物、例えばＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＳｂ、ＡｌＳｂ，ＩｎＡｌＳｂ、ＧａＡｓ及びＩｎＰの少なくとも１つを含んでいてよい。
第２のマスク層を除去した後、第１の活性エリア材料の表面及び第２の活性エリア材料の表面を、例えばＣＭＰによって平坦化することができる。このＣＭＰステップで、第１の活性エリア材料及び第２の活性エリア材料を同じ速度で研磨することによって、２つの異なる材料の非選択的な研磨が可能となる。
さらなるプロセスによって、第１の活性エリアを含む第１のデバイスが形成され、第２の活性エリアを含む第２のデバイスが形成される。
このようにして、電子又は光電子デバイスでの使用のために、２種の代替活性エリア材料を基板上に形成することができる。例えば、第１の活性エリア材料は、ｎ−ＦＥＴの活性エリアとしての使用に適したものであってよく、例えばＩｎＧａＡｓであってよく、第２の活性エリア材料は、ｐ−ＦＥＴの活性エリアとしての使用に適したものであってよく、例えばＳｉ、Ｇｅ若しくはＳｉＧｅであってよい。
図８Ａ〜８Ｅでは、第２の活性エリア材料の形成前に、第２のマスク層７４０が形成されていない。つまり、第１の開口部を第１の活性エリア材料７３０で充填した後、第１のマスク層１１０において第２の開口部７５０が画定され、第２の活性エリア材料７７０で充填される。選択エピタキシャル法によって第２の活性エリア材料７７０が形成され、この場合、第２の活性エリア材料は、第１の活性エリア材料の上面を含む露出した結晶表面上全体に形成される。第２の活性エリア材料７７０を形成した後、構造を、例えばＣＭＰによって平坦化することができる。
図９Ａから９Ｅでは、ＣＭＯＳにおける異なるトランジスタ回路が、異なる活性エリア材料を有していてよい。２種の活性エリア材料を単一の基板へ組み込むことに関する設計上及びプロセス上の問題は、ｎ−及びｐ−ＦＥＴに対して単一のソース／ドレイン材料を使用することによって減らすことができる。さらに、上述の構造によって、ＣＭＯＳ回路は、第１の型の歪みを有するチャネルを備えたｎ−ＦＥＴ及び第２の型の歪みを有するチャネルを備えたｐ−ＦＥＴを含むことができ、これは、様々なチャネル材料の組合せに関して有利となり得る。
上述のように、単一の基板上に異なる種類のデバイスを形成するためには、いくつかの例では、２つの異なる活性エリア材料が好ましい。例えば、ＣＭＯＳデバイス９００は、（ｉ）第１の活性エリア材料９１５、例えばＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＳｂ若しくはＩｎＧａＡｓに設けられた第１のチャネル９１０、第１のソース領域９２０及び第１のドレイン領域９２５を有するｎ−ＦＥＴ９０５と、（ｉｉ）第２の活性エリア材料９３５、例えば（１１０）面を有するＳｉ、ＳｉＧｅ、Ｇｅ若しくはＩｎＳｂに設けられた第２のチャネル９４０、第２のソース領域９４５及び第２のドレイン領域９５０有するｐ−ＦＥＴとを含んでいてよい。
上記ＣＭＯＳデバイス９００は、以下のように形成することができる。ｎ−ＦＥＴ９０５の第１のチャネル９１０としての使用に適した第１の活性エリア材料９１５を、半導体基板１００の第１の領域９５５に設ける。ｐ−ＦＥＴ９３０の第２のチャネル９４０として使用するのに適した第２の活性エリア材料９３５を、半導体基板１００の第２の領域９６０に設ける。
図９Ｃ及び９Ｄでは、まず第１の活性エリア材料９１５の第１及び第２の部分を除去して第１及び第２の切欠（凹部）９６５、９７０を画定し、次にこの第１及び第２の切欠にソース／ドレイン材料を堆積させることによって、第１のソース領域９２０及び第１のドレイン領域９２５が画定される。それに続いて又は好ましくはそれと平行して、まず第２の活性エリア材料９３５の第１及び第２の部分を除去して第３及び第４の切欠９８０、９８５を画定し、次にこの第３及び第４の切欠内にソース／ドレイン材料を堆積させることによって、第２のソース９４５及び第２のドレイン領域９５０が画定される。
切欠は、適当な湿式又は乾式エッチングによって形成することができる。例えば、第１、第２、第３及び第４の切欠９６５、９７０、９８０、９８５は、第１及び第２の活性エリア材料をほぼ同じ速度で除去する非選択的なエッチングによって形成することができる。例えば、４５％ＳＦ６／５５％Ｏ２を用いた乾式化学エッチング［１００ミリＴｏｒｒ（ｍＴｏｒｒ）の全ガス圧、５０ワットのＲＦ電力、及び１分当たり３０標準立方センチメートルの全ガス流量］を使用して、Ｓｉ及びＧｅを含む活性エリアを２００ｎｍ／分にほぼ等しい速度でエッチングすることができる（A. Campoら、「Comparison of Etching Processes of Silicon and Germanium in SF6-O2 Radio-Frequency Plasma」、J. Vac. Sic. Technol. B、Vol.13、No.2、235頁、1995を参照、該文献は参照により本願に組み込まれる）。別態様では、第１の活性材料に形成される第１及び第２の切欠９６５、９７０を、第２の活性材料に対して高い選択性を有するエッチングによって画定することができる。同様に第３及び第４の切欠９８０、９８５を、第１の活性材料に対して高い選択性を有するエッチングによって除去することができる。例えば、第１の活性エリア材料がＳｉであって、第２の活性エリア材料がＧｅである場合には、Ｓｉ材料に形成されている第１及び第２の切欠９６５、９７０を、ＳＦ６／Ｈ２／ＣＦ４化学エッチングにより形成することができる。ガス流量をそれぞれＳＦ６３５ｓｃｃｍ、Ｈ２６５ｓｃｃｍ、ＣＦ４８０ｓｃｃｍとし、圧力１５０ｍＴｏｒｒ及びＲＦ電力５０ワットとすると、この化学法により、約１０ｎｍ／分で、Ｇｅに対して完全に選択的にＳｉをエッチングすることができる（G. S. Oehrleinら、「Studies of the Reactive Ion Etching of SiGe alloys」、J. Vac. Sic. Technol. A、Vol.9、No.3、768頁、1991を参照、該文献は参照により本願に組み込まれる）。次に、第３及び第４の切欠９８０、９８５を、全圧２０Ｔｏｒｒ及びＨＣｌ分圧２０８ｍＴｏｒｒ（Ｈ２キャリアガス中）で、ＨＣｌ化学エッチングによって形成することができる。５００〜６００℃のエッチング温度で、この化学エッチングは、１０〜２０ｎｍ／分で、Ｓｉに対して完全に選択的にＧｅをエッチングする（Y. Bogumilowiczら、「Chemical Vapour Etching of Si, SiGe and Ge with HCl; Applications to the Formation of Thin Relaxed SiGe Buffers and to the Revelation of Threading Dislocations」、Semicond. Sci. Technol.、Vol.20、127頁、2005を参照、該文献は参照により本願に組み込まれる）。
第１のソース及びドレイン領域９２０、９２５に堆積させたソース／ドレイン材料は、第２のソース及びドレイン領域９４５、９５０に堆積させたソース／ドレイン材料と同じである。適切な格子定数を有するソース／ドレイン材料を選択することによって、所望の型の歪みを、活性エリア材料に導入することができる。例えば、第１の活性エリア材料は引張り歪みを有していてよく且つ／又は第２の活性エリア材料は圧縮歪みを有していてよい。一態様では、ｐ−ＦＥＴ９３０のチャネル９４０は圧縮歪みを有し、ｎ−ＦＥＴ９０５のチャネル９１０は引張り歪みを有している。つまり、例えばＳｉ、ＳｉＧｅ若しくはＧｅを含むチャネル材料の場合、両デバイスのキャリア移動度が増大する。ここで、ソース／ドレイン材料は、ｎ−ＦＥＴチャネルの活性エリア材料の格子定数より小さな格子定数を有する。よって、ｎ−ＦＥＴのチャネルは引張り歪みを有するようになる。ソース／ドレイン材料の格子定数は、ｐ−ＦＥＴチャネルの第２の活性エリア材料の格子定数より大きい。よって、ｐ−ＦＥＴチャネルは圧縮歪みを有するようになる。より詳細には、第１の活性エリア材料はＧｅであってよく、第２の活性エリア材料はＳｉであってよく、ソース／ドレイン材料はＳｉＧｅであってよい。
別の態様では、第１の活性エリア材料は圧縮歪みを受け且つ／又は第２の活性エリア材料は引張り歪み受けていてよい。よって、ｐ−ＦＥＴ９３０のチャネル９４０が引張り歪みを有し、ｎ−ＦＥＴ９０５のチャネル９１０が圧縮歪みを有する。ここで、ソース／ドレイン材料は、ｎ−ＦＥＴチャネルの第１の活性エリア材料の格子定数より大きい格子定数を有している。よって、ｎ−ＦＥＴチャネル９１０は圧縮歪みを有する。ソース／ドレイン材料の格子定数は、ｐ−ＦＥＴチャネル９４０の第２の活性エリア材料の格子定数より小さい。よって、ｐ−ＦＥＴチャネル９４０は引張り歪みを有する。より詳細には、第１の活性エリア材料はＳｉであってよく、第２の活性エリア材料はＧｅであってよく、ソース／ドレイン材料はＳｉＧｅであってよい。
デバイス性能に利益をもたらし得る歪みの種類は、ピエゾ抵抗係数から決定することができる。比較的大きな正のピエゾ抵抗係数は、圧縮歪みによりキャリア移動度が増大することを示す指標である。比較的大きな負のピエゾ抵抗係数は、引張り歪みによりキャリア移動度が増大することを示す指標である。例えば、電流の流れに平行に測定された、ｐ型デバイスでの＜１１０＞Ｓｉのピエゾ抵抗係数は７１．８である。よって、＜１１０＞配向Ｓｉチャネルを有するｐ型デバイスでのキャリア移動度は、圧縮歪みによりその増大が支援される。電流に平行に測定された、ｎ型デバイスでの＜１１０＞Ｇｅのピエゾ抵抗係数は−７２である。よって、＜１１０＞配向Ｇｅチャネルを有するｎ型デバイスでのキャリア移動度は、引張り歪みによりその増大が支援される。一態様では、ＣＭＯＳデバイス９００は、＜１１０＞配向Ｇｅの引張り歪みチャネル９１０を有するｎ−ＦＥＴ９０５、＜１１０＞配向Ｓｉ圧縮歪みチャネル９４０を有するｐ−ＦＥＴ９３０、並びにＳｉｘＧｅｙのソース／ドレイン材料を含む。
一態様では、第１のソース領域９２０及び第１のドレイン領域９２５のソース／ドレイン材料の少なくとも一部が、第１及び第２の切欠９６５、９７０に設けられており、第２のソース領域９４５及び第２のドレイン領域９５０のソース／ドレイン材料の少なくとも一部が、第３及び第４の切欠９８０、９８５に設けられており、ソース／ドレイン材料の格子定数は、第１の活性エリア材料９１５の格子定数より小さく、第２の活性エリア材料９３５の格子定数よりも大きい。別の態様では、ソース／ドレイン材料の格子定数は、第１の活性エリア材料９１５の格子定数より大きく、第２の活性エリア材料９３５の格子定数より小さい。
別態様では、第１のソース領域９２０及び第１のドレイン領域９２５のソース／ドレイン材料の少なくとも一部が、第１及び第２の切欠９６５、９７０に設けられており、第２のソース領域９４５及び第２のドレイン領域９５０のソース／ドレイン材料の少なくとが、第２の活性エリア材料の上面に設けられており、ソース／ドレイン材料の格子定数が、第１の活性エリア材料９１５の格子定数より小さく、第２の活性エリア材料９３５の格子定数より小さい。この場合、第３及び第４の切欠９８０、９８５は、ソース／ドレイン材料の堆積前に形成されず、これは、ｐ−ＦＥＴ９３０での追加的な歪みが不都合であり、ｐ−ＦＥＴ９３０の性能に悪影響さえ及ぼし得るからである。ソース／ドレイン材料は、ＩＶ族半導体、例えばＳｉ、Ｇｅ、ＳｉＧｅ又はＳｉＣからなっていてよい。
さらに別の態様では、第１のソース領域９２０及び第１のドレイン領域９２５のソース／ドレイン材料が、第１の活性エリア材料の上面に設けられ、第２のソース領域９４５及び第２のドレイン領域９５０のソース／ドレイン材料の少なくとも一部が、第３及び第４の切欠９８０、９８５に設けられ、ソース／ドレイン材料の格子定数が、第１の活性エリア材料９１５の格子定数より大きく、第２の活性エリア材料９３５の格子定数より大きい。この場合、第１及び第２の切欠９６５、９７０は、ソース／ドレイン材料の堆積前には形成されず、これは、ｎ−ＦＥＴでの追加的な歪みが不都合であり、ｎ−ＦＥＴ９０５の性能に悪影響さえ及ぼし得るからである。
後続のプロセスでは、第１のデバイス、例えば、第１の活性エリア材料に設けられた、第１のソース９２０と第１のドレイン９２５との間のチャネル９１０を有するｎ−ＦＥＴ９０５が画定される。また、第２のデバイス、例えば、第２の活性エリア材料に設けられた、第２のソース９４５と第２のドレイン９５０との間のチャネル９４０を有するｐ−ＦＥＴ９３０が画定される。
異なるｎ型及びｐ型活性エリア材料を有するＣＭＯＳデバイスの設計及び製造は、両ｎ型及びｐ型デバイスのために単一のゲート誘電体材料を使用することによって、簡素化することができる。
図１０Ａ〜１０Ｄでは、第１の活性エリア材料７３０が、基板１００の第１の部分１０００上に設けられており、第２の活性エリア材料７７０が、基板１００の第２の部分１０１０上に設けられており、これは、図７Ａ〜７Ｅを参照して上で説明したものと同様である。第１及び第２の活性エリア材料はそれぞれ、例えばＧｅ、ＳｉＧｅ、ＳｉＣ、ダイヤモンド、ＩＩＩ−Ｖ半導体及びＩＩ−ＶＩ半導体の少なくとも１つを含んでいてよい。
第１及び第２の両活性エリア材料上に、例えば厚みｔ＝５〜２０Åの極めて薄い層１０２０を堆積させ、これにより、各活性材料の上面が同じ材料を有するようになる。この堆積は、選択的とする、つまり、活性エリア材料上には堆積するが、活性エリアを囲む分離領域の上面には堆積しないように行うことができる。この薄層１０２０は、例えばＳｉ、Ｇｅ、又は特定のゲート誘電体に対する高品質の界面特性を有することにより選択される他の材料を含んでいてよい。この薄層１０２０は、例えば、極めて微細な厚み制御が可能であるＡＬＤのような方法によって堆積することができる。その後、薄層１０２０上に、ゲート誘電層１０３０が形成される。一態様では、薄層１０２０はＳｉを含み、ゲート誘電層１０３０は熱成長ＳｉＯ２を含む。別態様では、ゲート誘電層１０３０は、ＳｉＯＮ、Ｓｉ３Ｎ４又は高誘電率（high-ｋ）誘電体、例えば、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）又は酸化ジルコニウム（ＺｒＯ２）を含んでいてよい。
第１の活性エリア材料７３０を含む第１のデバイス１０４０、並びに第２の活性エリア材料７７０を含む第２のデバイス１０５０が形成される。例えば、第１のデバイス１０４０はｎ−ＦＥＴであってよく、第２のデバイス１０５０はｐ−ＦＥＴであってよい。
異なるｎ型及びｐ型活性エリアを有するＣＭＯＳデバイスの性能、設計及び製造は、例えば仕事関数を考慮に入れて選択された、ｎ型及びｐ型デバイスのための異なるゲート電極材料の使用によって改善することができる。
図１１Ａ〜１１Ｄでは、第１の活性エリア材料７３０は、基板１００の第１の部分７２０上に設けられており、第２の活性エリア材料７７０は、基板の１００の第２の部分上に設けられており、これは、図７Ａ〜７Ｅを参照して上で説明したものと同様である。図１０Ａ〜１０Ｃを参照して上述したように、第１及び第２の両活性エリア上に直接的に又は始めに薄層１０２０を形成することによって、基板１００上にゲート誘電層１０３０が形成される。一態様では、第１の活性エリア材料７３０上に第１のゲート誘電層が、第２の活性エリア材料７７０上に第２のゲート誘電層が形成される。例えば、第２の活性エリア材料をＳｉＯ２、Ｓｉ３Ｎ４のような誘電マスク層によってマスクすることができ、酸化、窒化又は原子層堆積等の方法によって、露出させた第１の活性エリア材料７３０上にのみ第１のゲート誘電層を形成する。ゲート電極材料の第１の活性エリア上へ堆積させる前又は後に（後述の通り）、マスク材料を、第２の活性エリアから除去し、第１の活性エリアへ被着させることができる。次に、酸化、窒化又は原子層堆積等の方法によって、露出させた第２の活性エリア材料７７０上にのみ第２のゲート誘電層を形成することができる。その後、マスク材料が除去される。一態様では、第１及び第２のゲート誘電層は、同じ材料から形成されており、単一のステップで形成される。
第１のゲート電極材料１１００は、第１の活性エリア材料７３０上を含む基板１００上に堆積される。第１のゲート電極材料１１００は、ｎ−ＦＥＴデバイスのゲートとしての使用に適していてよく、例えばインジウム（Ｉｎ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、レニウム（Ｒｅ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、これらの材料の１つ以上の合金、並びにこれらの材料の１つ以上とＳｉ及び／又は窒素との合金を含んでいてよい。図１１Ｂでは、第２の活性エリア材料７７０上に設けられている第１のゲート電極材料１１００が、例えば下層のゲート誘電層に対する選択性の高い湿式若しくは乾式エッチングによって除去されている。適切な乾式エッチングは、Ｔｉ、Ｔａ、Ｍｏ及びＷをエッチングするが多くの酸化物に対し高い選択性を有する２．６ｍＴｏｒｒでのＸｅＦ６であってよい（K. R. Williamsら、「Etch Rate for Micromachining Processing-Part II」、J. Micromechanical Systems、Vol.12、No.6、761頁、2003を参照、該文献は参照により本願に組み込まれる）。
図１１Ｃでは、第２の活性エリア材料７７０上を含む基板１００上に、第２のゲート電極材料１１１０が堆積されている。第２のゲート電極材料１１１０は、ｐ−ＦＥＴデバイスのゲートとしての使用に適しており、例えば、銅（Ｃｕ）、Ｍｏ、Ｃｒ、Ｗ、Ｒｕ、Ｔａ、Ｚｒ、Ｐｔ、Ｈｆ、Ｔｉ、Ｃｏ、Ｎｉ、これらの材料の１つ以上の合金、並びにこれらの材料の１つ以上とＳｉ及び／又は窒素との合金を含んでいてよい。第１の活性エリア材料７３０上に設けられた第２のゲート電極材料１１１０は、例えば下層の第１のゲート電極材料に対して高い選択性を有する湿式又は乾式エッチングによって除去することができる。例えば、第１のゲート電極材料がタングステン（Ｗ）で、第２のゲート電極材料がチタン（Ｔｉ）の場合には、１０：１のＨ２Ｏ：ＨＦの室温の湿式エッチング溶液を使用して、約１１００ｎｍ／分の速度でＴｉを除去することができ、エッチングは、少なくとも１００倍遅い速度でエッチングされるＷにおいて選択的に停止する（K. R. Williamsら、「Etch rates for micromachining processes」、J. Microelectromech. Syst. 5、256〜269頁、1996を参照、該文献は参照により本願に組み込まれる）。別態様では、第１の活性エリア材料７３０上に設けられた第２のゲート電極材料１１１０を、ＣＭＰのような平坦化ステップによって除去することができる。
図１１Ｄでは、基板１００上に設けられた第１及び第２のゲート電極層１１００、１１１０は平坦化されており、第１の活性エリア材料７３０上に設けられた第１の電極層１１００の表面並びに第２の活性エリア材料７７０上に設けられた第２の電極層１１１０の表面を含む同一平面１１３０が画定されている。一態様では、第１のゲート電極材料１１００は、第２のゲート電極材料のためのＣＭＰ停止層として使用することができる。
第１の活性エリア材料上には第１のゲートを、第２の活性エリア材料上には第２のゲートを画定することができる。第１のデバイス、例えば、第１の活性エリア材料を含むｎ−ＦＥＴが画定され、第２のデバイス、例えば第２の活性エリア材料を含むｐ−ＦＥＴが画定される。
図１２Ａ〜１２Ｃに、２種の異なる材料を単一の活性エリア領域に堆積させることができ、これにより、デバイスの性質が向上することを示す。図１２Ａによれば、特定のチャネル材料、例えばＩｎＳｂ又はＩｎＡｓは、高いキャリア移動度が可能となるが、ソース又はドレインの大きなダイオードリークを生じさせ得る低バンドギャップを有している。図１２Ｂに、比較的小さいバンドギャップを有するチャネル材料を含む活性エリアを有するトランジスタ１２００が、ソース及び／又はドレイン１２０２、１２０４の高リークに弱いことを示す。２種の活性エリア材料を選択エピタキシャル堆積することにより活性エリアを画定することによって、より良い結果を得ることができる。
図１２Ｃでは、図１Ａ〜１Ｃ及び２Ａ〜２Ｇを参照して上述したプロセスと同様の選択エピタキシャルプロセスを使用して、マスク層１１０で画定された窓１２０内の下側活性エリア材料層１２１０の選択エピタキシャル成長によって、二層構造が画定されている。下側活性エリア材料１２１０は、比較的大きなバンドギャップを有する第１の半導体材料１２１５（Ｓ１）、例えばＧａＳｂ、ＡｌＳｂ、ＣｄＳｅ、ＺｎＴｅ、ＩｎＡｌＡｓ、ＣｄＴｅ又はＩｎＡｌＳｂを含んでいてよい。第１の活性エリア材料１２１０の厚みｔ４は、窓１２０の深さｄ１に等しくてもよい。厚みｔ４及び深さｄ１は、例えば２００〜５００ｎｍの範囲から選択されていてよい。下側活性エリア材料層１２１０を平坦化するための平坦化ステップ（例えばＣＭＰ）を実施し、これにより、下側活性エリア材料層１２１０の上面及びマスク層１１０の上面を同一表面にすることができる。続いて、下側活性エリア材料層１２１０上に、上側活性エリア材料層１２２０を形成することができる。上側活性エリア材料層は、高いキャリア移動度を提供するが小さなバンドギャップを有し得る、ＩｎＡｓ又はＩｎＳｂ等の第２の半導体材料１２２５（Ｓ２）を含んでいてよい。上側活性材料層の厚みｔ５は、例えば５ｎｍ〜１００ｎｍの範囲から選択されていてよい。一態様では、下側活性エリア材料は、実質的に均一な、例えば勾配のない組成を有していてよい。
好ましい態様では、第１の材料Ｓ１ １２１５及び第２の材料Ｓ２ １２２５との間の格子不整合は十分に小さく、欠陥の形成は低減されている。格子不整合は、好ましくは約２％未満である。可能な材料の組合せのいくつかを、以下の表１に示す。
Figure 2009503871
下側及び上側エリア層１２１０、１２２０を含む、トランジスタのようなデバイス１２５を形成することができる。ソース領域及びドレイン領域１２６０、１２６５の下部分は、下側活性エリア層１２１０に設けられていてよく、ソース領域及びドレイン領域１２６０、１２６５の上部分は、上側活性エリア層１２２０に設けられていてよい。これにより、リーク電流が低減する一方で、高いキャリア移動度が得られる。
格子定数の不整合によって、基板と半導体材料Ｓ１との間の界面で欠陥１２３０が生じ得る。このような欠陥は、窓１２０を画定するマスク層１１０の側壁によって捕捉することができ、これについては、米国特許出願第１１／４３６１９８号明細書及び第１１／４３６０６２号明細書に記載されている通りである。
図１３Ａ〜１３Ｅには、いくつかの態様で、活性エリア材料の選択エピタキシャル成長を利用して、例えば、ＮＭＯＳデバイス及びＰＭＯＳデバイスの両方で使用され得る、≧１．５％の高い歪みレベルを有するチャネル領域を提供することができる。上述のように、結晶材料を含む基板１００上にマスク層１１０が形成される。マスク層１１０は、非結晶材料、例えばＳｉＯ２又はＳｉ３Ｎ４といった誘電体を含む。マスク層１１０内には第１の開口部７１０が画定され、これにより、基板１００の第１の部分１３００が露出する。第１の開口部７１０内には、Ｓｉのような第１の活性エリア材料７３０を選択エピタキシャル法によって成長させる。マスク層１１０の上面上に延在する第１の活性エリア材料７３０の上部分は、例えばＣＭＰによって平坦化することができる。その後、第１の活性エリア材料７３０上に、第２の活性エリア材料７７０を含む第１の層１３１０を選択的に成長させる。第２の活性エリア材料７７０は、第１の活性エリア材料７３０に対して格子不整合を有していてよい。例えば、Ｓｉ１−ｘＧｅｘ（ｘ≧０．３５）を緩和Ｓｉ上に形成することができる。第２の活性エリア材料７７０の厚みｔ６は、好ましくは、全体の緩和（gross relaxation）が生じる厚みよりも小さい。Ｓｉ上に形成された圧縮層、例えばＳｉ１−ｘＧｅｘでは、この緩和の厚みは、臨界厚みｈｃ、つまりミスフィット転位が生じ始める厚みの約３〜４倍である。例えば、ｘ＝０．３５では、ミスフィット転位が生じ始める臨界厚みは約６５ｎｍであり、よって、厚みｔ６は、好ましくは約２６０ｎｍ未満である。
第１及び第２の活性エリア材料７３０、７７０はそれぞれ、活性エリア材料１４０に関して上述したような方式で形成することができ、上に列記した任意の材料を含んでいてよい。いくつかの態様では、第１の活性エリア材料は、ＩＶ族元素若しくは化合物、例えばＳｉ若しくはＧｅ若しくはＳｉＧｅ、又はＩＩＩ−Ｖ化合物、例えばＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＳｂ、ＡｌＳｂ、ＩｎＡｌＳｂ、ＧａＡｓ及びＩｎＰの少なくとも１つを含んでいてよく、第２の活性エリア材料は、ＩＶ族元素若しくは化合物、例えばＳｉ若しくはＧｅ若しくはＳｉＧｅ、又はＩＩＩ−Ｖ化合物、例えばＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＳｂ、ＡｌＳｂ、ＩｎＡｌＳｂ、ＧａＡｓ及びＩｎＰの少なくとも１つを含んでいてよい。
第１及び第２の活性エリア材料７３０、７７０を含む基板の第１の部分を、第２のマスク層７４０で覆う。この第２のマスク層７４０は、非結晶材料、例えば、ＳｉＯ２又はＳｉ３Ｎ４といった誘電体を含む。第２の開口部７５０が、マスク層１１０において画定される。この第２の開口部７５０は、第３の活性エリア材料１３１５、例えばＳｉ１−ｘＧｅｘ［ｘ≧０．３５］で充填される。第３の活性エリア材料１３１５の厚みは、好ましくは、第３の活性エリア材料が緩和されるように、全体の緩和が引き起こされる厚みよりも大きくなっている。Ｓｉ基板上に形成されたＳｉ１−ｘＧｅｘのような圧縮層では、この緩和の厚みは、臨界厚みｈｃ、つまりミスフィット転位が生じ始め得る厚みの約３〜４倍である。例えば、ｘ＝０．３５では、ミスフィット転位が生じ始め得る臨界厚みは約６５ｎｍであり、よって、第３の活性材料１３１５の厚みは、好ましくは約２６０ｎｍより大きい。第２の活性エリア材料７７０と基板１００との間の界面では欠陥が形成し得る。この欠陥は、米国特許出願第１１／４３６１９８号及び第１１／４３６０６２号明細書に記載されているように、開口部７５０を画定するマスク材料１１０の側壁によって捕捉することができる。マスク層１１０の上面上に延びる第３の活性エリア材料１３１５の上部分は、例えばＣＭＰによって平坦化することができる。その後、第３の活性エリア材料１３１５上に、第４の活性エリア材料１３１７、例えばＳｉを含む第２の層１３２０を選択的に成長させることができる。第４の活性エリア材料１３１７の厚みｔ７は、好ましくは、全体の緩和が生じる厚みよりも小さい。引張り歪み層、例えば緩和Ｓｉ１−ｘＧｅｘ上に設けられたＳｉの場合には、厚みｔ７は、臨界厚みｈｃの約１０倍である。例えば、ｘ＝０．３５では、ミスフィット転位が生じ始め得る臨界厚みは約６５ｎｍであり、よって、厚みｔ７は、好ましくは約６５０ｎｍ未満である。第２のマスク層７４０は、例えば選択的湿式エッチングによって除去される。
第３及び第４の活性エリア材料１３１５、１３１７はそれぞれ、活性エリア材料１４０に関して上述した方式で形成することができ、上に列記した任意の材料を含んでいてよい。いくつかの態様では、第３のエリア材料は、ＩＶ族元素若しくは化合物、例えばＳｉ若しくはＧｅ若しくはＳｉＧｅ、又はＩＩＩ−Ｖ化合物、例えばＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＳｂ、ＡｌＳｂ、ＩｎＡｌＳｂ、ＧａＡｓ及びＩｎＰの少なくとも１つを含んでいてよく、第４の活性エリア材料は、ＩＶ元素若しくは化合物、例えばＳｉ若しくはＧｅ若しくはＳｉＧｅ、又はＩＩＩ−Ｖ化合物、例えばＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＳｂ、ＡｌＳｂ、ＩｎＡｌＳｂ、ＧａＡｓ及びＩｎＰの少なくとも１つを含んでいてよい。
一態様では、第１の開口部７１０に堆積させた第１及び第２の活性エリア材料７３０、７７０は、第２の開口部７５０に堆積させた第４及び第３の活性エリア材料１３１７、１３１５とそれぞれ同じであってよい。これにより、例えば、これらの活性エリアを組み込んでいるＮＭＯＳ及びＰＭＯＳにおいて、同等の歪みレベルが得られる。つまり、ＮＭＯＳ及びＰＭＯＳデバイスは、大きさが実質的に同じであるが符号が反対である歪みを組み込むことになる。好ましい態様では、ＮＭＯＳ領域ではＳｉＧｅ上のＳｉが使用され、ＰＭＯＳ領域ではＳｉ上のＳｉＧｅが使用され、これにより、ＮＭＯＳ及びＰＭＯＳの両領域に対して有利な符号の歪みが提供される。材料の別の組合せも可能である。引張り歪みが一般に電子移動度向上（Ｓｉ、ＳｉＧｅ及び場合によってはＳｉＣで）を促進し、圧縮歪み（電流の方向での）が一般にＰＭＯＳ移動度向上（Ｓｉ又はＳｉＧｅで）を促進するという観察に基づいて、材料の選択の指針としては、ＮＭＯＳの場合には、好ましくは、チャネル材料の元の格子定数が下層の半導体よりも小さく、ＰＭＯＳの場合にはその逆となっていてよい。好ましくは、ＮＭＯＳ及びＰＭＯＳのいずれの場合にも、上側活性エリア材料が歪みを有するように、下側活性エリア材料は実質的に緩和されている。
図１３Ｅでは、得られた構造１３５５が、第１及び第２の活性エリア１３６０、１３７０を含んでいる。第１の活性エリア１３６０は、ＰＭＯＳデバイスの形成に適しているものであってよい。第１の活性エリア１３６０は、第２の活性エリア材料７７０、例えば、Ｓｉのような第１の活性エリア材料７３０上に設けられている高圧縮歪みを有するＳｉ１−ｘＧｅｘを含んでいてよい。高圧縮歪み材料は、高い正孔移動度を提供し、ＰＭＯＳデバイスの性能を増大させる。第２の活性エリア１３７０は、ＮＭＯＳデバイスの形成に適していてよい。第２の活性エリア１３７０は、第４の活性エリア材料１３１７、例えば、緩和Ｓｉ１−ｘＧｅｘのような第３の活性エリア材料１３１５上に設けられている高引張り歪みＳｉを含んでいてよい。高引張り歪み材料は、高い電子移動度を提供し、ＮＭＯＳデバイスの性能の増大を促進する。
図１３Ｆでは、ＰＭＯＳ及びＮＭＯＳトランジスタ１３８０、１３８５が、構造１３５５の第１及び第２の活性エリア１３６０、１３７０上に形成されている。一態様では、ＰＭＯＳ及びＮＭＯＳトランジスタは、上側活性エリア材料、つまり第２の活性エリア材料７７０及び第４の活性エリア材料１３１７のそれぞれに全体が設けられている狭いソース及びドレイン領域１３９０、１３９０’、１３９５、１３９５’を有していてよい。よって、ソース及びドレイン領域は、重大な許容できないリークを招き得るミスフィット転位が含まれる２つのエピタキシャル層間の界面を横切らない。
図１３Ｇでは、ソース領域及びドレイン領域１３９０、１３９０’、１３９５、１３９５’がシリコン材料を含み、これにより、ソース及びドレインコンタクトが強化される。ソース及びドレイン領域は、選択エピタキシャル法によって厚みを増すことができる。一態様では、ＰＭＯＳのソース及びドレイン領域は、Ｓｉ１−ｘＧｅｘを含んでいてよく、ＮＭＯＳのソース及びドレイン領域は、Ｓｉを含んでいてよく、これにより、各デバイスの性能を向上させることができる。
上述した全ての構造及びデバイスにおいて、層のエピタキシャル成長の際に非均一なドーピングのプロファイルを形成することができる。このドーピングプロファイルでは、好ましくは、層の上部分のドーパントがより低い濃度を有するようになっていてよい。
本発明は、本発明の思想及び本質的な特徴から逸脱することがなければ、他の特定の形態でも実施することができる。したがって、上述の態様は、あらゆる点において例示的であり、開示の本発明を制限するものではないと理解されたい。よって、本発明の範囲は、上述の説明によってではなく、添付の特許請求の範囲によって示され、この特許請求の範囲と同等の意味及び範囲内にある全ての変更は、本発明に包含されていることを意図している。
代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な上面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な上面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な上面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な上面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 いくつかの半導体材料のバンドギャップと移動度との関係を示すグラフである。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。 代替半導体構造の形成を例示する概略的な断面図である。

Claims (64)

  1. 構造を形成する方法であって、
    結晶半導体材料を含む基板を設け、
    前記基板上にマスク層を形成し、
    前記マスク層において窓を画定し、
    前記窓を、選択エピタキシャル法によって活性エリア材料で充填し、
    前記活性エリア材料の少なくとも一部を含むデバイスを画定する
    ことを含む、方法。
  2. 前記活性エリア材料の表面を、前記マスク層の表面と実質的に同一平面となるように平坦化することをさらに含む、請求項１に記載の方法。
  3. 構造を形成する方法であって、
    結晶半導体材料を含む基板を設け、
    前記半導体材料に、第１のシャロートレンチアイソレーション領域を画定し、
    前記基板上に薄い誘電層を画定し、
    前記薄い誘電層において窓を画定し、前記第１のシャロートレンチアイソレーション領域に囲まれている前記半導体材料の一部を露出させ、
    前記半導体材料の露出した部分を除去して、開口部を画定し、
    前記開口部を、選択エピタキシャル法によって活性エリア材料で充填し、
    薄い誘電層を選択的に除去し、
    前記活性エリア材料の少なくとも一部を含むデバイスを画定する
    ことを含む、方法。
  4. 前記活性エリア材料の表面を、前記薄い誘電層の表面と実質的に同一平面となるように平坦化することをさらに含む、請求項３に記載の方法。
  5. 前記基板が、ウェハに接合する層を含み、該層が、結晶半導体材料を含む、請求項３に記載の方法。
  6. 前記結晶半導体材料が、第１の結晶配向を有し、前記活性エリア材料が、前記第１の結晶配向とは異なる第２の結晶配向を有する第２の結晶半導体材料を含む、請求項５に記載の方法。
  7. 前記半導体材料内に第２のシャロートレンチアイソレーション領域を画定することをさらに含む、請求項３に記載の方法。
  8. 前記第１のシャロートレンチアイソレーション領域の幅の、前記第２のシャロートレンチアイソレーション領域の幅に対する比が、１より大きい、請求項７に記載の方法。
  9. 前記幅の比が、１．２〜３の範囲から選択される、請求項８に記載の方法。
  10. 構造を形成する方法であって、
    結晶半導体材料を含む基板を設け、
    前記半導体材料に、第１のシャロートレンチアイソレーション領域を画定し、
    前記基板上に薄い誘電層を画定し、
    前記薄い誘電層において窓を画定して、第１のシャロートレンチアイソレーション領域の一部を露出させ、
    前記第１のシャロートレンチアイソレーション領域の露出した部分を除去して、開口部を画定し、
    前記開口部を、選択エピタキシャル法によって活性エリア材料で充填し、
    前記薄い誘電層を選択的に除去し、
    前記活性エリア材料の少なくとも一部を含むデバイスを画定する
    ことを含む、方法。
  11. 前記活性エリア材料の表面を、前記薄い誘電層の表面と実質的に同一平面となるように平坦化することをさらに含む、請求項１０に記載の方法。
  12. 前記半導体材料において、第２のシャロートレンチアイソレーション領域を画定することをさらに含み、前記第１のシャロートレンチアイソレーション領域の残された部分の幅の、前記第２のシャロートレンチアイソレーション領域の幅に対する比が、１より大きい、請求項１０に記載の方法。
  13. 前記比が、１．２〜３の範囲から選択される、請求項１２に記載の方法。
  14. 第１の活性エリア材料を含み、且つ第１の幅を有する第１のシャロートレンチアイソレーション領域によって囲まれている第１の活性エリアと、
    第２の活性エリア材料を含み、且つ第２の幅を有する第２のシャロートレンチアイソレーション領域によって囲まれれている第２の活性エリアと
    を備えており、前記第１の幅の、前記第２の幅に対する比が１より大きい、構造。
  15. 前記第１の活性エリア材料が、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ダイヤモンド、ＩＩＩ−Ｖ半導体及びＩＩ−ＶＩ半導体を含む群から選択される半導体であり、前記第２の活性エリア材料がＳｉを含む、請求項１４に記載の構造。
  16. 前記第１の活性エリア材料が、第１の結晶配向を有し、第２の活性エリア材料が、第１の結晶配向とは異なる第２の結晶配向を有する、請求項１４に記載の構造。
  17. 前記第１の幅の、前記第２の幅に対する比が、１．２〜３の範囲から選択される請求項１４に記載の構造。
  18. 構造を形成する方法であって、
    結晶材料を含む基板を設け、
    前記基板上に第１のマスク層を形成し、
    前記第１のマスク層において第１の開口部を画定し、前記基板の第１の領域において前記基板の第１の部分を露出させ、
    前記第１の開口部を、選択エピタキシャル法によって第１の活性エリア材料で充填し、
    前記第１のマスク層において第２の開口部を画定し、前記基板の第２の領域において前記第２の部分を露出させ、
    前記第２の開口部を、選択エピタキシャル法によって第２の活性エリア材料で充填し、
    前記第１の活性エリア材料の少なくとも一部を含む第１のデバイスを画定し、
    前記第２の活性エリア材料の少なくとも一部を含む第２のデバイスを画定する
    ことを含む、方法。
  19. 前記第２の開口部を前記第２の活性エリア材料で充填する前に、前記基板の第１の領域上に第２のマスク層を形成し、
    前記第２の開口部を前記第２の活性エリア材料で充填した後に、前記第１の領域上の第２のマスク層を除去する
    ことをさらに含む、請求項１８に記載の方法。
  20. 前記第２のマスク層を除去した後、前記第１の活性エリア材料の表面と、前記第２の活性エリア材料の表面とを平坦化することをさらに含む、請求項１９に記載の方法。
  21. 第１の分離領域、
    第１の半導体材料を含み且つ前記第１の分離領域によって囲まれている第１の活性エリア、
    第２の分離領域、及び
    前記第１の半導体材料とは異なる第２の半導体材料を含み且つ前記第２の分離領域によって囲まれている第２の活性エリア、
    を含み、前記第１の半導体材料の表面、前記第２の半導体材料の表面、前記第１の分離領域の表面及び前記第２の分離領域の表面が、全て実質的に同一平面となっている、構造。
  22. 前記第１の半導体材料が、第１の結晶配向を有し、前記第２の半導体材料が、前記第１の結晶配向とは異なる第２の結晶配向を有する、請求項２１に記載の構造。
  23. 前記第１の半導体材料が、Ｇｅ、ＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＳｂ、ＧａＡｓ及びＩｎＰからなる群から選択され、前記第２の半導体材料が、Ｓｉ及びＧｅの少なくとも一方を含む、請求項２１に記載の構造。
  24. 第１の活性エリア材料を含む第１のチャネルと、第１のソース領域及び第１のドレイン領域とを有するｎ−ＦＥＴと、
    第２の活性エリア材料を含む第２のチャネルと、第２のソース領域及び第２のドレイン領域とを有するｐ−ＦＥＴとを備えており、
    前記第１のソース領域及び第１のドレイン領域並びに前記第２のソース領域及び第２のドレイン領域が、同じソース／ドレイン材料を含む、構造。
  25. 前記第１のチャネルが、引張り歪みを有する、請求項２４に記載の構造。
  26. 前記第２のチャネルが、圧縮歪みを有する、請求項２４に記載の構造。
  27. 前記第１のソース及び第１のドレイン領域における前記ソース／ドレイン材料の少なくとも一部が、第１及び第２の切欠内に設けられており、前記第２のソース及び第２のドレイン領域における前記ソース／ドレイン材料の少なくとも一部が、第３及び第４の切欠内に設けられており、前記ソース／ドレイン材料の格子定数が、前記第１の活性エリア材料の格子定数より小さく、前記第２の活性エリア材料の格子定数より大きい、請求項２４に記載の構造。
  28. 前記第１のソース及び第１のドレイン領域における前記ソース／ドレイン材料の少なくとも一部が、第１及び第２の切欠内に設けられており、前記第２のソース及び第２のドレイン領域におけるソース／ドレイン材料の少なくとも一部が、第３及び第４の切欠内にも受けられており、前記ソース／ドレイン材料の格子定数が、前記第１の活性エリア材料の格子定数より大きく、前記第２の活性エリア材料の格子定数より小さい、請求項２４に記載の構造。
  29. 前記第１のソース及び第１のドレイン領域における前記ソース／ドレイン材料の少なくとも一部が、第１及び第２の切欠内に設けられており、前記第２のソース及び第２のドレイン領域におけるソース／ドレイン材料が、第２の活性エリア材料の上面に設けられており、前記ソース／ドレイン材料の格子定数が、前記第１の活性エリア材料の格子定数より小さく、前記第２の活性エリア材料の格子定数より小さい、請求項２４に記載の構造。
  30. 前記ソース／ドレイン材料がＩＶ族半導体を含む、請求項２９に記載の構造。
  31. 前記第１のソース及び第１のドレイン領域における前記ソース／ドレイン材料が、第１の活性エリア材料の上面に設けられており、前記第２のソース及び第２のドレイン領域におけるソース／ドレイン材料の少なくとも一部が、第３及び第４の切欠内に設けられており、前記ソース／ドレイン材料の格子定数が、前記第１の活性エリア材料の格子定数より大きく、前記第２の活性エリア材料の格子定数より大きい、請求項２４に記載の構造。
  32. デバイスを形成する方法であって、
    基板の第１の領域に第１の活性エリア材料を設け、
    前記基板の第２の領域に第２の活性エリア材料を設け、
    前記第１の活性エリア材料の第１の部分及び第２の分を除去して第１及び第２の切欠を画定し、該第１及び第２の切欠内にソース／ドレイン材料を堆積させることによって、第１のソース及び第１のドレインを画定し、
    前記第２の活性エリア材料の第１の部分及び第２の部分を除去して第３及び第４の切欠を画定し、該第３及び第４の切欠内にソース／ドレイン材料を堆積させることによって、第２のソース及び第２のドレインを画定し、
    前記第１の活性エリア材料の、前記第１のソースと前記第１のドレインとの間に設けられているチャネルを有する第１のデバイスを画定し、
    前記第２の活性エリア材料の、前記第２のソースと前記第２のドレインとの間に設けられているチャネルを有する第２のデバイスを画定する、方法。
  33. 前記第１、第２、第３及び第４の切欠を画定することが、前記第１及び第２の活性エリア材料をほぼ同じ速度で除去する非選択的エッチングを含む、請求項３２に記載の方法。
  34. 前記第１の活性エリア材料において第１及び第２の切欠を画定することが、前記第２の活性エリア材料に対して高い選択性を有するエッチングを含む、請求項３２に記載の方法。
  35. 前記第２の活性エリア材料において第３及び第４の切欠を画定することが、前記第１の活性エリア材料に対して高い選択性を有するエッチングを含む、請求項３２に記載の方法。
  36. 構造を形成する方法であって、
    基板を設け、
    前記基板の第１の部分上に第１の活性エリア材料を設け、
    前記基板の第２の部分上に第２の活性エリア材料を設け、
    前記第１及び第２の活性エリア材料上に、薄層を堆積させ、
    前記薄層上に、ゲート誘電層を形成し、
    前記第１の活性エリア材料を含む第１のデバイスを形成し、
    前記第２の活性エリア材料を含む第２のデバイスを形成する
    ことを含む、方法。
  37. 前記第１のデバイスがｎ−ＦＥＴを含み、前記第２のデバイスがｐ−ＦＥＴを含む、請求項３６に記載の方法。
  38. 第１の活性エリア材料を含む第１の活性エリア、
    前記第１の活性エリア材料とは異なる第２の活性エリア材料を含む第２の活性エリア、
    前記第１の活性エリア材料及び前記第２の活性エリア材料上に設けられた薄層、及び
    前記薄層上に設けられたゲート誘電層を含む、構造。
  39. 前記第１の活性エリア材料及び第２の活性エリア材料がそれぞれ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ダイヤモンド、ＩＩＩ−Ｖ半導体及びＩＩ−ＶＩ半導体から選択され、前記薄層がＳｉを含む、請求項３８に記載の構造。
  40. 前記ゲート誘電層が、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４及び高誘電率誘電体からなる群から選択される、請求項３８に記載の構造。
  41. 構造を形成する方法であって、
    基板を設け、
    前記基板の第１の部分上に第１の活性エリア材料を設け、
    前記基板の第２の部分上に第２の活性エリア材料を設け、
    前記第１の活性エリア材料上に第１のゲート誘電層を形成し、
    前記第２の活性エリア材料上に第２のゲート誘電層を形成し、
    前記第１及び第２の活性エリア材料上に第１の電極層を堆積させ、
    前記第２の活性エリア材料上に設けられた第１の電極層の一部を除去し、
    前記第１及び第２の活性エリア上に第２の電極層を堆積させ、
    前記基板上に設けられている層を平坦化して、前記第１の活性エリア材料上の第１の電極層の表面と、前記第２の活性エリア材料上の第２の電極層の表面とを含む同一表面を画定し、
    前記第１の活性エリア材料を含む第１のデバイスを形成し、
    前記第２の活性エリア材料を含む第２のデバイスを形成する
    ことを含む、方法。
  42. 前記第１のデバイスがｎ−ＦＥＴを含む、請求項４１に記載の方法。
  43. 前記第１の電極層が、インジウム、タンタル、ジルコニウム、タングステン、モリブデン、クロム、スズ、亜鉛、コバルト、ニッケル、レニウム、ルテニウム、白金、チタン、ハフニウム、シリコン及び窒素からなる群から選択される少なくとも１つの材料を含む、請求項４２に記載の方法。
  44. 前記第２のデバイスがｐ−ＦＥＴを含む、請求項４１に記載の方法。
  45. 前記第２の電極層が、銅、モリブデン、クロム、タングステン、ルテニウム、タンタル、ジルコニウム、白金、ハフニウム、チタン、コバルト、ニッケル、シリコン及び窒素からなる群から選択される少なくとも１つの材料を含む、請求項４４に記載の方法。
  46. 第１の活性エリア材料を含む第１の活性エリア、
    前記第１の活性エリア材料とは異なる第２の活性エリア材料を含む第２の活性エリア材料、
    前記第１の活性エリア材料上に設けられた第１のゲート電極材料、及び
    前記第２の活性エリア材料上に設けられた、第１のゲート電極材料とは異なる第２の電極材料を備えており、
    前記第１のゲート電極材料が、インジウム、タンタル、ジルコニウム、タングステン、モリブデン、クロム、スズ、亜鉛、コバルト、ニッケル、レニウム、ルテニウム、白金、チタン、ハフニウム、シリコン及び窒素からなる群から選択される少なくとも１つの材料を含み、前記第２のゲート電極材料が、銅、モリブデン、クロム、タングステン、ルテニウム、タンタル、ジルコニウム、白金、ハフニウム、チタン、コバルト、ニッケル、シリコン及び窒素からなる群から選択される少なくとも１つの材料を含む、構造。
  47. 構造を形成する方法であって、
    結晶半導体材料を含む基板を設け、
    前記基板上にマスク層を形成し、
    前記マスク層内に窓を画定し、
    前記窓を、選択エピタキシャル法によって第１の活性エリア材料で少なくとも部分的に充填し、
    前記第１の活性エリア材料上に、選択エピタキシャル法によって第２の活性エリア材料を形成し、
    前記第２の活性エリア材料の少なくとも一部を含むデバイスを画定する、方法。
  48. 構造を形成する方法であって、
    結晶材料を含む基板を設け、
    前記基板上に第１のマスク層を形成し、
    前記第１のマスク層において第１の開口部を画定し、前記基板の第１の領域で前記基板の第１の部分を露出させ、
    前記第１の開口部を、選択エピタキシャル法によって第１の活性エリア材料で充填し、
    前記第１のマスク層において第２の開口部を画定し、前記基板の第２の領域で前記基板の第２の部分を露出させ、
    前記第２の開口部を、選択エピタキシャル法によって第３の活性エリア材料で充填し、
    前記第２の活性エリア材料上に、選択エピタキシャル法によって第４の活性エリア材料を含む第２の層を形成し、
    前記第２の活性エリア材料の少なくとも一部を含む第１のデバイスを画定し、
    前記第４の活性エリア材料の少なくとも一部を含む第２のデバイスを画定する
    ことを含む、方法。
  49. 前記第１のデバイスが、第１の歪みを有する第１のチャネルを含み、前記第２のデバイスが、第２の歪みを有する第２のチャネルを含み、前記第１の歪みの大きさが、前記第２の歪みの大きさにほぼ等しく、前記第１の歪みの符号が、前記第２の歪みの符号の逆である、請求項４８に記載の方法。
  50. 前記第１の歪みの大きさが、約１．５％より大きい、請求項４９に記載の方法。
  51. 前記第１の活性エリア材料が、前記第４の活性エリア材料と実質的に同じである、請求項４８に記載の方法。
  52. 前記第２の活性エリア材料が、前記第３の活性エリア材料と実質的に同じである、請求項５１に記載の方法。
  53. 前記第２の活性エリア材料が、前記第３の活性エリア材料と実質的に同じである、請求項４８に記載の方法。
  54. 半導体基板上に設けられたマスク層において画定されている窓を少なくとも部分的に充填している第１の活性エリア材料、
    前記第１の活性エリア材料上に設けられた第２の活性エリア材料、及び
    前記第２の活性エリア材料の少なくとも一部を含むデバイス
    を含む、構造。
  55. 結晶基板上に設けられた第１のマスク層内に画定されている第１の開口部に設けられた第１の活性エリア材料、
    前記第１の活性エリア材料上に設けられた第２の活性エリア材料を含む第１の層、
    前記第１のマスク層内に画定された第２の開口部内に設けられた第３の活性エリア材料、
    前記第３の活性エリア材料上に設けられた第４の活性エリア材料を含む第２の層、
    前記第２の活性エリア材料の少なくとも一部を含む第１のデバイス、及び
    前記第４の活性エリア材料の少なくとも一部を含む第２のデバイス
    を含む、構造。
  56. 前記第１及び第３の活性エリア材料が、少なくとも部分的に緩和されており、前記第２及び第４の活性エリア材料が、実質的に歪んでいる、請求項５５に記載の構造。
  57. 前記第１及び第３の活性エリア材料が、ほぼ完全に緩和されている、請求項５６に記載の構造。
  58. 前記第１のデバイスが、前記第１の活性エリア材料上に設けられた第１のソース領域及び第１のドレイン領域を含むトランジスタである、請求項５５に記載の構造。
  59. 前記第１のソース領域及び前記第１のドレイン領域がそれぞれ、前記第１の層内に設けられている、請求項５８に記載の構造。
  60. 前記第２のデバイスが、前記第３の活性エリア材料上に設けられた第２のソース領域及び前記第２のドレイン領域を含むトランジスタである、請求項５８に記載の構造。
  61. 前記第２のソース領域及び第２のドレイン領域がそれぞれ、前記第２の層内に設けられている、請求項６０に記載の構造。
  62. 前記第１のデバイスがＮＭＯＳトランジスタであり、前記第２のデバイスがＰＭＯＳトランジスタである、請求項６０に記載の構造。
  63. 前記第２の活性エリア材料がＩＩＩ−Ｖ半導体材料を含み、前記第４の活性エリア材料がＩＶ半導体材料を含む、請求項５５に記載の構造。
  64. 前記第２の活性エリア材料が、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ及びＩｎＧａＡｓの少なくとも１つを含み、前記第４の活性エリア材料が、Ｓｉ及びＧｅの少なくとも一方を含む、請求項６３に記載の構造。
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