JP2008060408A - 半導体装置 - Google Patents

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Abstract

【課題】ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが接続するドレイン領域において、トランジスタ特性を悪化させる不具合が生じないＣＭＯＳデバイスを含む半導体装置を提供する。
【解決手段】基板１１上の半導体領域に形成されたソース領域１８Ａと、ドレイン領域１７Ａとを有するｎチャネルＭＩＳトランジスタと、半導体領域に形成されたソース領域１８Ｂと、ドレイン領域１７Ｂと有するｐチャネルＭＩＳトランジスタとを具備する。ドレイン領域１７Ａと１７Ｂとが接続するように配置されると共に、同一の材料で形成され、ソース領域１８Ａ，１８Ｂの少なくともいずれかがドレイン領域１７Ａ，１７Ｂと異なる材料で形成されている。
【選択図】 図２

Description

この発明は、ＣＭＯＳデバイスを有する半導体装置に関するものであり、例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）あるいはインバータ、ロジック回路等におけるＣＭＯＳ構造に関するものである。
近年、トランジスタ特性を向上させるためにチャネルへのひずみ印加を考えて、以下のようなプロセスが提案されている。ｎチャネルＭＩＳトランジスタ（以下、ｎＭＯＳトランジスタ）には、引っ張り応力をチャネル領域に付加するためにシリコンカーバイド（ＳｉＣ）を埋め込む。また、ｐチャネルＭＩＳトランジスタ（以下、ｐＭＯＳトランジスタ）には、圧縮応力をチャネル領域に付加するために、シリコンゲルマニウム（ＳｉＧｅ）を埋め込む。
例えば特許文献１には、ｎＦＥＴおよびｐＦＥＴチャネルに、ＳｉＣおよびＳｉＧｅアイランドをそれぞれ形成し、これらｎＦＥＴとｐＦＥＴとの間にＳＴＩが形成された半導体構造が記載されている。ところで、ＳＯＩ構造を用いることにより接合リークや基板電位を考慮する必要がないときには、半導体装置の微細化を図るために、ＳＴＩを配置しない構造を形成する場合がある。このような場合、ｎＭＯＳトランジスタのＳｉＣからなるドレイン領域とｐＭＯＳトランジスタのＳｉＧｅからなるドレイン領域とが接続する接合領域が形成される。この接合領域では、格子間距離が異なる材料が接触するため、接合領域に結晶欠陥が発生する場合がある。接合領域に結晶欠陥が発生すると、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのトランジスタ特性に悪影響を及ぼすという問題が生じる。
特開２００５−１７５４９５号公報
この発明は、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが接続するドレイン領域において、トランジスタ特性を悪化させる不具合が生じないＣＭＯＳデバイスを含む半導体装置を提供することを目的とする。
この発明の一実施態様の半導体装置は、基板上の半導体領域に形成された第１ソース領域と、前記半導体領域に、前記第１ソース領域と離隔して形成された第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間の前記半導体領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有するｎチャネルＭＩＳトランジスタと、前記半導体領域に形成された第２ソース領域と、前記半導体領域に、前記第２ソース領域と離隔して形成された第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間の前記半導体領域上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有するｐチャネルＭＩＳトランジスタとを具備し、前記第１、第２ドレイン領域が接続するように配置されると共に、同一の材料で形成され、前記第１、第２ソース領域の少なくともいずれかが前記第１、第２ドレイン領域と異なる材料で形成されていることを特徴とする。
この発明によれば、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが接続するドレイン領域において、トランジスタ特性を悪化させる不具合が生じないＣＭＯＳデバイスを含む半導体装置を提供することが可能である。
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［第１実施形態］
まず、この発明の第１実施形態の半導体装置について説明する。
図１は、第１実施形態のＳＲＡＭセルにおけるＣＭＯＳのｎＭＯＳトランジスタとｐＭＯＳトランジスタのレイアウト図である。ＳＲＡＭセルには、スイッチングトランジスタ（トランスファトランジスタ）としてのｎＭＯＳトランジスタＴＲと、ロードトランジスタとしてのｐＭＯＳトランジスタＬＯと、ドライブトランジスタとしてのｎＭＯＳトランジスタＤＲとが配置されている。ｎＭＯＳトランジスタＴＲ，ＤＲのドレイン領域１７Ａと、ｐＭＯＳトランジスタＬＯのドレイン領域１７Ｂは、同一材料のシリコン（Ｓｉ）で形成されている。さらに、ｎＭＯＳトランジスタＴＲ，ＤＲのソース領域１８Ａはシリコンカーバイド（ＳｉＣ）で形成され、ｐＭＯＳトランジスタＬＯのソース領域１８Ｂはシリコンゲルマニウム（ＳｉＧｅ）で形成されている。図１に示すゲート電極Ｇ１はｐＭＯＳトランジスタＬＯ、ｎＭＯＳトランジスタＤＲの共通ゲートであり、この共通ゲートはコンタクトＣＰにて別のｐＭＯＳトランジスタＬＯ、ｎＭＯＳトランジスタＤＲの共通ドレイン領域と電気的に接続している。ゲート電極Ｇ２は、ｎＭＯＳトランジスタＴＲのゲートである。また、ｎＭＯＳトランジスタＴＲのソース領域１８Ａは、ビット線（図示しない）に接続されている。
図２（ａ）は、図１に示したＳＲＡＭセルにおける２Ａ−２Ａ線に沿った断面図であり、ｎＭＯＳトランジスタＴＲとｐＭＯＳトランジスタＬＯの断面を示している。
ｐ型シリコン基板あるいはｎ型シリコン基板１１上には埋め込み絶縁層であるボックス膜１２が形成され、ボックス膜１２上には半導体領域１３が形成されている。ボックス膜１２は例えばシリコン酸化膜（ＳｉＯ２）からなり、半導体領域１３は例えばシリコンからなる。ボックス膜１２及び半導体領域１３には素子分離絶縁膜１４が埋め込まれ、素子分離絶縁膜１４に囲まれたボックス膜１２上には能動素子部としての半導体領域１３が配置されている。
能動素子部には、ｎＭＯＳトランジスタとｐＭＯＳトランジスタが形成されている。以下に、ｎＭＯＳトランジスタとｐＭＯＳトランジスタの構造を説明する。
まず、ｎＭＯＳトランジスタの構造を述べる。半導体領域１３のチャネル領域１３Ａ上にはゲート絶縁膜１５Ａが形成され、このゲート絶縁膜１５Ａ上にはゲート電極１６Ａが形成されている。ゲート絶縁膜１５Ａ下のチャネル領域１３Ａを挟むように、ドレイン領域１７Ａとソース領域１８Ａが配置されている。ドレイン領域１７Ａは、シリコンからなる半導体領域１３に形成されている。ソース領域１８Ａは、ボックス膜１２上に形成されたシリコンカーバイド（ＳｉＣ）層１８Ｃに形成されている。なお、高濃度拡散層からなるソース領域１８Ａは、図２（ａ）に示される通り、ＳｉＣ層１８Ｃ内だけでなく、ＳｉＣ層１８Ｃとシリコンとの境界部分を超え、シリコンからなる半導体領域１３内にも延在して形成されている。ソース領域１８Ａ、ドレイン領域１７Ａ、及びゲート電極１６Ａ上には、シリサイド膜１９が形成されている。さらに、ソース領域１８Ａ及びドレイン領域１７Ａの内側には浅い拡散層２０Ａが形成され、ゲート電極１６Ａの側壁には側壁絶縁膜２１Ａが形成されている。
次に、ｐＭＯＳトランジスタの構造を述べる。半導体領域１３のチャネル領域１３Ｂ上にはゲート絶縁膜１５Ｂが形成され、このゲート絶縁膜１５Ｂ上にはゲート電極１６Ｂが形成されている。ゲート絶縁膜１５Ｂ下のチャネル領域１３Ｂを挟むように、ドレイン領域１７Ｂとソース領域１８Ｂが配置されている。ドレイン領域１７Ｂは、シリコンからなる半導体領域１３に形成されている。ソース領域１８Ｂは、ボックス膜１２上に形成されたシリコンゲルマニウム（ＳｉＧｅ）層１８Ｇに形成されている。なお、高濃度拡散層からなるソース領域１８Ｂは、図２（ａ）に示される通り、ＳｉＧｅ層１８Ｇ内だけでなく、ＳｉＧｅ層１８Ｇとシリコンとの境界部分を超え、シリコンからなる半導体領域１３内にも延在して形成されている。ソース領域１８Ｂ、ドレイン領域１７Ｂ、及びゲート電極１６Ｂ上には、シリサイド膜１９が形成されている。さらに、ソース領域１８Ｂ及びドレイン領域１７Ｂの内側には浅い拡散層２０Ｂが形成され、ゲート電極１６Ｂの側壁には側壁絶縁膜２１Ｂが形成されている。
このような構造を有するｎＭＯＳトランジスタとｐＭＯＳトランジスタでは、それぞれソース領域１８Ａ、１８Ｂ側からチャネル領域１３Ａ、１３Ｂに対して、引っ張り応力及び圧縮応力が与えられてトランジスタ特性が向上している。またここで、ｎＭＯＳトランジスタのドレイン領域１７ＡとｐＭＯＳトランジスタのドレイン領域１７Ｂとが同一の材料（ここでは、シリコン）で形成されている。したがって、ドレイン領域１７Ａとドレイン領域１７Ｂとが接続する領域に結晶欠陥等が発生することはなく、結晶欠陥等によってｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのトランジスタ特性が悪化するのを防止することができる。
さらに、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのドレイン領域をそれぞれのソース領域と同一の材料であるＳｉＣとＳｉＧｅで形成し、この上にシリサイド膜を形成すると、ドレイン領域を形成する材料（ＳｉＣとＳｉＧｅ）によるシリサイデーション速度の違いからシリサイド膜の形成が均一に進まず、接合領域においてシリサイド膜の分断が起こるなどの問題が生じる。これは、シリサイデーション速度に違いがあると、シリサイデーション速度の遅い領域（相転移温度が高い領域）に堆積したメタル膜が、シリサイデーション速度の速い領域（相転移温度が低い領域）に流れ込むため、シリサイド膜が薄くなる領域や分断される領域が特に境界部分で顕著に形成されるからである。
これに対し、前述したように第１実施形態においては、ドレイン領域１７Ａとドレイン領域１７Ｂとが同一の材料であるシリコンで形成されているため、これらドレイン領域１７Ａ，１７Ｂ上に連続したシリサイド膜を形成する場合、シリサイド膜に膜厚の薄くなる領域や分断される領域などの不具合が生じるのを防止することができる。なおここでは、完全空乏型ＳＯＩ（ＦＤ−ＳＯＩ）上に前述した構造を持つｎＭＯＳトランジスタとｐＭＯＳトランジスタを形成した例を示したが、部分空乏型ＳＯＩ（ＰＤ−ＳＯＩ）上あるいはバルクシリコン基板上に形成することも可能である。
次に、第１実施形態のＳＲＡＭにおけるｎＭＯＳトランジスタとｐＭＯＳトランジスタの製造方法について説明する。
図２（ｂ），図３（ａ），図３（ｂ），図４（ａ），及び図４（ｂ）は、第１実施形態のｎＭＯＳトランジスタとｐＭＯＳトランジスタの製造工程を示す断面図である。以下の工程では、完全空乏型ＳＯＩを用いたプロセスを示す。
まず、ｐ型シリコン基板あるいはｎ型シリコン基板１１上にボックス膜１２が形成され、ボックス膜１２上にシリコンからなる半導体領域１３が形成されたＳＯＩウェハ（基板）を用意する。このＳＯＩウェハに対し、埋め込み素子分離法により、ボックス膜１２及び半導体領域１３内に、深さ２０００Å〜３５００Åの素子分離絶縁膜１４を形成する。
素子分離絶縁膜１４に囲まれた半導体領域（能動素子部）１３のシリコン表面に、２００Å以下の酸化膜（図示しない）を形成し、その後、チャネル領域形成のためのイオン注入及び活性化ラピッドサーマルアニール（以下、活性化ＲＴＡと記す）を行う。このときのチャネル領域への典型的なイオン注入条件を以下に記す。ｎＭＯＳトランジスタの場合は、ボロン（Ｂ）を加速電圧１０ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２で行う。ｐＭＯＳトランジスタの場合は、砒素（Ａｓ）を加速電圧８０ｋｅＶ、ドーズ量１．０×１０１３ｃｍ−２で行う。
その後、熱酸化法、或いは減圧ＣＶＤ（ＬＰＣＶＤ）法により、チャネル領域上に膜厚５Åから６０Åのゲート絶縁膜１５Ａ，１５Ｂを形成する。続いて、ゲート絶縁膜１５Ａ，１５Ｂ上に、膜厚５００Åから２０００Åのポリシリコン膜、或いはポリシリコンゲルマニウム膜を堆積する。この膜は、後にゲート電極１６Ａ，１６Ｂとして加工される。さらに、ポリシリコン膜或いはポリシリコンゲルマニウム膜上に、シリコン窒化膜２２を形成する。そして、光リソグラフィー法、Ｘ線リソグラフィー法、或いは電子ビームリソグラフィー法によって、ゲート電極形成のためのレジストパターニングを行う。続いて、レジストパターンをマスク膜として用いて、反応性イオンエッチング（ＲＩＥ）法により、シリコン窒化膜２２、及びポリシリコン膜（或いはポリシリコンゲルマニウム膜）をエッチングし、ゲート電極１６Ａ，１６Ｂを形成する。ここで、ゲート絶縁膜としては、シリコン酸化膜（ＳｉＯ２）を用いてもよいし、ＳｉＯＮ、ＳｉＮ、更に高誘電体膜のＨｆＳｉＯＮ等を用いてもよい。
次に、後酸化として熱酸化法によって後酸化ＳｉＯ２（図示しない）を膜厚１０Å〜６０Å形成した後、浅い拡散層２０Ａ，２０Ｂの形成を行う。このときのイオン注入条件の一例を以下に記す。ｎ型の浅い拡散層２０Ａに対しては、Ａｓを加速電圧１〜５ｋｅＶ、ドーズ量５．０×１０１４ｃｍ−２〜１．５×１０１５ｃｍ−２で行う。ｐ型の浅い拡散層２０Ｂに対しては、ＢＦ２を加速電圧１〜３ｋｅＶ、ドーズ量５．０×１０１４ｃｍ−２〜１．５×１０１５ｃｍ−２で行うか、或いはＢ（ボロン）を加速電圧１ｋｅＶ以下、ドーズ量５．０×１０１４ｃｍ−２〜１．５×１０１５ｃｍ−２で行ってもよい。続いて、活性化ＲＴＡを行う。その後、ゲート電極１６Ａ，１６Ｂの側壁に、側壁絶縁膜２１Ａ，２１Ｂを形成する（図２（ｂ）参照）。
次に、図３（ａ）に示すように、ｐＭＯＳ領域と、ｎＭＯＳ領域のドレイン形成領域及びゲート電極１６Ａを被覆するように、シリコン酸化膜、或いはシリコン酸化膜よりも弗酸に対してエッチングレートの遅くなるような窒素を含むシリコン酸化膜２３を形成した後、レジスト膜２４をマスク膜として用いてパターニングする。そして、ＲＩＥ或いはＣＤＥ（Chemical Dry Etching）法により、ｎＭＯＳトランジスタのソース形成領域に存在するシリコンをエッチングする。この際、レジスト膜２４を付けたままで行うことも、レジスト膜２４を剥離して行うことも可能である（図３（ａ）参照）。
次に、レジスト膜２４を剥離した状態で、ｎＭＯＳトランジスタのソースが形成されるべき領域に、ＳｉＣ層１８Ｃを埋め込む。ＳｉＣ層１８Ｃの埋め込みは、チャネル領域（シリコン）１３Ａからのエピタキシャル選択成長法によって行われる。ここで、ｎＭＯＳトランジスタのソース形成領域にＳｉＣ層１８Ｃを埋め込むことにより、ｎＭＯＳトランジスタのチャネル領域１３Ａに引っ張り応力を印加することができる（図３（ｂ）参照）。なお、チャネル領域１３Ａからラテラル方向へのエピタキシャル選択成長が困難な場合は、完全空乏型ＳＯＩのシリコン部分を一部残してエッチングすること、すなわちソースが形成されるべき領域のボックス膜１２上にシリコンを残すことや、完全空乏型ＳＯＩでなく部分空乏型ＳＯＩ、更にはバルクシリコンを用いることも考えられる。後述するＳｉＧｅのエピタキシャル成長に関しても同様である。
次に、ＳｉＣ層１８Ｃを埋め込むときに用いたプロセスと同じようなプロセスを用いてシリコン酸化膜２５、レジスト膜２６を形成し、ｐＭＯＳトランジスタのソース形成領域に存在するシリコンをエッチングする（図４（ａ）参照）。続いて、レジスト膜２６を剥離した状態で、ｐＭＯＳトランジスタのソースが形成されるべき領域に、ＳｉＧｅ層１８Ｇを埋め込む。ＳｉＧｅ層１８Ｇの埋め込みは、チャネル領域（シリコン）１３Ｂからのエピタキシャル選択成長法によって行われる。ここで、ｐＭＯＳトランジスタのソース形成領域にＳｉＧｅ層１８Ｇを埋め込むことにより、ｐＭＯＳトランジスタのチャネル領域１３Ｂに圧縮応力を印加することができる（図４（ｂ）参照）。
その後、フォトリソグラフィ法によりｐＭＯＳ領域を保護した後、ｎＭＯＳ領域に高濃度拡散層を形成するためのイオン注入を行い、さらに、フォトリソグラフィ法によりｎＭＯＳ領域を保護した後、ｐＭＯＳ領域に高濃度拡散層を形成するためのイオン注入を行う。続いて、活性化ＲＴＡを行うことにより、ｎＭＯＳ領域でＳｉＣ層１８Ｃにソース領域１８Ａ、シリコン１３にドレイン領域１７Ａを形成すると共に、ｐＭＯＳ領域でＳｉＧｅ層１８Ｇにソース領域１８Ｂ、シリコン１３にドレイン領域１７Ｂを形成する。
次に、シリコン１３上等の酸化膜やゲート電極１６Ａ，１６Ｂ上のシリコン窒化膜２２を剥離し、場合によっては側壁絶縁膜２１Ａ，２１Ｂも剥離し、ゲート側壁に側壁絶縁膜を形成し直す。続いて、ドレイン領域１７Ａ，１７Ｂ、ソース領域１８Ａ，１８Ｂ、及びゲート電極１６Ａ，１６Ｂ上にシリサイド膜１９を形成する（図２（ａ）参照）。この際、ｎＭＯＳトランジスタのドレイン領域１７ＡとｐＭＯＳトランジスタのドレイン領域１７Ｂは、同一材料のシリコンで形成されているため、シリサイド膜１９に不良は起こらない。すなわち、ドレイン領域１７Ａ，１７Ｂ上に形成されるシリサイド膜１９の一部分が薄くなったり、シリサイド膜１９が分断されたりするのを防ぐことができる。シリサイド膜としては、例えばニッケルシリサイド膜が用いられる。ニッケルシリサイド膜の形成プロセスは、ニッケルをスパッタ法にて堆積後、シリサイデーションのためのＲＴＡを行う。この際、４００℃〜５００℃のＲＴＡを行ってニッケルシリサイドの形成を行った後、硫酸と過酸化水素水の混合溶液で未反応のニッケルをエッチングしてニッケルシリサイド膜を残す。これにより、サリサイドプロセスは完了する。
なお、ニッケルのスパッタ後に、ＴｉＮ膜を堆積することや、一度、２５０℃〜４００℃の低温ＲＴＡを行った後に、硫酸と過酸化水素水の混合溶液でエッチングし、再度、低シート抵抗化のために４００℃〜５００℃のＲＴＡを行うプロセス（２ステップアニール）も考えられる。また、ニッケルシリサイド以外にも、Ｃｏ、Ｅｒ、Ｐｔ、Ｐｄ、Ｙｂなどのシリサイド種が考えられる。
その後のＣＭＯＳデバイスの製造は以下のように行われる。図２（ａ）に示した断面構造を形成した後、層間膜材に対してＲＩＥの選択比の高い膜をシリサイド膜１９上に形成する。続いて、この膜上に層間膜としてＴＥＯＳ、ＢＰＳＧ、ＳｉＮ等を堆積し、層間膜に平坦化のためのＣＭＰを行う。前述した、層間膜材に対してＲＩＥの選択比の高い膜は、図２（ａ）に示した構造上に層間膜を形成した後、層間膜へのコンタクトホール形成のためのＲＩＥ時にシリサイド膜が掘れ、接合リークが劣化することを防ぐために形成される。その後、コンタクトホール形成のための露光工程を行い、レジストマスクのもとでＲＩＥを行うことによってコンタクトホールを形成する。続いて、コンタクトホール内のバリアメタルとしてＴｉ、ＴｉＮを堆積し、Ｗを選択成長或いはブランケットに形成した後、ＣＭＰを行う。最後に、配線となる金属を堆積した後、配線形成のための露光工程を行う。以上により、ＣＭＯＳデバイスが形成される。
［第２実施形態］
次に、この発明の第２実施形態の半導体装置について説明する。第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
図５は、第２実施形態のＳＲＡＭセルにおけるＣＭＯＳのｎＭＯＳトランジスタとｐＭＯＳトランジスタのレイアウト図である。ＳＲＡＭセルには、スイッチングトランジスタ（トランスファトランジスタ）としてのｎＭＯＳトランジスタＴＲと、ロードトランジスタとしてのｐＭＯＳトランジスタＬＯと、ドライブトランジスタとしてのｎＭＯＳトランジスタＤＲとが配置されている。ｎＭＯＳトランジスタＴＲ，ＤＲのドレイン領域３１Ａと、ｐＭＯＳトランジスタＬＯのドレイン領域３１Ｂは、同一材料のシリコンカーバイド（ＳｉＣ）で形成されている。さらに、ｎＭＯＳトランジスタＴＲ，ＤＲのソース領域１８Ａもシリコンカーバイド（ＳｉＣ）で形成され、ｐＭＯＳトランジスタＬＯのソース領域１８Ｂはシリコンゲルマニウム（ＳｉＧｅ）で形成されている。
図６（ａ）は、図５に示したＳＲＡＭセルにおける６Ａ−６Ａ線に沿った断面図であり、ｎＭＯＳトランジスタＴＲとｐＭＯＳトランジスタＬＯの断面を示している。
素子分離絶縁膜１４に囲まれたボックス膜１２上の能動素子部には、ｎＭＯＳトランジスタとｐＭＯＳトランジスタが形成されている。以下に、ｎＭＯＳトランジスタとｐＭＯＳトランジスタの構造を説明する。
まず、ｎＭＯＳトランジスタの構造を述べる。半導体領域１３のチャネル領域１３Ａ上にはゲート絶縁膜１５Ａが形成され、このゲート絶縁膜１５Ａ上にはゲート電極１６Ａが形成されている。ゲート絶縁膜１５Ａ下のチャネル領域１３Ａを挟むように、ドレイン領域３１Ａとソース領域１８Ａが配置されている。ドレイン領域３１Ａは、ボックス膜１２上に形成されたシリコンカーバイド（ＳｉＣ）層３１Ｃに形成されている。ソース領域１８Ａも、ボックス膜１２上に形成されたシリコンカーバイド層１８Ｃに形成されている。なおここでは、高濃度拡散層からなるドレイン領域３１Ａ及びソース領域１８Ａが図６（ａ）に示される通り、ＳｉＣ層３１Ｃ、１８Ｃ内だけでなく、それぞれＳｉＣ層３１Ｃ、１８Ｃとシリコンとの境界部分を超え、シリコンからなる半導体領域１３内にも延在して形成されている。ソース領域１８Ａ、ドレイン領域３１Ａ、及びゲート電極１６Ａ上には、シリサイド膜１９が形成されている。さらに、ソース領域１８Ａ及びドレイン領域３１Ａの内側には浅い拡散層２０Ａが形成され、ゲート電極１６Ａの側壁には側壁絶縁膜２１Ａが形成されている。
次に、ｐＭＯＳトランジスタの構造を述べる。半導体領域１３のチャネル領域１３Ｂ上にはゲート絶縁膜１５Ｂが形成され、このゲート絶縁膜１５Ｂ上にはゲート電極１６Ｂが形成されている。ゲート絶縁膜１５Ｂ下のチャネル領域１３Ｂを挟むように、ドレイン領域３１Ｂとソース領域１８Ｂが配置されている。ドレイン領域３１Ｂは、ボックス膜１２上に形成されたシリコンカーバイド層３１Ｃに形成されている。ソース領域１８Ｂは、ボックス膜１２上に形成されたシリコンゲルマニウム（ＳｉＧｅ）層１８Ｇに形成されている。なおここでは、高濃度拡散層からなるドレイン領域３１Ｂ及びソース領域１８Ｂが図６（ａ）に示される通り、ＳｉＣ層３１Ｃ、ＳｉＧｅ層１８Ｇ内だけでなく、それぞれＳｉＣ層３１Ｃ、ＳｉＧｅ層１８Ｇとシリコンとの境界部分を超え、シリコンからなる半導体領域１３内にも延在して形成されている。ソース領域１８Ｂ、ドレイン領域３１Ｂ、及びゲート電極１６Ｂ上には、シリサイド膜１９が形成されている。さらに、ソース領域１８Ｂ及びドレイン領域３１Ｂの内側には浅い拡散層２０Ｂが形成され、ゲート電極１６Ｂの側壁には側壁絶縁膜２１Ｂが形成されている。
このような構造を有するｎＭＯＳトランジスタとｐＭＯＳトランジスタでは、ｎＭＯＳトランジスタのドレイン領域３１ＡとｐＭＯＳトランジスタのドレイン領域３１Ｂとが同一の材料（ここでは、シリコンカーバイド）で形成されている。したがって、ｐＭＯＳトランジスタではチャネル領域１３Ｂに圧縮応力を打ち消す傾向のひずみがドレイン領域３１Ｂから印加されるものの、ｎＭＯＳトランジスタにおいてはドレイン領域３１Ａ及びソース領域１８Ａの両側からチャネル領域１３Ａに大きな引っ張り応力を与えることができ、特にＳＲＡＭセルにとって重要なｎＭＯＳトランジスタの特性を顕著に改善することが可能となる。またこのとき、第１実施形態と同様に、ドレイン領域３１Ａとドレイン領域３１Ｂとが接続する領域に結晶欠陥等が発生することはなく、結晶欠陥等によってｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのトランジスタ特性が悪化するのを防止することができる。さらに、前述したように、ドレイン領域３１Ａとドレイン領域３１Ｂとが同一の材料であるシリコンカーバイドで形成されているため、これらドレイン領域３１Ａ，３１Ｂ上に連続したシリサイド膜を形成する場合、シリサイド膜に膜厚の薄くなる領域や分断される領域などの不具合が生じるのを防止することができる。なおここでは、完全空乏型ＳＯＩ上に前述した構造を持つｎＭＯＳトランジスタとｐＭＯＳトランジスタを形成した例を示したが、部分空乏型ＳＯＩ上あるいはバルクシリコン基板上に形成することも可能である。
次に、第２実施形態のＳＲＡＭにおけるｎＭＯＳトランジスタとｐＭＯＳトランジスタの製造方法について説明する。
図６（ｂ），図７（ａ），図７（ｂ），図８（ａ），及び図８（ｂ）は、第２実施形態のｎＭＯＳトランジスタとｐＭＯＳトランジスタの製造工程を示す断面図である。以下の工程では、完全空乏型ＳＯＩを用いたプロセスを示す。
図６（ｂ）に示すように、ゲート電極１６Ａ，１６Ｂの側壁に側壁絶縁膜２１Ａ，２１Ｂを形成する工程までは第１実施形態と同様である。
次に、図７（ａ）に示すように、ｐＭＯＳ領域のソース形成領域及びゲート電極１６Ｂを被覆するように、シリコン酸化膜、或いはシリコン酸化膜よりも弗酸に対してエッチングレートの遅くなるような窒素を含むシリコン酸化膜３２を形成した後、レジスト膜３３をマスク膜として用いてパターニングする。そして、ＲＩＥ或いはＣＤＥ（Chemical Dry Etching）法により、ｎＭＯＳトランジスタのソース形成領域、ドレイン形成領域、及びｐＭＯＳ領域のドレイン形成領域に存在するシリコンをエッチングする。この際、レジスト膜３３を付けたままで行うことも、レジスト膜３３を剥離して行うことも可能である（図７（ａ）参照）。
次に、レジスト膜３３を剥離した状態で、ｎＭＯＳトランジスタのソース及びドレインが形成されるべき領域、及びｐＭＯＳトランジスタのドレインが形成されるべき領域にＳｉＣ層１８Ｃ，３１Ｃを埋め込む。ＳｉＣ層１８Ｃ，３１Ｃの埋め込みは、チャネル領域（シリコン）１３Ａ，１３Ｂからのエピタキシャル選択成長法によって行われる。ここで、ｎＭＯＳトランジスタのソース形成領域及びドレイン形成領域にＳｉＣ層１８Ｃ，３１Ｃを埋め込むことにより、ｎＭＯＳトランジスタのチャネル領域１３Ａに引っ張り応力を印加することができる（図７（ｂ）参照）。なお、チャネル領域１３Ａ，１３Ｂからラテラル方向へのエピタキシャル選択成長が困難な場合は、完全空乏型ＳＯＩのシリコン部分を一部残してエッチングすること、すなわちソース、ドレインが形成されるべき領域のボックス膜１２上にシリコンを残すことや、完全空乏型ＳＯＩでなく部分空乏型ＳＯＩ、更にはバルクシリコンを用いることも考えられる。後述するＳｉＧｅのエピタキシャル成長に関しても同様である。
次に、ＳｉＣ層１８Ｃ，３１Ｃを埋め込むときに用いたプロセスと同じようなプロセスを用いてシリコン酸化膜３４、レジスト膜３５を形成し、ｐＭＯＳトランジスタのソース形成領域に存在するシリコンをエッチングする（図８（ａ）参照）。続いて、レジスト膜３５を剥離した状態で、ｐＭＯＳトランジスタのソースが形成されるべき領域に、ＳｉＧｅ層１８Ｇを埋め込む。ＳｉＧｅ層１８Ｇの埋め込みは、チャネル領域（シリコン）１３Ｂからのエピタキシャル選択成長法によって行われる。ここで、ｐＭＯＳトランジスタのソース形成領域にＳｉＧｅ層１８Ｇを埋め込むことにより、ｐＭＯＳトランジスタのチャネル領域１３Ｂに圧縮応力を印加することができる（図８（ｂ）参照）。
その後、フォトリソグラフィ法によりｐＭＯＳ領域を保護した後、ｎＭＯＳ領域に高濃度拡散層を形成するためのイオン注入を行い、さらに、フォトリソグラフィ法によりｎＭＯＳ領域を保護した後、ｐＭＯＳ領域に高濃度拡散層を形成するためのイオン注入を行う。続いて、活性化ＲＴＡを行うことにより、ｎＭＯＳ領域でＳｉＣ層１８Ｃにソース領域１８Ａ、ＳｉＣ層３１Ｃにドレイン領域３１Ａを形成すると共に、ｐＭＯＳ領域でＳｉＧｅ層１８Ｇにソース領域１８Ｂ、ＳｉＣ層３１Ｃにドレイン領域３１Ｂを形成する。
次に、ＳｉＣ層１８Ｃ、３１Ｃ上等の酸化膜やゲート電極１６Ａ，１６Ｂ上のシリコン窒化膜２２を剥離し、場合によっては側壁絶縁膜２１Ａ，２１Ｂも剥離し、ゲート側壁に側壁絶縁膜を形成し直す。続いて、ドレイン領域３１Ａ，３１Ｂ、ソース領域１８Ａ，１８Ｂ、及びゲート電極１６Ａ，１６Ｂ上にシリサイド膜１９を形成する（図６（ａ）参照）。この際、ｎＭＯＳトランジスタのドレイン領域３１ＡとｐＭＯＳトランジスタのドレイン領域３１Ｂは、同一材料のシリコンカーバイドで形成されているため、シリサイド膜１９に不良は起こらない。すなわち、ドレイン領域３１Ａ，３１Ｂ上に形成されるシリサイド膜１９の一部分が薄くなったり、シリサイド膜１９が分断されたりするのを防止することができる。シリサイド膜としては、例えばニッケルシリサイド膜が用いられる。ニッケルシリサイド膜の形成プロセスは、前述した第１実施形態と同様である。さらに、ニッケルシリサイド以外に、Ｃｏ、Ｅｒ、Ｐｔ、Ｐｄ、Ｙｂなどのシリサイド種を用いてよいことも第１実施形態と同様である。
［第３実施形態］
次に、この発明の第３実施形態の半導体装置について説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
図９は、第３実施形態のＳＲＡＭセルにおけるＣＭＯＳのｎＭＯＳトランジスタとｐＭＯＳトランジスタのレイアウト図である。ＳＲＡＭセルには、スイッチングトランジスタ（トランスファトランジスタ）としてのｎＭＯＳトランジスタＴＲと、ロードトランジスタとしてのｐＭＯＳトランジスタＬＯと、ドライブトランジスタとしてのｎＭＯＳトランジスタＤＲとが配置されている。ｎＭＯＳトランジスタＴＲ，ＤＲのドレイン領域４１Ａと、ｐＭＯＳトランジスタＬＯのドレイン領域４１Ｂは、同一材料のシリコンゲルマニウム（ＳｉＧｅ）で形成されている。さらに、ｎＭＯＳトランジスタＴＲ，ＤＲのソース領域１８Ａはシリコンカーバイド（ＳｉＣ）で形成され、ｐＭＯＳトランジスタＬＯのソース領域１８Ｂはシリコンゲルマニウムで形成されている。
製造工程としては、図３（ａ）においてｎＭＯＳトランジスタのソース形成領域のみをエッチングしてＳｉＣ層を埋め込み、図４（ａ）においてｎＭＯＳトランジスタのドレイン形成領域とｐＭＯＳトランジスタのドレイン形成領域及びソース形成領域がエッチングされてＳｉＧｅ層が埋め込まれる。その他の工程は、第１実施形態と同様である。
このような構造を有するｎＭＯＳトランジスタとｐＭＯＳトランジスタでは、ｎＭＯＳトランジスタのドレイン領域４１ＡとｐＭＯＳトランジスタのドレイン領域４１Ｂとが同一の材料（ここでは、シリコンゲルマニウム）で形成されているため、ドレイン領域４１Ａとドレイン領域４１Ｂとが接続する領域に結晶欠陥等が発生することはなく、結晶欠陥等によってｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのトランジスタ特性が悪化するのを防止することができる。さらに、前述したように、ドレイン領域４１Ａとドレイン領域４１Ｂとが同一の材料であるシリコンゲルマニウムで形成されているため、これらドレイン領域４１Ａ，４１Ｂ上に連続したシリサイド膜を形成する場合、シリサイド膜に膜厚の薄くなる領域や分断される領域などの不具合が生じるのを防止することができる。なお、第３実施形態でも完全空乏型ＳＯＩ上だけでなく、部分空乏型ＳＯＩ上あるいはバルクシリコン基板上に形成することも可能である。
［第４実施形態］
次に、この発明の第４実施形態の半導体装置について説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
図１０は、第４実施形態のＳＲＡＭセルにおけるＣＭＯＳのｎＭＯＳトランジスタとｐＭＯＳトランジスタのレイアウト図である。ＳＲＡＭセルには、スイッチングトランジスタ（トランスファトランジスタ）としてのｎＭＯＳトランジスタＴＲと、ロードトランジスタとしてのｐＭＯＳトランジスタＬＯと、ドライブトランジスタとしてのｎＭＯＳトランジスタＤＲとが配置されている。ｎＭＯＳトランジスタＴＲ，ＤＲのドレイン領域１７Ａと、ｐＭＯＳトランジスタＬＯのドレイン領域１７Ｂは、同一材料のシリコン（Ｓｉ）で形成されている。さらに、ｎＭＯＳトランジスタＴＲ，ＤＲのソース領域１８Ａはシリコンカーバイド（ＳｉＣ）で形成され、ｐＭＯＳトランジスタＬＯのソース領域４２Ａはシリコンで形成されている。
製造工程としては、図３（ａ）においてｎＭＯＳトランジスタのソース形成領域のみをエッチングしてＳｉＣ層を埋め込み、その他のソース形成領域及びドレイン形成領域のエッチングは行わない。その他の工程は、第１実施形態と同様である。
このような構造を有するｎＭＯＳトランジスタとｐＭＯＳトランジスタでは、ｎＭＯＳトランジスタのドレイン領域１７ＡとｐＭＯＳトランジスタのドレイン領域１７Ｂとが同一の材料（ここでは、シリコン）で形成されているため、ドレイン領域１７Ａとドレイン領域１７Ｂとが接続する領域に結晶欠陥等が発生することはなく、結晶欠陥等によってｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのトランジスタ特性が悪化するのを防止することができる。さらに、前述したように、ドレイン領域１７Ａとドレイン領域１７Ｂとが同一の材料であるシリコンで形成されているため、これらドレイン領域１７Ａ，１７Ｂ上に連続したシリサイド膜を形成する場合、シリサイド膜に膜厚の薄くなる領域や分断される領域などの不具合が生じるのを防止することができる。なお、第４実施形態でも完全空乏型ＳＯＩ上だけでなく、部分空乏型ＳＯＩ上あるいはバルクシリコン基板上に形成することも可能である。
［第５実施形態］
次に、この発明の第５実施形態の半導体装置について説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
図１１は、第５実施形態のＳＲＡＭセルにおけるＣＭＯＳのｎＭＯＳトランジスタとｐＭＯＳトランジスタのレイアウト図である。ＳＲＡＭセルには、スイッチングトランジスタ（トランスファトランジスタ）としてのｎＭＯＳトランジスタＴＲと、ロードトランジスタとしてのｐＭＯＳトランジスタＬＯと、ドライブトランジスタとしてのｎＭＯＳトランジスタＤＲとが配置されている。ｎＭＯＳトランジスタＴＲ，ＤＲのドレイン領域１７Ａと、ｐＭＯＳトランジスタＬＯのドレイン領域１７Ｂは、同一材料のシリコン（Ｓｉ）で形成されている。さらに、ｎＭＯＳトランジスタＴＲ，ＤＲのソース領域４３Ａもシリコンで形成され、ｐＭＯＳトランジスタＬＯのソース領域１８Ｂはシリコンゲルマニウムで形成されている。
製造工程としては、図４（ａ）においてｐＭＯＳトランジスタのソース形成領域のみをエッチングしてＳｉＧｅ層を埋め込み、その他のソース形成領域及びドレイン形成領域のエッチングは行わない。その他の工程は、第１実施形態と同様である。
このような構造を有するｎＭＯＳトランジスタとｐＭＯＳトランジスタでは、ｎＭＯＳトランジスタのドレイン領域１７ＡとｐＭＯＳトランジスタのドレイン領域１７Ｂとが同一の材料（ここでは、シリコン）で形成されているため、ドレイン領域１７Ａとドレイン領域１７Ｂとが接続する領域に結晶欠陥等が発生することはなく、結晶欠陥等によってｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのトランジスタ特性が悪化するのを防止することができる。さらに、前述したように、ドレイン領域１７Ａとドレイン領域１７Ｂとが同一の材料であるシリコンで形成されているため、これらドレイン領域１７Ａ，１７Ｂ上に連続したシリサイド膜を形成する場合、シリサイド膜に膜厚の薄くなる領域や分断される領域などの不具合が生じるのを防止することができる。なお、第５実施形態でも完全空乏型ＳＯＩ上だけでなく、部分空乏型ＳＯＩ上あるいはバルクシリコン基板上に形成することも可能である。
以上説明したようにこの発明の実施形態では、ｎＭＯＳトランジスタのドレイン領域とｐＭＯＳトランジスタのドレイン領域とが接続する領域が存在する場合、これら接続するドレイン領域を同一材料（例えば、Ｓｉ、ＳｉＧｅ、ＳｉＣ）で形成することにより、これらドレイン領域が接続する領域に、結晶欠陥などの不良が発生しないようにしている。さらには、これらのドレイン領域上のシリサイド成膜に不良が起こらないようにしている。また、仮にバルクシリコンにこの発明の実施形態のプロセスが用いられれば、シリサイド成膜不良が改善されることから、接合リークを低減することが可能となる。
なお、この発明の実施形態では、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタの少なくともいずれかについては、ドレイン領域及びソース領域の両側からのひずみ付加とならないため、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタともに大きなひずみ印加は難しい。しかし、大きなトランジスタ特性の向上が要求されない回路、すなわちドレイン領域及びソース領域の一方側からのひずみ付加によるトランジスタ特性の向上でも要求が満たされる回路や、ｎＭＯＳトランジスタ或いはｐＭＯＳトランジスタのどちらかのトランジスタ特性が向上できれば要求が満たされる回路等へ適用することが考えられる。また、ヘテロ−ジャンクション構造などを考慮して、ソース領域のみシリコンとは異なる材料のものを埋め込むようにしてもよく、そのプロセスへの適用も考えられる。
なお、この発明の実施形態では、ＳＲＡＭにおけるＣＭＯＳデバイスを例として説明したが、これに限るわけではなく、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのドレイン（あるいはソース）が接合するような構造をもつデバイス、例えばインバータ、ＮＡＮＤ回路などのロジック回路におけるＣＭＯＳデバイスにも適用することができる。
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
この発明の第１実施形態のＳＲＡＭセルにおけるＣＭＯＳのｎＭＯＳトランジスタとｐＭＯＳトランジスタのレイアウト図である。 （ａ）は図１に示したＳＲＡＭセルにおける２Ａ−２Ａ線に沿った断面図であり、（ｂ）はこの発明の第１実施形態のｎＭＯＳトランジスタとｐＭＯＳトランジスタの製造方法を示す第１工程の断面図である。 （ａ）はこの発明の第１実施形態のｎＭＯＳトランジスタとｐＭＯＳトランジスタの製造方法を示す第２工程の断面図であり、（ｂ）は第１実施形態のｎＭＯＳトランジスタとｐＭＯＳトランジスタの製造方法を示す第３工程の断面図である。 （ａ）はこの発明の第１実施形態のｎＭＯＳトランジスタとｐＭＯＳトランジスタの製造方法を示す第４工程の断面図であり、（ｂ）は第１実施形態のｎＭＯＳトランジスタとｐＭＯＳトランジスタの製造方法を示す第５工程の断面図である。 この発明の第２実施形態のＳＲＡＭセルにおけるＣＭＯＳのｎＭＯＳトランジスタとｐＭＯＳトランジスタのレイアウト図である。 （ａ）は図５に示したＳＲＡＭセルにおける６Ａ−６Ａ線に沿った断面図であり、（ｂ）はこの発明の第２実施形態のｎＭＯＳトランジスタとｐＭＯＳトランジスタの製造方法を示す第１工程の断面図である。 （ａ）はこの発明の第２実施形態のｎＭＯＳトランジスタとｐＭＯＳトランジスタの製造方法を示す第２工程の断面図であり、（ｂ）は第２実施形態のｎＭＯＳトランジスタとｐＭＯＳトランジスタの製造方法を示す第３工程の断面図である。 （ａ）はこの発明の第２実施形態のｎＭＯＳトランジスタとｐＭＯＳトランジスタの製造方法を示す第４工程の断面図であり、（ｂ）は第２実施形態のｎＭＯＳトランジスタとｐＭＯＳトランジスタの製造方法を示す第５工程の断面図である。 この発明の第３実施形態のＳＲＡＭセルにおけるＣＭＯＳのｎＭＯＳトランジスタとｐＭＯＳトランジスタのレイアウト図である。 この発明の第４実施形態のＳＲＡＭセルにおけるＣＭＯＳのｎＭＯＳトランジスタとｐＭＯＳトランジスタのレイアウト図である。 この発明の第５実施形態のＳＲＡＭセルにおけるＣＭＯＳのｎＭＯＳトランジスタとｐＭＯＳトランジスタのレイアウト図である。
符号の説明
ＴＲ…スイッチングトランジスタ（ｎＭＯＳトランジスタ）、ＬＯ…ロードトランジスタ（ｐＭＯＳトランジスタ）、ＤＲ…ドライブトランジスタ（ｎＭＯＳトランジスタ）、１１…ｐ型シリコン基板（るいはｎ型シリコン基板）、１２…ボックス膜、１３…半導体領域（シリコン）、１３Ａ，１３Ｂ…チャネル領域、１４…素子分離絶縁膜、１５Ａ，１５Ｂ…ゲート絶縁膜、１６Ａ，１６Ｂ…ゲート電極、１７Ａ，１７Ｂ…ドレイン領域、１８Ａ，１８Ｂ…ソース領域、１８Ｃ…シリコンカーバイド（ＳｉＣ）層、１８Ｇ…シリコンゲルマニウム（ＳｉＧｅ）層、１９…シリサイド膜、２０Ａ，２０Ｂ…浅い拡散層、２１Ａ，２１Ｂ…側壁絶縁膜、２２…シリコン窒化膜、２３…シリコン酸化膜、２４…レジスト膜、２５…シリコン酸化膜、２６…レジスト膜、３１Ａ，３１Ｂ…ドレイン領域、３１Ｃ…シリコンカーバイド（ＳｉＣ）層、３２…シリコン酸化膜、３３…レジスト膜、３４…シリコン酸化膜、３５…レジスト膜、４１Ａ，４１Ｂ…ドレイン領域、４２Ａ…ソース領域、４３Ａ…ソース領域。

Claims (5)

  1. 基板上の半導体領域に形成された第１ソース領域と、
    前記半導体領域に、前記第１ソース領域と離隔して形成された第１ドレイン領域と、
    前記第１ソース領域と前記第１ドレイン領域との間の前記半導体領域上に形成された第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有するｎチャネルＭＩＳトランジスタと、
    前記半導体領域に形成された第２ソース領域と、
    前記半導体領域に、前記第２ソース領域と離隔して形成された第２ドレイン領域と、
    前記第２ソース領域と前記第２ドレイン領域との間の前記半導体領域上に形成された第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有するｐチャネルＭＩＳトランジスタとを具備し、
    前記第１、第２ドレイン領域が接続するように配置されると共に、同一の材料で形成され、前記第１、第２ソース領域の少なくともいずれかが前記第１、第２ドレイン領域と異なる材料で形成されていることを特徴とする半導体装置。
  2. 前記第１、第２ドレイン領域がシリコンで形成され、前記第１ソース領域がシリコンカーバイドで形成され、前記第２ソース領域がシリコンゲルマニウムで形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１、第２ドレイン領域及び前記第１ソース領域がシリコンカーバイドで形成され、前記第２ソース領域がシリコンゲルマニウムで形成されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記半導体領域が絶縁層上に形成されたことを特徴とする請求項１乃至３のいずれか１つに記載された半導体装置。
  5. 前記第１、第２ソース領域及び前記第１、第２ドレイン領域上に形成されたシリサイド膜をさらに具備することを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。
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