本発明の1つ以上の実施形態は、HOTプロセスとSTIを使用するSRAMデバイスおよびロジックデバイスの形成に関連する。
後述する説明において、種々の接続が複数の素子間で示されている。これらの接続は、一般的におよび他の方法で指定されなければ、直接であっても間接であってもよく、本明細書ではこの点に限定されるものではない。
シリコン−オン−インシュレータ(SOI)技術は、半導体デバイスおよびデバイスプロセスの進歩に多大に貢献している。1つの利点は、異なるシリコン結晶配向がシングルチップの中で使用される構造を提供するハイブリッド配向技術(HOT)の使用である。一例として、シリコン基板は(100)の結晶配向を有し、シリコン領域は(110)の結晶配向を有する。シリコン領域は、複数のシャロウトレンチアイソレーション領域(STI)で囲まれた埋め込み酸化物層(BOX)上に配置される。シリコン領域内に種結晶を配置することにより、シリコン領域内のシリコンが種結晶の配向に従って成長する。その結果は、同じチップ内で使用される異なるシリコン結晶質配向となる。
デバイスサイズの変更と比べて、異なる配向は、基板の配向の選択により特有の回路デバイスに対する調節を許容する。例えば、(100)配向を有するシリコン層上に構築された複数のnFETと複数のpFETの間の差は、これらのデバイスのうちの一方を(110)配向を有するシリコン層に選択的に移動させることにより、両方のデバイスで同じデザインルールを保ちつつ最小にできる。
1つ以上の実施形態に従えば、埋め込み酸化物層が基板上または基板内に設けられる。次に、バルクマテリアルの異なる配向が埋め込み酸化物層上に堆積または成長される。次に、複数の回路が第1の配向を備えた半導体内および第2の配向を備えた半導体内に形成される。ロジックデバイスは、それらのデバイス特性内の差を最小限にするために異なる基板配向上に配置されているトランジスタから恩恵を得る。例えば、nFETが埋め込み酸化物層(BOX)上のシリコンオンインシュレータ(SOI)領域上に配置されるのに対し、pFETは最初の結晶シリコン配向のエピタキシャルシリコン上に配置される。
SRAMセルは、通常通り、バルクシリコン領域(またはエピタキシャル領域)上に配置される。SRAMのレイアウトおよび間隔は、周囲のセルに対する干渉を防止するために、セル間の充分な距離を提供することに基づいている。これは複数のSRAMユニットセルに大きな占有面積を帰着させる。使用されていたデザインルールは、互いに有効に電気的に分離されまで、物理的に複数のユニットセルを分離することであった。
さらに、物理的な間隔の限界は、入れ子になったライン/スペース(L/S)を露出する共通窓の必要性に起因しており、複数のスペースを分離し、同時に複数のラインを分離する。入れ子になったライン/スペースは高分解能で形成できるのに対し、分離された複数のラインまたは分離された複数のスペースを高分解能で形成するには、異なる窓のサイズが必要である。従って、入れ子になったラインおよびスペースと、分離された複数のラインおよび分離された複数のスペースとの間の最小公分母は、より大きなデバイスに帰着する。
これら従来のアプローチは、LSIが大きくなるに違いないまたはSRAMの数が減少するような大きな物理的スペースを、SRAMおよびこれと付属する間隔に帰着する。
本発明の種々の実施形態は、ロジック回路のHOTプロセスと結合してSTIによって絶縁されるようなSOI層上のSRAMを提供することに関する。SOI上の素子分離の最小幅は、シリコン層より下の絶縁体のために電気的な分離上よりはむしろ素子の物理的な分離上に基づいている。素子間の制限された導電経路によって、素子をより接近して集積できる。本発明の1以上の実施形態は、シャロウトレンチアイソレーション(STI)と共にハイブリッド配向技術(HOT)を使用することにより、より小さなスペースを必要とするSRAMセルを提供することである。
本発明の1つ以上の実施形態は、ロジック用nFETおよびpFETがSOI領域上およびバルク領域上にそれぞれ形成され、一方、SRAM用nFETおよびpFETがSOI領域にのみ形成されるようなHOTプロセスを備えたSOI上にSRAMセルを形成することに関連する。
図1〜6は一般的なHOTプロセスを説明している。HOTプロセスの他の変形例が知られていることについて理解される。従って、図1〜6のHOTプロセスアプローチは、HOTプロセスの一例として提供されている。これは利用可能な唯一のHOTプロセス技術としては解釈されない。
図1は、nFETおよびpFET領域を有するようにパターニングした後の埋め込み酸化物層を備えた半導体基板を示している。図1は、その上に埋め込み酸化物層101を備えた基板100を示している。シリコン層102が埋め込み酸化物層101上に堆積されている。ここで、HOTプロセスに従えば、バルク基板100の結晶配向は、シリコン層(SOI)102の結晶配向とは異なる。レジスト104が堆積され、パターン化され、結果として図1になる。説明の目的のために、図1は、ロジックデバイス(特に、nFETおよびpFET)の動作パラメータを増強するためにHOTプロセスがどのように使用できるかについて示している。nFET領域106およびpFET領域107が図1中に示されている。
図2は、エッチング後の図1の半導体基板を示している。図2は、基板200、BOX 201、SOI 202、およびSiN 203を示している。図2はさらにnFET領域206およびpFET領域207を示している。例えば、エッチング技術は、当該技術で知られている反応性イオンエッチングを含む。ここで、このエッチングプロセスが基板200に達するように行われ、結果として開口204が形成される。
図3は、酸化物堆積後の図2の半導体基板を示している。図3は、基板300、BOX 301、SOI 302、およびSiN 303を示している。図3はさらにnFET領域306およびpFET領域307を示している。酸化物304が全体表面上に堆積されている。ここで、酸化物304は、バルクシリコン領域(後に図5および図6に示すように)からSOI領域を絶縁するために有益である。
図4は、エッチング後の図3の半導体基板を示している。ここで、別の反応性イオンエッチングが使用される。図4は、基板400、BOX 401、SOI 402、およびSiN 403を示している。図4はさらにnFET領域406およびpFET領域407を示している。このエッチ工程の後に、開口405の側面上にサイドウォール酸化物404が残る。このエッチ工程により、開口405の底からいかなる残留酸化物も除去され、基板400に対するコンタクトまたは小さな距離のエッチを可能にする。
図5は、エピタキシャルシリコン成長後の図4の半導体基板を示している。図5は、基板500、BOX 501、SOI 502、およびSiN 503を示している。図5はさらにnFET領域506およびpFET領域507を示している。エピタキシャルシリコン505は、基板500の種配向に従って成長する。サイドウォール酸化物504は、SOI 502からエピタキシャルシリコン505を絶縁するのに役立つ。
図6は、研磨後の図5の半導体基板を示している。図6は、基板600、BOX 601、SOI 602、SiN 603、サイドウォール604、およびエピタキシャルシリコン605を示している。図6はさらにnFET領域606およびpFET領域607を示している。例えば、化学的機械的研磨が使用され、シリコン窒化物603上に残っているエピタキシャル充填物605が除去される。さらに、シリコン窒化層603も研磨により除去され(あるいは他の知られた技術により除去され)、SOI 602が露出されかつエピタキシャルシリコン605も露出される。
図1〜6は、ロジックゲートで使用されるHOTプロセスを提供する。図7〜12は、同様のプロセスを提供するがSRAM領域のためのプロセスを含む。
図7は、SRAM、pFET領域、およびnFET領域を備えてパターニングされた後の埋め込み酸化物を備えた他の半導体基板を示している。図7は、基板700、BOX 701、SOI 702、SiN 703、パターン化されたレジスト層704(開口705および709を備える)を示している。図7はnFET領域706、pFET領域707、およびSRAM領域708を示している。
図8は、エッチングおよびレジスト除去の後の図7の半導体基板を示している。例えば、RIEエッチングを使用する。図8は、基板800、BOX 801、SOI 802、SiN 803、開口804(後のエピタキシャルシリコン成長のために)および複数のトレンチ806を示している。図8は、nFET領域806、pFET領域807、およびSRAM領域808を示している。
図9は、酸化物堆積後の図8の半導体基板を示している。図9は、基板900、BOX 910、SOI 902、およびSiN 903を示している。図9はさらにnFET領域906、pFET領域907、およびSRAM領域908を示している。酸化物904が全体表面上に堆積されている。ここで、酸化物904は、バルクシリコン(および/またはエピシリコン)領域(後に図11および図12に示すように)からSOI領域902を絶縁するために有益である。ここで、酸化物904が複数のトレンチ809内に堆積され、結果として複数のシャロウトレンチアイソレーション(STI)909となる。
図10は、エッチング後の図9の半導体基板を示している。ここで、別の反応性イオンエッチを使用する。図10は、基板1000、BOX 1001、SOI 1002、およびSiN 1003を示している。図10はさらにnFET領域1006、pFET領域1007、およびSRAM領域1008を示している。このエッチ工程の後に開口1005の側面上にサイドウォール酸化物1004が残る。このエッチ工程により、開口1005の底からいかなる残留酸化物904も除去され、基板1000に対するコンタクトまたは小さな距離のエッチを可能にする。
図11は、エピタキシャルシリコン成長後の図10の半導体基板を示している。図11は、基板1100、BOX 1101、SOI 1102、およびSiN 1103を示している。図11はさらにnFET領域1106、pFET領域1107、およびSRAM領域1108を示している。エピタキシャルシリコン1105が、基板1100の種配向に従って成長する。サイドウォール酸化物1104は、SOI 1102からエピタキシャルシリコン1105を絶縁するのに役立つ。
図12は、研磨後の図11の半導体基板を示している。図12は、基板1200、BOX 1201、SOI 1202、およびSiN 1203を示している。図12はさらにnFET領域1206、pFET領域1207、およびSRAM領域1208を示している。例えば、化学的機械的研磨が、シリコン窒化物1203上に残っているエピタキシャル充填物1205の除去で使用される。さらに、シリコン窒化層1203も研磨により除去され(あるいは他の知られた技術により除去され)、SOI 1202が露出されかつエピタキシャルシリコン1205も露出される。
本発明の一実施形態では、SRAMセルがSOI領域上に提供され、HOTロジック回路と同じプロセスの中でSTIを使用して分離することができる。従来のアプローチでは、SRAMセルは、ロジック形成プロセスが分けられた(全体に渡ってプロセス工程を分ける必要がある)バルク基板上に提供されていた。
他の実施形態では、変更されたSTIがSRAM領域で使用される。図13はこの実施形態を示している。具体的に、図13は異なるレベルにエッチングすることに必要な幅をパターン化する一例を示している。本発明のこの実施形態では、SRAMセルのためのSTI領域の深さは、STIおよびBOX領域の組み合わせからなる分離特性のために減少する。図13は、従来のSTIトレンチと比較した本発明の一実施形態に従ったSTIトレンチの比較例を示している。
図13は、基板1300、BOX 1301、SOI 1302、SiN 1303、およびパターン化されたレジスト1304を示している。図13の右側には、基板1300の表面に伸びるトレンチ1306が形成されている。トレンチ1306の形成を確実とするためのパターン化されたレジスト1304における開口距離が幅Yによって示されている。
これに対し、本発明の少なくとも1つの実施形態は、より狭いSTIトレンチ1305に依存している。複数のトレンチ1305は、BOX 1301の上部までまたはBOX 1301内に伸びている。これら複数のトレンチ1305がより狭いので、トレンチ1305および1306の側面が同じ勾配を保ったままで、開口上部寸法1305をより小さくできる。ここで、XはYよりも一般に比例して小さい。
より狭いSTIの使用により、SOI層1302内のSTIにより費やされる前記距離を縮小することができる。著しい数のSRAMセルを有するLSIのサイズ以上、SRAMセルによって必要とされる単位面積のサイズ(すなわち、SRAMセルサイズプラスSTIサイズ)を縮小することができ、それによってSRAMセルに必要な合計の面積が削減する。
基板上にBOX層を積み重ねることと比較して、基板のエッチングによりBOX層を形成してもよいことが理解される。この代替例では、エピタキシャルシリコンは堆積されず、バルク領域内のSTI領域は基板内に直接形成される。これはエピタキシャルシリコンを分離して堆積する必要がないことにより、プロセスがより容易となる。