JP2006203198A - Ｓｒａｍアレイ、ｓｒａｍセル、マイクロプロセッサ、方法、ｓｒａｍメモリ（高性能シリコン基板に実現された論理部分と、連結されたボディを有する電界効果トランジスタを含むｓｒａｍアレイ部分とを備えるｓｒａｍメモリおよびマイクロプロセッサ、およびそれらの製造方法） - Google Patents

Ｓｒａｍアレイ、ｓｒａｍセル、マイクロプロセッサ、方法、ｓｒａｍメモリ（高性能シリコン基板に実現された論理部分と、連結されたボディを有する電界効果トランジスタを含むｓｒａｍアレイ部分とを備えるｓｒａｍメモリおよびマイクロプロセッサ、およびそれらの製造方法） Download PDF

Info

Publication number
JP2006203198A
JP2006203198A JP2006007461A JP2006007461A JP2006203198A JP 2006203198 A JP2006203198 A JP 2006203198A JP 2006007461 A JP2006007461 A JP 2006007461A JP 2006007461 A JP2006007461 A JP 2006007461A JP 2006203198 A JP2006203198 A JP 2006203198A
Authority
JP
Japan
Prior art keywords
sram
region
nfet
leakage path
pair
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006007461A
Other languages
English (en)
Other versions
JP2006203198A5 (ja
JP4906353B2 (ja
Inventor
Rajiv V Joshi
ラジウ・ビー・ジョシ
Richard A Wachnik
リチャード・アンドレ・ワクニック
Yue Tan
ユー・タン
Bernstein Kerry
ケリー・バーンスタイン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2006203198A publication Critical patent/JP2006203198A/ja
Publication of JP2006203198A5 publication Critical patent/JP2006203198A5/ja
Application granted granted Critical
Publication of JP4906353B2 publication Critical patent/JP4906353B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】シリコン基板上に形成された論理部分と、ＳＲＡＭアレイ部分を備えるＳＲＡＭメモリ及びマイクロプロセッサの提供。
【解決手段】ＳＲＡＭセルの少なくとも一対の隣り合うＮＦＥＴが浅いソース／ドレイン拡散３３４の下に漏れ経路拡散領域３３８で連結されたボディ領域を有し、漏れ経路拡散領域はソース／ドレイン拡散の底から埋込み酸化物層３２０まで延び、隣り合うＳＲＡＭセルの少なくとも一対のＰＦＥＴは隣り合うソース／ドレイン拡散下の同様な漏れ経路拡散領域で連結されたボディ領域３３６を有する。マイクロプロセッサの論理回路部分は浮遊ボディ領域を有し結晶方位ＳＯＩシリコン領域３３０に形成されたＮＦＥＴと結晶方位バルク・シリコン領域に形成されたＰＦＥＴを有し、ＳＲＡＭメモリ部分は結晶方位ＳＯＩシリコン領域に形成されたＮＦＥＴと結晶方位シリコン領域に形成されたＰＦＥＴを有する。
【選択図】図４

Description

本発明は、一般的に、メモリ回路用の製造方法およびデバイス・アーキテクチャに関し、より詳細には、メモリ回路用の混成シリコン・オン・インシュレータ（ＳＯＩ）およびバルク・アーキテクチャに関する。
コンピュータおよび他の電子デバイスに組み込むためのメモリ部品を組み立てる際に使用されるいくつかの半導体メモリの型がある。その上、いくつかの半導体メモリの型に従って動作するメモリ部品を形成するために利用できる多数の半導体製造プロセスがある。さらに、プロセス技術および製造技術はほとんど絶えることなく進歩し続け、部品の動作速度および安定性の改善および部品サイズと消費電力の減少をもたらしている。したがって、そのような状況で、改善から最大限の恩恵が得られるようなやり方で、生まれてくるプロセス、製造およびデバイスの改善を半導体メモリに適合させることが絶えることのない課題である。
例えば、半導体メモリの型に関して、２つが最も一般的である。すなわち、ダイナミック・ランダム・アクセス・メモリ（以後、「ＤＲＡＭ」）とスタティック・ランダム・アクセス・メモリ（以後、「ＳＲＡＭ」）である。ＤＲＡＭメモリは、基本的に電荷を蓄えるコンデンサであるＤＲＡＭセルで構成される。コンデンサの状態がＤＲＡＭセルのメモリ状態となる。ＤＲＡＭは、他のメモリ技術、例えばＳＲＡＭメモリと比較して比較的高いメモリ密度を有するが、これは犠牲を払って生じている。当業者にはよく知られている様々な理由のために、ＤＲＡＭデバイスのメモリ・セルを構成するコンデンサは、その電荷状態を永久に維持することはできないので、メモリ状態を失わないために、時々リフレッシュしなければならない。
ＤＲＡＭと対照的に、ＳＲＡＭは双安定半導体回路に情報を格納する。ＤＲＡＭメモリ・セルと比較して、ＳＲＡＭメモリ・セルを組み立てるためにより多くのデバイスを作る必要があり、結果として、一般にＤＲＡＭがより優れたメモリ密度を実現するようになる。他方で、ＳＲＡＭは、容量ＤＲＡＭのようにリフレッシュする必要が無い。その上、ＳＲＡＭは、一般に、読出し／書込みサイクル時間がより短い。したがって、ＳＲＡＭは、いわゆる「キャッシュ・メモリ」でマイクロプロセッサに使用されることが多い。
図１は、一対のＮＦＥＴトランジスタ１４２、１４４を通る従来技術ＳＲＡＭの断面を示す。ＮＦＥＴ１４２、１４４は、下のシリコン基板１１０から埋込み酸化物（ｂｕｒｉｅｄ ｏｘｉｄｅ：ＢＯＸ）層１２０で分離された薄いシリコン表面層１３０に形成される。一般に複雑な一連のマスク・ステップで、表面層１３０を貫通して浅いトレンチをエッチングし、その浅いトレンチに酸化物を充填して領域を互いに分離することによって、シリコン・オン・インシュレータ（「ＳＯＩ」）領域がシリコン表面層１３０に形成される。この型の分離は、通常、浅いトレンチ分離（「ＳＴＩ」）と呼ばれている。ＳＯＩ領域に形成された回路を互いに分離し、かつ回路を形成するＦＥＴも互いに分離するために、ＳＴＩが使用される。
シリコン領域の表面にゲート酸化物層を形成した後で、デバイス１４２、１４４の場所にゲート１１６がパターン形成され、形成される。望ましい場合には、ゲートの境界に低濃度ドープ拡散領域１３４を形成した後で、標準的な打ち込みおよび拡散ステップを使用してソース／ドレイン領域１３２が画定される。デバイス・チャネル１３６は、両端のソース／ドレイン拡散１３２、下のＢＯＸ層１２０、上のゲート酸化物、およびチャネルの側面に沿ったＳＴＩ（図示しない）によって、他のチャネルから完全に分離されている。さらに、ボディ領域を形成するのに使用されたのと同じドーパント型であるがより高い濃度の別個の拡散ステップによって、ソース／ドレイン領域１３２とチャネル１３６の間に「ハロー」（ｈａｌｏ）領域１３３が形成されている。
理想的には、薄いシリコン表面層１３０は、一対のソース／ドレイン拡散１３２の間にチャネル１３６を形成するのに必要な程度の薄さである。しかし、実際には、シリコン表面層は、ＦＥＴのチャネル反転層の深さよりも厚いことがある。そのようにして、チャネル反転層が生じたとき、すなわち、ＦＥＴがオンになったとき、反転していない層がチャネル反転層の下に残ることがある。この未反転層は隣り合う領域から抵抗分離された状態にあり、未反転チャネル領域に取り込まれた電荷は、接合リークで漏れ出るかそうでなければ結合除去されるまで、そこに捕獲されたままになる。この捕獲された電荷は、望ましくないデバイス・チャネル・バイアスを引き起こして、個々のデバイスに局在するボディ効果と呼ばれるものをもたらすことがある。
そのように、これらの従来技術ＳＯＩ ＦＥＴ１４２、１４４では、どんなバイアス電圧でもバイアスされていない浮遊チャネル（ボディ領域）１３６が分離されてしまう。したがって、デバイスのチャネル・バイアスは、そのデバイスの電流動作状態およびデバイスの履歴、すなわち容量結合またはバイポーラ注入によって前に取り込まれた残留電荷に依存する。デコーダ、クロック・バッファ、入力または出力ドライバ、およびアレイ出力ドライバのような一般的な個々の論理回路では、浮遊デバイス・チャネルに起因するデバイス特性の変化が、デバイス・モデルで予想され、そしてチップ・タイミングの主な原因となる。
局部ボディ効果は、ＣＭＯＳ ＳＯＩ ＳＲＡＭアレイにとって重大な問題となる。この浮遊ボディ効果（ｆｌｏａｔｉｎｇ ｂｏｄｙ ｅｆｆｅｃｔ）によって、単一セル内で、ボディ電位および閾値電圧がデバイスごとに変化するようになり、使用に依存したバイアスを生じさせる。このばらつき（ｖａｒｉａｔｉｏｎ）、すなわち不整合（ｍｉｓｍａｔｃｈ）にはいくつかの原因があり、ボディ電位は重要な原因である。デバイス間の不整合が著しく大きい場合には、読出しまたは書込み動作中に、さらに遊休状態（ｉｄｌｅ ｓｔａｔｅ）でも、セルが乱される（ｄｉｓｔｕｒｂｅｄ）ようになる。その後、データが失われることがある。
デバイスのボディを結合すると、デバイスのボディ電位および閾値電圧不整合は減少するので、ＳＲＡＭセルの安定性が向上することは知られている。知られているこれを行なう方法は、いわゆるボディ接触ＳＯＩ ＭＯＳＦＥＴトランジスタを使用することである。この方法がＣＭＯＳ ＳＲＡＭセルに適用されたとき、セル面積およびプロセスの複雑さが著しく増加する。面積の増加は、ＳＲＡＭセルで使用されるような小さな寸法を有する各トランジスタについて２〜３倍程度になることがあり、そして合計すると少なくとも２倍の大きなＳＲＡＭセルを形成することになる。他の欠点は、ボディ接触トランジスタ（ｂｏｄｙ−ｃｏｎｔａｃｔｅｄ ｔｒａｎｓｉｓｔｏｒ）のポリシリコン・ゲートおよび拡散に関連した寄生キャパシタンスによって、ＳＲＡＭアレイの性能が劣化することである。
他の分野でも問題が生じている。基本的な基板製造技術が進歩し、今や、基板の一部を異なる結晶方位のシリコンで製造することができる。ずっと前から知られていることであるが、ＰＦＥＴは、（１１０）結晶方位のシリコンで作られたとき、（１１０）結晶方位シリコンで多数キャリア（ホール）の移動度が増加するために、性能が向上する。ＰＦＥＴデバイス自体程度の小さな（１１０）結晶方位シリコン領域を形成することが最近になってやっと可能になったので、デバイス密度を犠牲にすることなく、そうでなければ（１００）結晶方位である基板にそのような領域を組み込むことができる。混成基板技術は、有利ではあるが、他の設計問題、例えば浮遊ボディ効果の克服に関する最適とまではいかない決定によって、そのような技術で実現できる可能性のあるデバイス性能改善が弱められないように、慎重に使用されなければならない。
米国特許出願第１０／７２５，８５０ 米国特許出願第１０／８３０，３４７ 米国特許第５，９０６，９５１号 米国特許第６，６０３，１５６号 Min Yang et al., "On theIntegration of CMOS with Hybrid Crystal Orientations", 2004 IEEE Symposiumon VLSI Technology Digest of Technical Papers, 2004, pp. 160-161
したがって、当業者は、ＳＯＩでデバイスを製造することで得られる向上、例えば改善された読出し／書込み速度およびより小さな電力消費を犠牲にすることなしに、浮遊ボディ効果に関連した問題を克服するＣＭＯＳ ＳＲＡＭセル・アーキテクチャを強く望んでいる。特に、そのような改善されたＣＭＯＳ ＳＲＡＭセル・アーキテクチャによって、安定性が改善され、読出し／書込み動作中にほとんど異常が経験されないだろう。
さらに、当業者は、連結ボディ技術からいっそう多くの利益を得る改善されたＳＲＡＭセル・レイアウトを強く望んでいる。特に、当業者は、連結ボディ（ｌｉｎｋｅｄ ｂｏｄｉｅｓ）を有するデバイスで生じる抵抗を減少させるＳＲＡＭセル・レイアウトを強く望んでいる。
さらに、当業者は、ＳＲＡＭメモリまたはマイクロプロセッサの論理部分およびメモリ部分の性能を改善するために、最先端技術のデバイス構造を思慮深く使用することを強く望んでいる。特に、当業者は、ＳＲＡＭメモリまたはマイクロプロセッサの論理部分の論理動作速度およびＳＲＡＭメモリまたはマイクロプロセッサのメモリ部分の安定性を改善するために、最先端技術のデバイス構造を応用することを強く望んでいる。
本発明の第１の実施形態は、複数のＳＲＡＭセルを備えるＳＲＡＭアレイを含み、前記ＳＲＡＭセルの各々は、ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合（ｃｒｏｓｓ−ｃｏｕｐｌｅｄ）ＣＭＯＳインバータであって各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備えている。ＳＲＡＭセルの少なくとも２つの隣り合うＮＦＥＴはボディ領域間に漏れ経路（ｌｅａｋａｇｅ ｐａｔｈ）を共有し、さらに、その少なくとも２つの隣り合うＮＦＥＴは、ソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされたソース・ドレイン拡散領域の下の漏れ経路拡散領域とを有する。ここで、ソース／ドレイン拡散領域は表面シリコン層の中に部分的（ｆｒａｃｔｉｏｎａｌｌｙ）に延び、かつ漏れ経路拡散領域はソース／ドレイン拡散の底から下にＳＯＩ埋込み酸化物層まで延びている。さらに、漏れ経路拡散領域は、ソース／ドレイン拡散と同じドーパント型をソース／ドレイン拡散よりも比較的低い濃度で逆ドープ（counter doped）され、それによって、ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす。
本発明の第２の実施形態は、ＳＲＡＭアレイの中に一対の隣り合うＳＲＡＭセルを含み、この対は第１のＳＲＡＭセルおよび第２のＳＲＡＭセルを備え、隣り合うＳＲＡＭセルの各々は、ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備えている。さらに、第１のＳＲＡＭセルのＮＦＥＴの少なくとも１つと第２のＳＲＡＭセルのＮＦＥＴの少なくとも１つは、ボディ領域間に漏れ経路を共有し、漏れ経路を共有するそれぞれのＮＦＥＴは互いに隣接し、さらに、その少なくとも２つの隣り合うＮＦＥＴはソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされたソース／ドレイン拡散領域の下の漏れ経路拡散領域とを有する。ここで、ソース／ドレイン拡散領域は表面シリコン層の中に部分的に延び、かつ漏れ経路拡散領域はソース／ドレイン拡散の底から下にＳＯＩ埋込み酸化物層まで延びている。さらに、漏れ経路拡散領域は、ソース／ドレイン拡散と同じドーパント型をソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす。
本発明の第３の代替え実施形態は、ＳＲＡＭアレイの中に一対の隣り合うＳＲＡＭセルを含み、この対は、第１のＳＲＡＭセルおよび第２のＳＲＡＭセルを備える。隣り合うＳＲＡＭセルの各々は、ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、一対のビット線を前記交差結合インバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備えている。さらに、第１のＳＲＡＭセルのＰＦＥＴの少なくとも１つと第２のＳＲＡＭセルのＰＦＥＴの少なくとも１つは、ボディ領域間に漏れ経路を共有し、漏れ経路を共有するそれぞれのＰＦＥＴは互いに隣接し、さらに、その少なくとも２つの隣り合うＰＦＥＴはソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされたソース／ドレイン拡散領域の下の漏れ経路拡散領域とを有している。ここで、ソース／ドレイン拡散領域は表面シリコン層の中に部分的に延び、かつ漏れ経路拡散領域はソース／ドレイン拡散の底から下にＳＯＩ埋込み酸化物層まで延びている。さらに、漏れ経路拡散領域は、ソース／ドレイン拡散と同じドーパント型をソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす。
本発明の第４の代替え実施形態は、ＳＲＡＭアレイの中に一対の隣り合うＳＲＡＭセルを含み、この対は第１のＳＲＡＭセルおよび第２のＳＲＡＭセルを備え、ＳＲＡＭセルの各々は２つの縦の辺および２つの横の辺を有し、隣り合うＳＲＡＭセルは縦の辺を共有している。隣り合うＳＲＡＭセルの各々は、ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって交差結合ＣＭＯＳインバータ各々がＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備えている。さらに、パス・ゲートＮＦＥＴおよびインバータＮＦＥＴの各１つは、ＳＲＡＭセルの横の辺の各々に沿って位置付けされており、それによって、ＳＲＡＭセルの同じ横の辺に位置付けされたパス・ゲートＮＦＥＴおよびインバータＮＦＥＴは、ひとつの対を構成し、かつ隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で連結されたボディ領域を有している。ここで、浅いソース／ドレイン拡散領域は表面シリコン層の中に部分的に延び、かつ漏れ経路拡散領域はソース／ドレイン拡散の底から下にＳＯＩ埋込み酸化物層まで延びている。さらに、漏れ経路拡散領域は、ソース／ドレイン拡散と同じドーパント型をソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、ソース／ドレイン領域よりも低い接合漏れ（ｊｕｎｃｔｉｏｎ ｌｅａｋａｇｅ）に対する障壁をもたらす。
本発明の第５の代替え実施形態は、行と列の形に構成された複数のＳＲＡＭセルを備えるＳＲＡＭアレイを含み、ＳＲＡＭセルの各々は２つの縦の辺および２つの横の辺を有し、ＳＲＡＭセルは、ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、をさらに備えている。そして、ＳＲＡＭセルの少なくとも２つの隣り合うＮＦＥＴはボディ領域間に漏れ経路を共有し、さらに、その少なくとも２つの隣り合うＮＦＥＴは、ソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされたソース／ドレイン拡散領域の下の漏れ経路拡散領域とを有する。ここで、ソース／ドレイン拡散領域は表面シリコン層の中に部分的に延び、かつ漏れ経路拡散領域はソース／ドレイン拡散の底から下にＳＯＩ埋込み酸化物層まで延びている。ここで、漏れ経路拡散領域は、ソース／ドレイン拡散と同じドーパント型をソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらしている。そして、ＳＲＡＭアレイの特定の行に配列されたＳＲＡＭセルの各々は、その行の終端点と一致する各々の１つの縦の辺を有する少なくとも２つのＳＲＡＭセルを除いて、その同じ行に位置付けされた２つの他のＳＲＡＭセルと縦の辺を共有している。さらに、漏れ経路拡散領域で連結されたボディ領域を有するＳＲＡＭアレイの特定の行に配列された各ＳＲＡＭセルの少なくとも２つの隣り合うＮＦＥＴは、その行（ｒｏｗ）の終端点と一致する１つの縦の辺を有する少なくとも２つのＳＲＡＭセルを除いて、隣り合う浅いソース／ドレイン拡散領域の下に位置付けされた漏れ経路拡散領域でそのＳＲＡＭセルと縦の辺を共有する隣り合うＳＲＡＭセルに含まれたＮＦＥＴのボディ領域にさらに連結されたボディ領域を有し、そして、その行の終端点と一致する１つの縦の辺を有するその少なくとも２つのＳＲＡＭセルは、隣り合う浅いソース／ドレイン拡散領域の下に位置付けされた漏れ経路拡散領域でその行の終端点の反対側の縦の辺に接した１つのＳＲＡＭセルに位置付けされたＮＦＥＴのボディ領域に連結されたボディ領域を有する少なくとも一対のＮＦＥＴを有している。そして、それによって、隣り合う浅いソース／ドレイン拡散領域の下に位置付けされた漏れ経路拡散領域で連結されたボディ領域を有するＮＦＥＴの連続したチェーンが、ＳＲＡＭアレイのその特定の行の端から端まで存在している。
本発明の第６の代替え実施形態は、ＣＭＯＳ混成方位（ｈｙｂｒｉｄ ｏｒｉｅｎｔａｔｉｏｎ）基板に製造されたマイクロプロセッサを含み、このマイクロプロセッサは、論理部分およびキャッシュ・メモリ部分を備え、キャッシュ・メモリ部分は少なくとも１つのＣＭＯＳ ＳＲＡＭアレイをさらに備え、論理部分は、一部に、（１１０）結晶方位バルク・シリコン領域に製造されたＰＦＥＴ、および（１００）結晶方位ＳＯＩシリコン領域に製造されたＮＦＥＴを備えている。ここで、論理部分のＮＦＥＴは浮遊ボディ領域を有し、ＣＭＯＳ ＳＲＡＭアレイは、（１１０）結晶方位シリコン領域に製造されたＰＦＥＴおよび（１００）結晶方位ＳＯＩシリコン領域に製造されたＮＦＥＴを一部に備えている複数のＣＭＯＳ ＳＲＡＭセルを備える。ここで、ＣＭＯＳ ＳＲＡＭセルのＮＦＥＴの少なくとも一部は、隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で隣り合うＮＦＥＴのボディ領域に連結されたボディ領域を有する。そのソース／ドレイン拡散領域は表面シリコン層の中に部分的に延び、かつ漏れ経路拡散領域はソース／ドレイン拡散の底から下にＳＯＩ埋込み酸化物層まで延びている。さらに、漏れ経路拡散領域は、ソース／ドレイン拡散と同じドーパント型をソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす。
第７の代替え実施例は、複数のＳＲＡＭセルを備えるＳＲＡＭアレイを形成する方法を含み、ＳＲＡＭセルの各々は、ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータを備えている。各交差結合インバータはＮＦＥＴおよびＰＦＥＴを備え、そして、ＳＲＡＭセルは、一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートをさらに備えている。本方法は、シリコン・ウェーハに埋込み酸化物層を形成するステップであって埋込み酸化物層が表面シリコン層とシリコン基板の間に位置付けされるステップと、表面シリコン層のボディ領域の上に複数のＰＦＥＴゲートおよびＮＦＥＴゲートを形成するステップと、少なくとも一対の隣り合うＮＦＥＴボディ領域の間に漏れ経路拡散領域を形成するステップとを備え、ここで、漏れ経路拡散領域は、他のステップで形成されるべき浅いソース／ドレイン拡散と同じドーパント型を浅いソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらし、漏れ経路拡散領域は埋込み酸化物層まで延びており、さらに、漏れ経路拡散領域の上に浅いソース／ドレイン拡散を形成するステップを備え、その浅いソース／ドレイン拡散は表面シリコン層の中に部分的に延びている。
本発明の第８の代替え実施形態は、高性能シリコン基板に製造された周辺論理と、複数のＳＲＡＭセルで構成されたＳＲＡＭアレイとを備えるＳＲＡＭメモリを含む。このＳＲＡＭセルは、行と列に配列され、さらに、ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって交差結合ＣＭＯＳインバータ各々がＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備えている。ビット線と一致するＳＲＡＭセルの列に沿って配列されたＮＦＥＴのボディ領域は、隣り合う浅いソース／ドレイン拡散領域の下の漏れ経路拡散領域で連結され、それによって、連結されたボディ領域のチェーンを形成している。
第８の代替え実施形態の一変形では、周辺論理の高性能シリコン基板は歪みシリコン領域を備える。
第８の代替え実施形態の他の変形では、周辺論理の高性能シリコン基板は混成方位基板を備え、ＮＦＥＴは（１００）結晶方位（ｃｒｙｓｔａｌ ｏｒｉｅｎｔａｔｉｏｎ）シリコン領域に製造され、ＰＦＥＴは（１１０）結晶方位シリコン領域に製造されている。
本発明の第９の代替え実施形態は、ＣＭＯＳ用のＮＦＥＴおよびＰＦＥＴで構成された周辺論理であって、ＮＦＥＴがバルク・シリコン領域に製造され、かつＰＦＥＴがＳＯＩシリコン領域に製造され、ＰＦＥＴのボディ領域が浮遊である周辺論理と、複数のＳＲＡＭセルで構成されたＳＲＡＭアレイとを備えるＳＲＡＭメモリを含む。このＳＲＡＭセルは、行と列に配列され、さらに、ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって交差結合インバータ各々がＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備えている。ここで、ビット線と一致するＳＲＡＭセルの列に沿ったＮＦＥＴのボディ領域は、隣り合う浅いソース・ドレイン拡散領域の下の漏れ経路拡散領域で連結され、それによって、連結されたボディ領域のチェーンを形成している。
本発明の第１０の代替え実施形態は、ＳＲＡＭアレイ部分および周辺論理部分で構成されたＳＲＡＭメモリを形成する方法を含み、このＳＲＡＭアレイ部分は複数のＳＲＡＭセルで構成され、ＳＲＡＭセルの各々は、ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータをさらに備える。ここで、各交差結合インバータはＮＦＥＴおよびＰＦＥＴを備え、そして、ＳＲＡＭセルは、さらに、一対のビット線を交差結合インバータに結合する一対のＮＦＥＴパス・ゲートを備えている。本方法は、シリコン・ウェーハに高性能シリコン基板部分を形成するステップと、シリコン・ウェーハの高性能シリコン基板部分にＳＲＡＭメモリの周辺論理部分を構成する回路を形成するステップと、表面シリコン層とシリコン基板の間に位置付けされた埋込み酸化物層をシリコン・ウェーハに形成し、表面シリコン層のボディ領域の上に複数のＰＦＥＴゲートおよびＮＦＥＴゲートを形成し、少なくとも一対の隣り合うＮＦＥＴボディ領域の間に漏れ経路拡散領域を形成し、ここで、漏れ経路拡散領域は、他のステップで形成されるべき浅いソース／ドレイン拡散と同じドーパント型を浅いソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらし、漏れ経路拡散領域は埋込み酸化物層まで延びているものであり、そして、表面シリコン層の中に部分的に延びている浅いソース／ドレイン拡散を漏れ経路拡散領域の上に形成することによって、ＳＲＡＭメモリのＳＲＡＭアレイ部分を形成するステップと、を備えている。
第１０の代替え実施形態の一変形では、高性能シリコン基板部分は、（１００）結晶方位シリコン領域および（１１０）結晶方位シリコン領域を有する混成方位基板を備える。
第１０の代替え実施形態の他の変形では、高性能シリコン基板部分は歪みシリコン領域を備える。
したがって、本発明の実施形態は従来技術の制限を克服することが分かる。ＳＯＩＳＲＡＭアレイの浮遊ボディ効果を克服する際の使用に適している知られたデバイス構造には、いくつかの欠点がある。特に、ボディ接触ＳＯＩ ＭＯＳＦＥＴトランジスタの使用を含む１つの知られた方法では、ＳＲＡＭセルの面積および処理の複雑さが相当に増す。本発明によって、ＳＲＡＭセル面積の増加の必要性が相当に減少し、さらに、ＳＲＡＭセル・レイアウトの改善によって、ボディ領域をつなぐのに必要な漏れ経路の抵抗が減少する。
その上、本発明の実施形態は、高性能基板技術をＳＲＡＭメモリの周辺論理部分に応用してそのような部分の動作速度を改善することによって、ＳＲＡＭメモリの全体的な性能を改善し、一方で同時に、連結ボディ技術をＳＲＡＭメモリのメモリ・アレイ部分に応用してアレイの安定性を改善する。このことは、異なる高性能基板技術、例えば歪みシリコン（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ）基板または混成方位基板を用いて達成することができる。歪みシリコン基板は、混成方位基板に比べて製造するのが比較的安価であり、性能の改善が求められる用途で使用することができる。最先端技術の性能が求められる他の用途では、混成方位基板を使用して、ＳＲＡＭメモリの周辺論理部分に可能な最速動作を実現することができる。
さらに、本発明は、最先端技術のデバイス構造を思慮深く応用してマイクロプロセッサの全体的な性能の改善を達成する。特に、本発明は、浮遊ボディ効果を克服する上での進歩と組み合わせて混成方位技術を利用して、マイクロプロセッサ性能の全体的な改善を実現する。特に、ＮＦＥＴは（１００）結晶方位ＳＯＩシリコンにあり、そこでＮＦＥＴが浮遊ボディを有し、そしてＰＦＥＴが（１１０）結晶方位バルク・シリコンにある状態で、ＣＭＯＳでマイクロプロセッサの論理部分を製造して、マイクロプロセッサの論理部分の動作速度を改善する。
最後に、本発明の代替え実施形態についての前述の要約は例示であり、制限するものではない。例えば、当業者は理解することであろうが、１つの代替え実施形態の１つまたは複数の態様またはステップは、他の代替え実施形態の１つまたは複数の態様またはステップと組み合わせて、本発明の範囲内で新しい実施形態をつくることができる。
これらの教示の前述および他の態様は、添付の図面に関連して読むとき、以下の好ましい実施形態の詳細な説明でいっそう明らかになる。
図２は、セルの各列が一対の選択的に非対称なセル供給線によって電力供給される状態の記憶メモリを示す。好ましくは、記憶回路１５０は、ＣＭＯＳで形成されたスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）・セルのアレイ１５２、または部分アレイ、または部分アレイのアレイを含む。通常、公称（ｎｏｍｉｎａｌ）供給電圧は各対の両方の列供給線に一般的に供給されるので、セルの対称性は維持されている。セル・アクセス中に、一方の列供給線にオフセット電圧を加え他方に公称供給を維持することによって、アクセスされたセルを有する各列について、供給電圧の均衡はくずれている。不均衡な供給電圧は、アクセス中に各アクセスされた列のセルを非対称にすることでデータ状態が書き込まれ／読み出されるのに好都合である。
供給非対称スイッチ１５４は、セル供給線対のどちらか一方に互いに排他的に、より高いオフセット電圧を選択的に供給する。ビット復号回路１５６は、ビット・アドレスを復号して、アレイ１５２の中のセルのＮ個の列１５８のうちの１つを選択する。アレイ１５２の中のセルのＮ個の列１５８の各々は、列供給線のＮ個の対のうちの１つに接続されている。ワード復号器１６０は、Ｍ個の局部ワード線１６２のうちの１つを駆動してセルの行を選択する。そのように、この例では、Ｍ×Ｎのアレイは、選択された列１５８と選択された行１６２の一致によってアドレス指定される。読出し中に、感知機能を含むことができるビット選択１６４は、１つの列１５８を選択し、そしてその列１５８の選択されたセルに格納されているデータをバッファし、さらに再駆動する。例えば供給非対称スイッチ１５４またはビット選択１６４と共に位置づけされている能動／受動供給結合部が、公称供給電圧をアレイ１５２に渡し、そして、適切なときに、供給非対称スイッチ１５４が、一対の列供給線のどちらか一方に互いに排他的にオフセット電圧を渡すことができるようにする。適切な供給結合部の例には、アレイ供給と各列供給線の間に接続された抵抗器、ダイオードまたはＦＥＴがある。データ入力／出力（Ｉ／Ｏ）ドライバ１６６は、入力データを受け取り、ビット選択１６４から選択されたデータを例えばチップ外に駆動する。クロック論理１６８は、局部タイミングを与え、グルー・ロジック（glue logic）１６９は、局部制御、例えば読出し／書込み選択、アドレス・ゲート制御およびバッファリング、その他を行なう。本出願では、「ＳＲＡＭアレイ」は、ＳＲＡＭメモリ１５０のアレイ部分１５２を一般的に意味し、「周辺論理」はＳＲＡＭメモリの残りの部分を意味する。さらに、図２に示すＳＲＡＭメモリ１５０は例示であり、本発明の教示は、図２に示すものと異なる設計を有するＣＭＯＳ ＳＲＡＭメモリに応用することができる。
通常、供給非対称スイッチ１５４は開いている。セルの対称性を維持するために、各対の列供給線に整合供給電圧（公称）が供給されている。アクセス中に、供給非対称スイッチ１５４は、アクセスされている各列のセルの一方の側により高いオフセット電圧を切り換える。したがって、より高いオフセット電圧は、各対の列供給線の電圧の均衡をくずし、アクセス中に各不均衡な列１５８のセルを非対称にする。特に、不均衡または非対称が、格納される／読み出されるデータ状態にとって好都合であるように、オフセット電圧は切り換えられる。そのようにして、不均衡は、好ましい実施形態の記憶セルへのデータの書込み、およびその記憶セルからのデータの読出しを容易にする。
図３は、ＳＲＡＭメモリ１５０のアレイ部分１５２を備える一般的なＣＭＯＳスタティックＲＡＭ（ＳＲＡＭ）セル２００の回路図を示す。セル２００は、基本的に、全く同じ対の交差結合ＣＭＯＳインバータ２１０、２２０と、交差結合インバータ２１０、２２０と一対のビット線２５０、２６０の間の一対のパス・トランジスタ２３０、２４０とである。ワード線２７０が、パス・トランジスタ２３０、２４０のゲートにつながっている。各ＣＭＯＳインバータ２１０、２２０は、ただ単に、ＮＦＥＴ２１２、２２２とＰＦＥＴ２１４、２２４とである。各ＰＦＥＴ２１４、２２４のゲートおよびドレインは、対応するＮＦＥＴ２１２、２２２のゲートおよびドレインにそれぞれつながれている。ＰＦＥＴ２１４、２２４のソースは供給電圧（Ｖｈｉ）に接続され、ＮＦＥＴ２１２、２２２のソースは接地に接続されている。各ＦＥＴ２１２、２１４、２２２、２２４、２３０および２４０のチャネル・ボディは、ノード２１２Ｃ、２１４Ｃ、２２２Ｃ、２２４Ｃ、２３０Ｃおよび２４０Ｃでそれぞれ表されている。交差結合インバータ対２１０、２２０の状態が、セル２００に格納されるデータの状態を決定する。
両方のアクセス・トランジスタ２３０、２４０がオンであるようにワード線２７０をハイに保ちながら、ビット線対２５０、２６０の一方をハイに、他方をローに引っ張ることで、各ＳＲＡＭセル２００は書き込まれる。それから、ワード線２７０をローに引っ張ってアクセス・トランジスタ２３０、２４０をオフにして、ビット線の状態を交差結合インバータ２１０、２２０に捕獲する。ビット線２５０、２６０を知られている状態に予め充電し、ワード線２７０をハイに駆動してアクセス・トランジスタ２３０、２４０を通して交差結合インバータ２１０、２２０をビット線対２５０、２６０に結合し、それから、ビット線対２５０、２６０に結果として生じた電圧差を測定することで、ＳＲＡＭセル２００は読み出される。ビット線対２５０、２６０の信号は、時間と共に最終状態に向かって増加し、この最終状態では、ビット線対２５０、２６０のそれぞれは、最終的に、完全に上のレベルおよび完全に下のレベルであることができる。しかし、性能を改善するために、電圧差がその最終値になるかなり前に、その差が感知される。
上で指摘したように、従来技術のバルクＣＭＯＳ技術では、２１４Ｃ、２２４Ｃ、２３０Ｃおよび２４０Ｃは接地につながれ、２１２Ｃおよび２２２Ｃは、それぞれのデバイスをバイアスするＶｈｉにつながれている。しかし、図１の従来技術ＳＯＩプロセスでは、ＳＲＡＭセル２００のＦＥＴ２１２、２１４、２２２、２２４、２３０および２４０の全てが浮遊チャネルを有している。すなわち、２１２Ｃ、２１４Ｃ、２２２Ｃ、２２４Ｃ、２３０Ｃおよび２４０Ｃは、どんなバイアス電圧にも直接に接続されておらず、せいぜい下のシリコン基板１１０に容量的に結合されているだけである。
ボディ電位不整合の問題は、本発明で、浅いソース／ドレイン拡散の下に位置付けされた漏れ経路拡散で隣り合うデバイスのボディを互いに連結することによって解決される。これによって、深いソースおよびドレイン打ち込みがＳＯＩデバイスのシリコン膜の裏側に突き当らなくなる。このことによって、ＳＯＩシリコン膜の裏側近くに漏れ経路拡散領域のある浅いソースおよびドレイン打ち込みが生じて、隣り合うデバイスの２つのボディがその漏れ経路を介して互いに電気的に接続するようになる。本発明に従って行なわれたいくつかの実施形態では、ＰＦＥＴのボディは、浅いソースおよびドレイン打ち込みおよび漏れ経路拡散領域を使用して、隣のセルの隣り合うＰＦＥＴに連結されている。ＮＦＥＴのボディは、ビット線に沿って連結され、さらにビット線の行の２つの側で接地に接続されている。このようにすることによって、プル・ダウンＮＦＥＴとパス・ゲートＮＦＥＴの間、およびＰＦＥＴ間の閾値電圧不整合は減少する。
通常の深いソース・ドレイン打ち込みからＳＲＡＭＦＥＴのソース／ドレイン部分を遮断し、かつ打ち込み種のより小さなエネルギーまたはより小さなドーズ量を受け入れるように漏れ経路拡散領域と一致する別個のリソグラフィ領域をＳＲＡＭアレイに画定して、浅いソース・ドレイン打ち込みは行なわれる。ビット線の１つの行の両側でＮＦＥＴのソース・ドレイン拡散にコンタクトを開けることによって、性能向上のために、Ｎ型デバイスのボディを接地のような固定電位につなぐことができる。性能はボディ連結の効果に依存している。
本発明を動作で実証するために、ボディ連結され接地されたプル・ダウン・デバイスおよびパス・ゲート・デバイスの断面を図４に示す。図４は、一対のＮＦＥＴトランジスタ３４２、３４４を通るＣＭＯＳ ＳＯＩ ＳＲＡＭの断面を示す。ＮＦＥＴ３４２、３４４は、下のシリコン基板３１０から埋込み酸化物（ＢＯＸ）層３２０で分離された薄いシリコン表面層３３０に形成されている。一般に複雑な一連のマスク・ステップで、この表面層３３０を貫通して浅いトレンチをエッチングし、その浅いトレンチに酸化物を充填して領域を互いに分離することによって、シリコン・オン・インシュレータ（「ＳＯＩ」）領域がシリコン表面層３３０に形成される。この型の分離は、通常、浅いトレンチ分離（「ＳＴＩ」）と呼ばれる。ＳＯＩ領域に形成された回路を互いに分離し、かつ回路を形成するＦＥＴも互いに分離するために、ＳＴＩが使用される。
シリコン領域の表面にゲート酸化物層を形成した後で、デバイス３４２、３４４の場所にゲート３１６がパターン形成され、形成される。望ましい場合には、ゲートの境界に低濃度ドープ拡散領域３３４を形成した後で、標準的な打ち込みおよび拡散ステップを使用してソース／ドレイン領域３３２が画定される。様々な実施形態で、ボディ領域と同じ種の別個の拡散ステップによって、ハロー領域３３３を形成することができる。他の実施形態では、ハロー領域は削除することができる。デバイス・チャネル１３６が両端のソース／ドレイン拡散１３２によって他のチャネルから完全に分離されている図１に示すデバイス・アーキテクチャとは対照的に、図４に示すデバイスでは、デバイス・チャネル３３６は、漏れ経路拡散領域３３８によって連結されている。漏れ経路拡散領域は、ソース／ドレイン拡散と同じドーパント型をソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす。
ボディ連結ＳＯＩＳＲＡＭアレイ／セルのレイアウトを図５〜６に示す。図６に示す領域６１４に漏れ経路拡散領域Ｎ＋打ち込みマスク「ＷＮ」を使用して、セル間（図５におけるプル・ダウン（インバータＮＦＥＴ）とパス・ゲートの間のボディ連結）およびセル内（図５におけるパス・ゲートとプル・ダウンの間のボディ連結）でボディを接続することによって、図４に示すような接続されたボディのチェーンがビット線方向に形成される。各チェーンの端で、金属線（図６の６１０）を使用して、各ボディ・チェーンを互いに接続し、さらに、安定性能の向上のために接地またはバイアス電圧につなぐことができる。
図５において、各ＳＲＡＭセル４００は、２つの横の辺４０１および２つの縦の辺４０２を有する。ここで使用される「横」はＳＲＡＭセルの比較的短い辺を意味し、「縦」はＳＲＡＭセルの比較的長い辺を意味する。ＳＲＡＭセルは、プル・アップ・インバータＰＦＥＴ４１４、４２４およびプル・ダウン・インバータＮＦＥＴ４１２、４２２で構成された交差結合インバータを備える。ＳＲＡＭセルは、さらに、交差結合インバータを選択的にビット線に結合する２個のパス・ゲートＮＦＥＴ４３０、４４０を備える。図５に示す実施形態で示されているように、パス・ゲートおよびプル・ダウン・インバータＮＦＥＴの対（（４２１、４３０）および（４２２、４４０））は、ＳＲＡＭセルの横の辺４０１に沿って整列されている。プル・アップ・インバータＰＦＥＴ４１４、４２４は、ＳＲＡＭセルの縦の辺４０２に沿って、対のパス・ゲート・インバータＮＦＥＴとプル・ダウン・インバータＮＦＥＴの中間に位置づけされている。図５に示す実施形態では、パス・ゲートおよびプル・ダウン・インバータＮＦＥＴの対（（４１２、４３０）および（４２２、４４０））は、隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域によって連結されたボディ領域を有する。また、隣り合うセルに位置されたパス・ゲートＮＦＥＴは、例えば領域４３１の漏れ経路拡散領域によって連結されたボディ領域を有する。また、隣り合うＳＲＡＭセル４００のプル・ダウン・インバータＮＦＥＴは、例えば領域４１３の漏れ経路拡散領域で連結されたボディ領域を有する。図４〜６に示す実施形態では、ビット線は、ＳＲＡＭセル４００の上部および下部と一致し、左から右に走っている。特定のビット線に沿ったＮＦＥＴ全ては、図５に示す実施形態で隣り合うＮＦＥＴに連結されたボディ領域を有する。また、隣り合うＳＲＡＭセルのプル・アップ・インバータＰＦＥＴ４１４、４２４は、漏れ経路拡散領域で連結されたボディ領域を有する。
図５に示す実施形態の特有の有利点は、ＳＲＡＭセルを構成するデバイスを配列し直すことに関連してＳＲＡＭセルの横の辺４０１の寸法が減少することに関連している。この減少によって、ＳＲＡＭセルのビット線を横切る連結ボディ領域の経路長が減少し、それによって、経路の抵抗が減少する。この抵抗の減少によって、電荷は連結ボディ領域からより容易に移動することができるようになり、それによって、ＳＲＡＭセルの安定性が改善される。
Ｐ型デバイスのボディは、図６に示す領域６１６に漏れ経路拡散Ｐ＋打ち込みマスク「ＷＰ」を使用して、同様に連結される。１つのＰ型デバイス・ボディは、１つの隣のＰ型デバイス・ボディに連結されるだけである（図５に示すように）。というのは、ＳＲＡＭアレイ全体にわたって連続したＰ型デバイス能動領域がないからである。２個のボディ連結Ｐ型デバイスは、閾値電圧不整合が減少している。
端部のセルの外側の拡散３３９に通常のＰ＋ソース・ドレイン打ち込みを行ない（図４）、Ｐ＋領域にコンタクトを開け、かつＰ＋コンタクトを金属層６１０に配線して（図６）、Ｎ型デバイスの接続されたボディのチェーンを接地につなぐことができる。金属層の２つの側は一緒に配線することができる。
ＳＲＡＭセル安定性は、アクセス外乱余裕方法（Ａｃｃｅｓｓ Ｄｉｓｔｕｒｂ Ｍａｒｇｉｎ ａｐｐｒｏａｃｈ）を使用して調べられる。安定性の閾値不整合依存性を図７に示す。Ｘ軸は右の０から始まり、この０は、一般的な耐性のあるプロセスから読み取られた現在ＳＲＡＭ ＦＥＴの単位シグマ閾値不整合を表す。閾値電圧不整合の改善と共に、予想された不整合減少は０から−４０％になる。両方の６５ｎｍＳＯＩＳＲＡＭセルについて図７に示すように、ＦＥＴ閾値電圧不整合を変えることによって、アクセス外乱余裕が６６％まで改善されることが、ＳＲＡＭ安定性のシミュレーションで明らかになった。
本発明に従ってＣＭＯＳ ＳＲＡＭアレイを製造する方法を図８に示す。この方法に従って作られたＳＲＡＭアレイは、一般に、（１）ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、（２）一対のビット線を交差結合インバータに選択的に結合する一対のＮＦＥＴパス・ゲート・トランジスタとをさらに備える複数のＳＲＡＭセルを備える。７１０の第１のステップで、表面シリコン層とシリコン基板の間に埋込み酸化物層が形成される。次に、ステップ７２０で、表面シリコン層のボディ領域の上に複数のＰＦＥＴゲートおよびＮＦＥＴゲートが形成される。それから、ステップ７３０で、少なくとも一対のボディ領域の間に漏れ経路拡散領域が形成される。ここで、漏れ経路拡散領域は、ステップ７４０で形成される浅いソース・ドレインと同じドーパント型をその浅いソース／ドレイン拡散よりも比較的低い濃度で逆ドープされる。漏れ経路拡散領域は埋込み酸化物層まで延びている。次に、ステップ７４０で、漏れ経路拡散領域の上に浅いソース／ドレイン拡散が形成される。浅いソース／ドレイン拡散は、表面シリコン層の中に部分的（ｆｒａｃｔｉｏｎａｌｌｙ）に延びている。
図８に示す方法の１つの変形では、下のシリコン・ウェーハは（１００）結晶方位のシリコンを備え、基板に（１１０）結晶方位シリコン領域を形成するために追加のステップが行なわれる。そして、ＰＦＥＴは、（１１０）結晶方位シリコンに形成される。混成方位基板を製造する方法は、Min Yang et al., "On the Integration of CMOS with HybridCrystal Orientations", 2004 IEEE Symposium on VLSI Technology Digest ofTechnical Papers, 2004, pp. 160-161および米国特許出願第１０／７２５，８５０および１０／８３０，３４７で述べられている。これによって、これらの文献の全ては、あたかもここで完全に述べられたかのようにその全体を参照して本明細書に組み込む。
図８に示す方法の他の変形では、漏れ経路拡散領域は、ＳＲＡＭセルの隣り合うパス・ゲートＮＦＥＴとインバータＮＦＥＴのボディ領域を連結している。図８に示す方法のさらに他の変形では、ＳＲＡＭセルは６トランジスタ回路を備え、そして、セルを構成する４個のＮＦＥＴのボディ領域は、隣り合う浅いソース／ドレイン拡散の下に位置付けされた漏れ経路拡散領域で連結されている。図８に示す方法のさらに他の変形では、ビット線の行と一致するＮＦＥＴのボディ領域は、隣り合う浅いソース／ドレイン拡散の下に位置付けされた漏れ経路拡散領域で連結されている。
図９は、本発明に従って作られたＳＲＡＭセルの動的安定性の改善を示す。「ＰＯＲ」は、浮遊ボディを有する従来ＣＭＯＳ ＳＯＩ ＳＲＡＭセルの読出し安定性を意味する。「ＨＯＴ」は、混成基板に製造されたＣＭＯＳ ＳＯＩ ＳＲＡＭセルの読出し安定性を意味し、ＮＦＥＴは、ボディ領域が漏れ経路拡散領域で連結された状態で、（１００）結晶方位ＳＯＩシリコン領域に製造されており、そして、ＰＦＥＴは（１１０）結晶方位シリコン領域に製造されている。
図１０は、本発明に従ってＳＲＡＭメモリを作るために行なわれる製造方法の選択を非常に概念的に示す。図２に示すメモリの場合のようなＳＲＡＭメモリ７５０は、周辺論理部分７５２およびＳＲＡＭアレイ部分７６０で構成されている。図１０に示す例では、周辺論理部分のＮＦＥＴ７５４は、浮遊ボディ領域を有してＳＯＩに製造され、そして、ＰＦＥＴ７５６は（１１０）結晶方位バルク領域に製造される。ＳＲＡＭアレイ部分７６０は、連結ボディを有して（１００）結晶方位シリコンＳＯＩ領域に製造されたＮＦＥＴ７６２、および（１１０）結晶方位バルク・シリコン領域に製造されたＰＦＥＴ７６４を有する。
図１１は、マイクロプロセッサの構造を単純化して示す。一般的に、マイクロプロセッサ８００は、論理部分８１０およびキャッシュ・メモリ部分８２０を備える。キャッシュ・メモリ部分は、一般に、少なくとも１つのＣＭＯＳＳＯＩＳＲＡＭアレイを備える。本発明の一態様では、マイクロプロセッサ８００の論理部分８１０は、浮遊ボディ領域を有して（１００）結晶方位ＳＯＩシリコン領域に製造されたＮＦＥＴ、および（１００）結晶方位バルク・シリコン領域に製造されたＰＦＥＴを有する。キャッシュ・メモリ部分８２０は、少なくとも１つのＣＭＯＳ ＳＲＡＭアレイを備え、ここで、ＮＦＥＴは、ボディ領域が浅いソース／ドレイン拡散の下の漏れ経路拡散領域で連結された状態で、（１００）結晶方位ＳＯＩシリコン領域に製造され、そして、ＰＦＥＴは（１１０）結晶方位シリコン領域に製造されている。
本発明の他の実施形態では、ＳＲＡＭメモリのメモリ・アレイ部分に応用される連結ボディ技術と組み合わせて、ＳＲＡＭメモリの周辺論理部分に高性能基板技術を応用して、ＳＲＡＭメモリの全体的な性能の改善が達成される。例えば、図２を参照して、本発明の一実施形態では、ＳＲＡＭメモリの非アレイ部分に歪みシリコン基板技術を応用することができる。米国特許第５，９０６，９５１および６，６０３，１５６号には、歪みシリコン基板を製造する方法が記載されている。これによって、これらの特許は、あたかもここで完全に再び述べられたかのようにその全体を参照して本明細書に組み込む。歪みシリコン基板は、ＳＲＡＭメモリの周辺論理部分を構成するＮＦＥＴおよびＰＦＥＴの動作速度を改善する。他の実施形態では、ＳＲＡＭアレイの周辺論理部分に混成方位技術を応用することができる。混成方位の実施形態では、ＮＦＥＴは（１００）結晶方位シリコン領域に製造され、ＰＦＥＴは（１１０）結晶方位シリコン領域に製造される。他の混成方位の実施形態では、ＮＦＥＴは（１００）結晶方位ＳＯＩ領域に製造され、ＰＦＥＴは（１１０）結晶方位バルク領域に製造される。動作速度が求められるさらに他の変形では、（１００）結晶方位ＳＯＩ領域に製造されたＮＦＥＴは、浮遊ボディ領域を有する。他のデバイスの特性が求められる用途では、周辺ＮＦＥＴはバルク領域に製造し、ＰＦＥＴはＳＯＩ領域に製造することができる。この場合、ＰＦＥＴのボディ領域は浮遊である。
高性能シリコン基板に実現された周辺論理部分を有するＳＲＡＭメモリを製造する例示の方法を図１２に示す。図１２の方法でつくられるＳＲＡＭメモリは、ＳＲＡＭアレイ部分および周辺論理部分を備える。ＳＲＡＭアレイ部分は複数のＳＲＡＭセルを備え、ここで、各ＳＲＡＭセルは、さらに、ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータを備えている。交差結合インバータ各々はＮＦＥＴおよびＰＦＥＴを備え、そして各ＳＲＡＭセルは、交差結合インバータをビット線に結合させる一対のＮＦＥＴパス・ゲートを有する。この方法では、ステップ９１０で、高性能シリコン基板部分がシリコン基板に形成される。それから、ステップ９１２で、ＳＲＡＭメモリの周辺論理部分を構成する回路が、シリコン・ウェーハの高性能シリコン基板部分に形成される。次に、ステップ９１４で、ＳＲＡＭメモリのＳＲＡＭアレイ部分が形成される。この方法は、ステップ９１６でシリコン・ウェーハに埋込み酸化物層、すなわち表面シリコン層とシリコン基板の間に位置付けされた埋込み酸化物層を形成することを含む。それから、ステップ９１８で、複数のＰＦＥＴゲートおよびＮＦＥＴゲートが表面シリコン層のボディ領域の上に形成される。次に、ステップ９２０で、漏れ経路拡散領域が少なくとも一対の隣り合うＮＦＥＴボディ領域の間に形成される。ここで、漏れ経路拡散領域は、他のステップで形成されるべき浅いソース／ドレイン拡散と同じドーパント型を浅いソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、ボディ間の漏れに対してソース／ドレイン領域よりも低い障壁をもたらす。漏れ経路拡散領域は埋込み酸化物層まで延びている。それから、ステップ９２２で、浅いソース／ドレイン拡散が漏れ経路拡散領域の上に形成され、浅いソース／ドレイン拡散は表面シリコン層の中に部分的に延びている。
当業者は理解することであろうが、図１２および本明細書で説明した他の方法のステップの順序は例示であり、その特定のステップは新たに順序づけすることができる。図１２の方法のそのような新たな順序はどれも、本明細書で説明するような出願者の発明の範囲内である。さらに、本明細書で説明した１つの方法のステップは、本明細書で説明した他の方法のステップと組み合わせることができる。そのような変形全ては本発明の範囲内である。
図１２の方法の１つの変形で、高性能シリコン基板部分は、（１００）結晶方位シリコン領域および（１１０）結晶方位シリコン領域を有する混成方位基板を備える。
本発明の他の変形では、高性能シリコン基板部分は、歪みシリコン領域を備える。
したがって、理解されることであるが、上述の説明は、例示および制限しない例示として、漏れ経路拡散領域で連結されたＦＥＴのボディ領域を有するＣＭＯＳＳＯＩＳＲＡＭアレイを作るための発明者が現在考える最善の方法および装置について、完全で有益な説明を与えた。当業者は理解することであろうが、本明細書で説明した様々な実施形態は、個々に、または本明細書で説明した１つまたは複数の他の実施形態と組み合わせて、または本明細書で説明したものと異なるＳＯＩＣＭＯＳ ＳＲＡＭアーキテクチャと組み合わせて、実施することができる。さらに、当業者は理解することであろうが、本発明は、説明した実施形態以外で実施することができ、これらの説明した実施形態は、制限する目的でなく説明の目的のために示され、したがって、本発明は次の特許請求の範囲によってのみ制限される。
従来技術ＳＯＩＳＲＡＭセルのプル・ダウン・デバイスおよびパス・ゲート・デバイスの断面を示す図である。 複数のＳＲＡＭセルで構成されたＭ×ＮＳＲＡＭメモリを示す図であり、各ＳＲＡＭセルが一対の独立に結合されたセル供給線で電力供給されている。 一般的なＣＭＯＳスタティックＲＡＭ（「ＳＲＡＭ」）セルを示す回路図である。 本発明に従って作られたＳＯＩ ＣＭＯＳ ＳＲＡＭセルのＮＦＥＴプル・ダウン・デバイスおよびパス・ゲートＮＦＥＴデバイスの断面を示す図である。 本発明に従って作られたいくつかのＳＯＩ ＣＭＯＳ ＳＲＡＭセルの間のレイアウトおよび相互関係を示す図である。 本発明に従って作られたＳＯＩ ＣＭＯＳ ＳＲＡＭアレイのより大きな部分を示す図である。 ＦＥＴ閾値電圧不整合が減少するときに、ＳＲＡＭセル・アクセス外乱余裕が増加することを示すシミュレーション結果の図である。 浅いソース／ドレイン拡散の下に位置付けされた漏れ経路の拡散領域を有するＳＯＩ ＣＭＯＳＳＲＡＭアレイを製造する方法を示す図である。 従来技術ＳＯＩ ＣＭＯＳ ＳＲＡＭセルと比較して、混成方位基板に製造されたＳＲＡＭセルの動的安定性を示す図である。 本発明に従ってＳＲＡＭメモリを作るために行なわれる製造方法の選択を概念的に示す図である。 本発明の方法に従って作られたマイクロプロセッサのアーキテクチャを非常に模式的な形で示す図である。 高性能シリコン基板に製造された周辺論理部分を有するＳＯＩ ＣＭＯＳ ＳＲＡＭメモリを製造する方法を示す図である。
符号の説明
１１０、３１０ シリコン基板
１２０、３２０ 埋込み酸化物層
１３０、３３０ 表面シリコン層
１３２、３３２ ソース／ドレイン拡散領域
１３６ 浮遊チャネル（ボディ領域）
１４２、１４４、２１２、２２２、３４２、３４４ ＮＦＥＴ
１５２ ＳＲＡＭアレイ
１５８ ＳＲＡＭセルの列
１６２ ワード線
２１０、２２０ 交差結合ＣＭＯＳインバータ
２１４、２２４ ＰＦＥＴ
２３０、２４０ パス・トランジスタ（パス・ゲート）
２５０、２６０ ビット線対
３３８ 漏れ経路拡散領域
４００ ＳＲＡＭセル
４０１ ＳＲＡＭセルの横の辺
４０２ ＳＲＡＭセルの縦の辺
４１２、４２２ プル・ダウン・インバータＮＦＥＴ
４１４、４２４ プル・アップ・インバータＰＦＥＴ
４３０、４４０ ＮＦＥＴパス・ゲート
８００ マイクロプロセッサ
８１０ 論理部分
８２０ キャッシュ・メモリ部分

Claims (41)

  1. 複数のＳＲＡＭセルを備えるＳＲＡＭアレイであって、
    前記ＳＲＡＭセルの各々が、ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
    一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
    前記ＳＲＡＭセルの少なくとも２つの隣り合うＮＦＥＴがボディ領域間に漏れ経路を共有し、さらに、少なくとも２つの隣り合うＮＦＥＴが、ソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされた前記ソース・ドレイン拡散領域の下の漏れ経路拡散領域とを有し、ここで、前記ソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、ＳＲＡＭアレイ。
  2. 前記ソース／ドレイン拡散領域の下の前記漏れ経路拡散領域が、前記ソース／ドレイン拡散領域と異なる種を逆ドープされている、請求項１に記載のＳＲＡＭアレイ。
  3. 各ＳＲＡＭセルが６トランジスタＣＭＯＳ ＳＲＡＭセルであり、前記６トランジスタＣＭＯＳ ＳＲＡＭセルの４個のＮＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で互いに全て連結されている、請求項１に記載のＳＲＡＭアレイ。
  4. 前記漏れ経路拡散領域を共有する前記ＮＦＥＴの１つが前記パス・ゲートＮＦＥＴの１つであり、かつ前記漏れ経路拡散領域を共有する他のＮＦＥＴが前記インバータＮＦＥＴの１つである、請求項１に記載のＳＲＡＭアレイ。
  5. 前記ＮＦＥＴが（１００）結晶方位シリコン領域に製造されている、請求項１に記載のＳＲＡＭアレイ。
  6. 前記ＰＦＥＴが（１１０）結晶方位シリコン領域に製造されている、請求項１に記載のＳＲＡＭアレイ。
  7. ＳＲＡＭアレイの中の一対の隣り合うＳＲＡＭセルであって、
    前記対が第１のＳＲＡＭセルおよび第２のＳＲＡＭセルを備え、前記隣り合うＳＲＡＭセルの各々が、
    ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
    一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
    前記第１のＳＲＡＭセルの前記ＮＦＥＴの少なくとも１つと前記第２のＳＲＡＭセルの前記ＮＦＥＴの少なくとも１つとが、ボディ領域間に漏れ経路を共有し、前記漏れ経路を共有する前記それぞれのＮＦＥＴが互いに隣接し、さらに、前記少なくとも２つの隣り合うＮＦＥＴがソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされた前記ソース／ドレイン拡散領域の下の漏れ経路拡散領域とを有し、ここで、前記ソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、一対の隣り合うＳＲＡＭセル。
  8. 前記漏れ経路拡散領域を共有する前記第１および第２のＳＲＡＭセルの前記ＮＦＥＴのボディ領域が、前記漏れ経路拡散領域を通して外部バイアス電圧に結合されている、請求項７に記載の一対の隣り合うＳＲＡＭセル。
  9. 前記漏れ経路拡散領域を共有する前記第１および第２のＳＲＡＭセルの前記ＮＦＥＴのボディ領域が、前記漏れ経路拡散領域を通して接地に結合されている、請求項７に記載の一対の隣り合うＳＲＡＭセル。
  10. 前記漏れ経路拡散領域を共有する前記第１および第２の隣り合うＳＲＡＭセルの前記ＮＦＥＴの各々のボディ領域が、隣り合う浅いソース／ドレイン拡散の下に形成された前記漏れ経路拡散領域で、それぞれのＳＲＡＭセルの他の隣り合うＮＦＥＴのボディ領域に連結されている、請求項７に記載の一対の隣り合うＳＲＡＭセル。
  11. ボディ領域間に前記漏れ経路拡散領域を共有する前記第１および第２のＳＲＡＭセルの前記ＮＦＥＴの各々がパス・ゲートＮＦＥＴであり、そして、前記漏れ経路拡散領域によって前記パス・ゲートＮＦＥＴのボディ領域に連結されたボディ領域を有する前記それぞれのＳＲＡＭセルのＮＦＥＴがインバータＮＦＥＴである、請求項１０に記載の一対の隣り合うＳＲＡＭセル。
  12. ボディ領域間に前記漏れ経路拡散領域を共有する前記第１および第２のＳＲＡＭセルの前記ＮＦＥＴの各々がインバータＮＦＥＴであり、そして、前記漏れ経路拡散領域によって前記インバータＮＦＥＴのボディ領域に連結されたボディ領域を有する前記それぞれのＳＲＡＭセルのＮＦＥＴがパス・ゲートＮＦＥＴである、請求項１０に記載の一対の隣り合うＳＲＡＭセル。
  13. 各ＳＲＡＭセルが６トランジスタＳＲＡＭセルであり、前記６トランジスタＣＭＯＳ ＳＲＡＭセルの各々の４個のＮＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散の下に形成された前記漏れ経路拡散領域で互いに全て連結されている、請求項７に記載の一対の隣り合うＳＲＡＭセル。
  14. ＳＲＡＭアレイの中の一対の隣り合うＳＲＡＭセルであって、
    前記対が第１のＳＲＡＭセルおよび第２のＳＲＡＭセルを備え、前記隣り合うＳＲＡＭセルの各々が、
    ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
    一対のビット線を前記交差結合インバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
    前記第１のＳＲＡＭセルの前記ＰＦＥＴの少なくとも１つと前記第２のＳＲＡＭセルの前記ＰＦＥＴの少なくとも１つとが、ボディ領域間に漏れ経路を共有し、前記漏れ経路を共有する前記それぞれのＰＦＥＴが互いに隣接し、さらに、前記少なくとも２つの隣り合うＰＦＥＴがソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされた前記ソース・ドレイン拡散領域の下の漏れ経路拡散領域とを有し、ここで、前記ソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、一対の隣り合うＳＲＡＭセル。
  15. ＳＲＡＭアレイの中の一対の隣り合うＳＲＡＭセルであって、前記対が第１のＳＲＡＭセルおよび第２のＳＲＡＭセルを備え、前記ＳＲＡＭセルの各々が２つの縦の辺および２つの横の辺を有し、前記隣り合うＳＲＡＭセルが縦の辺を共有し、前記隣り合うＳＲＡＭセルの各々が、
    ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、交差結合ＣＭＯＳインバータ各々がＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
    一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
    前記パス・ゲートＮＦＥＴおよびインバータＮＦＥＴの各１つが前記ＳＲＡＭセルの横の辺の各々に沿って位置付けされており、それによって、前記ＳＲＡＭセルの同じ横の辺に接して位置付けされた前記パス・ゲートＮＦＥＴおよびインバータＮＦＥＴが、ひとつの対を構成し、かつ隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で連結されたボディ領域を有し、ここで、前記浅いソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、一対の隣り合うＳＲＡＭセル。
  16. 前記第１のＳＲＡＭセルの横の辺の各々に沿って配列された前記対のパス・ゲートＮＦＥＴおよびインバータＮＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で、前記隣り合う第２のＳＲＡＭセルの前記対のパス・ゲートＮＦＥＴおよびインバータＮＦＥＴのボディ領域に連結されている、請求項１５に記載の一対の隣り合うＳＲＡＭセル。
  17. 前記ＳＲＡＭセルの各々において、前記インバータＰＦＥＴの１つが、前記ＳＲＡＭセルの各々の横の辺に沿って位置付けされた前記対のパス・ゲートＮＦＥＴとインバータＮＦＥＴの中間に、前記ＳＲＡＭセルの縦の辺の各々に沿って位置付けされている、請求項１５に記載の一対の隣り合うＳＲＡＭセル。
  18. 前記隣り合う第１および第２のＳＲＡＭセルの共有される縦の辺に沿って位置付けされた前記ＰＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で連結されている、請求項１７に記載の一対の隣り合うＳＲＡＭセル。
  19. 前記第１のＳＲＡＭセルの第１の横の辺に接し、かつ前記第１のＳＲＡＭセルの前記共有される縦の辺に沿って、前記第１のＳＲＡＭセルの前記ＮＦＥＴパス・ゲートの１つのボディ領域が、隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で、前記第２のＳＲＡＭセルの前記ＮＦＥＴパス・ゲートの１つのボディ領域に連結されている、請求項１６に記載の一対の隣り合うＳＲＡＭセル。
  20. 前記第１のＳＲＡＭセルの第１の横の辺に接し、かつ前記第１のＳＲＡＭセルの前記共有される縦の辺に沿って、前記第１のＳＲＡＭセルの前記インバータＮＦＥＴの１つのボディ領域が、隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で、前記第２のＳＲＡＭセルの前記インバータＮＦＥＴの１つのボディ領域に連結されている、請求項１６に記載の一対の隣り合うＳＲＡＭセル。
  21. 漏れ経路拡散領域を共有する前記第１および第２のＳＲＡＭセルの前記ＮＦＥＴのボディ領域が、前記漏れ経路拡散領域を通して外部バイアス電圧に結合されている、請求項１６に記載の一対の隣り合うＳＲＡＭセル。
  22. 漏れ経路拡散領域を共有する前記第１および第２のＳＲＡＭセルの前記ＮＦＥＴのボディ領域が、前記漏れ経路拡散領域を通して接地に結合されている、請求項１６に記載の一対の隣り合うＳＲＡＭセル。
  23. 行と列の形に構成された複数のＳＲＡＭセルを備えるＳＲＡＭアレイであって、前記ＳＲＡＭセルの各々が２つの縦の辺および２つの横の辺を有し、前記ＳＲＡＭセルが、
    ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
    一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、をさらに備え、そして、
    前記ＳＲＡＭセルの少なくとも２つの隣り合うＮＦＥＴがボディ領域間に漏れ経路を共有し、さらに、前記少なくとも２つの隣り合うＮＦＥＴがソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされた前記ソース／ドレイン拡散領域の下の漏れ経路拡散領域とを有し、ここで、前記ソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらし、そして、
    前記ＳＲＡＭアレイの特定の行に配列された前記ＳＲＡＭセルの各々が、前記行の終端点と一致する各々の１つの縦の辺を有する少なくとも２つの前記ＳＲＡＭセルを除いて、同じ行に位置付けされた２つの他のＳＲＡＭセルと縦の辺を共有し、さらに、前記漏れ経路拡散領域で連結されたボディ領域を有する前記ＳＲＡＭアレイの前記特定の行に配列された各ＳＲＡＭセルの前記少なくとも２つの隣り合うＮＦＥＴが、前記行の終端点と一致する１つの縦の辺を有する前記少なくとも２つの前記ＳＲＡＭセルを除いて、隣り合う浅いソース／ドレイン拡散領域の下に位置付けされた漏れ経路拡散領域で前記ＳＲＡＭセルと縦の辺を共有する隣り合うＳＲＡＭセルに含まれたＮＦＥＴのボディ領域にさらに連結されたボディ領域を有し、そして、その前記行の終端点と一致する１つの縦の辺を有する前記少なくとも２つの前記ＳＲＡＭセルが、隣り合う浅いソース／ドレイン拡散領域の下に位置付けされた漏れ経路拡散領域で、前記行の前記終端点の反対側の縦の辺に接した１つのＳＲＡＭセルに位置付けされたＮＦＥＴのボディ領域に連結されたボディ領域を有する少なくとも一対のＮＦＥＴを有し、それによって、
    隣り合う浅いソース／ドレイン拡散領域の下に位置付けされた漏れ経路拡散領域で連結されたボディ領域を有するＮＦＥＴの連続したチェーンが、前記ＳＲＡＭアレイの前記特定の行の端から端まで存在している、ＳＲＡＭアレイ。
  24. 前記ＳＲＡＭアレイの前記特定の行に沿って配列された各ＳＲＡＭセルの少なくとも１つのＰＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散領域の下に位置付けされた漏れ経路拡散領域で、縦の辺を共有する隣り合うＳＲＡＭセルに位置付けされたＰＦＥＴのボディ領域に連結されている、請求項２３に記載のＳＲＡＭアレイ。
  25. 前記特定の行の終端点の１つと一致する縦の辺を有する前記ＳＲＡＭセルの少なくとも１つの漏れ経路拡散領域を（ボディ領域間に）共有する前記少なくとも２つのＮＦＥＴが、前記特定の行の終端点の１つと一致する横の辺でバイアス電圧に結合されたボディ領域を有している、請求項２３に記載のＳＲＡＭアレイ。
  26. 前記特定の行の終端点の１つと一致する縦の辺を有する前記ＳＲＡＭセルの少なくとも１つの漏れ経路拡散領域を（ボディ領域間に）共有する前記少なくとも２つのＮＦＥＴが、前記特定の行の終端点の１つと一致する横の辺で接地に結合されたボディ領域を有している、請求項２３に記載のＳＲＡＭアレイ。
  27. ＣＭＯＳ混成方位基板に製造されたマイクロプロセッサであって、
    前記マイクロプロセッサが論理部分およびキャッシュ・メモリ部分を備え、前記キャッシュ・メモリ部分が少なくとも１つのＣＭＯＳ ＳＲＡＭアレイをさらに備え、そして、
    前記論理部分が、（１１０）結晶方位バルク・シリコン領域に製造されたＰＦＥＴおよび（１００）結晶方位ＳＯＩシリコン領域に製造されたＮＦＥＴを一部に備え、ここで、前記論理部分の前記ＮＦＥＴが浮遊ボディ領域を有し、さらに、
    前記ＣＭＯＳ ＳＲＡＭアレイが、（１１０）結晶方位シリコン領域に製造されたＰＦＥＴおよび（１００）結晶方位ＳＯＩシリコン領域に製造されたＮＦＥＴを一部に備えている複数のＣＭＯＳ ＳＲＡＭセル備え、ここで、前記ＣＭＯＳ ＳＲＡＭセルの前記ＮＦＥＴの少なくとも一部が、隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で隣り合うＮＦＥＴのボディ領域に連結されたボディ領域を有し、前記ソース／ドレイン拡散領域は表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下にＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、マイクロプロセッサ。
  28. 複数のＳＲＡＭセルを備えるＳＲＡＭアレイを形成する方法であって、前記ＳＲＡＭセルの各々がＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータを備え、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備え、そして、前記ＳＲＡＭセルが、一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートをさらに備えており、
    シリコン・ウェーハに埋込み酸化物層を形成するステップであって、前記埋込み酸化物層が表面シリコン層とシリコン基板の間に位置付けされるステップと、
    前記表面シリコン層のボディ領域の上に複数のＰＦＥＴゲートおよびＮＦＥＴゲートを形成するステップと、
    少なくとも一対の隣り合うＮＦＥＴボディ領域の間に漏れ経路拡散領域を形成するステップと、を備え、前記漏れ経路拡散領域が、他のステップで形成されるべき浅いソース／ドレイン拡散と同じドーパント型を前記浅いソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらし、前記漏れ経路拡散領域が前記埋込み酸化物層まで延びており、さらに、
    前記漏れ経路拡散領域の上に前記浅いソース／ドレイン拡散を形成するステップとを備え、
    前記浅いソース／ドレイン拡散が前記表面シリコン層の中に部分的に延びている方法。
  29. 高性能シリコン基板に製造された周辺論理と、
    複数のＳＲＡＭセルで構成されたＳＲＡＭアレイと、を備えるＳＲＡＭメモリであって、
    前記ＳＲＡＭセルが、行と列に配列され、さらに、
    ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、交差結合ＣＭＯＳインバータ各々がＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
    一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
    ビット線と一致するＳＲＡＭセルの列に沿って配列されたＮＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散領域の下の漏れ経路拡散領域で連結され、それによって、連結されたボディ領域のチェーンを形成しているＳＲＡＭメモリ。
  30. 前記周辺論理の前記高性能シリコン基板が歪みシリコン領域を備えている、請求項２９に記載のＳＲＡＭメモリ。
  31. 前記周辺論理の前記高性能シリコン基板が混成方位基板を備え、前記ＮＦＥＴが（１００）結晶方位シリコン領域に製造され、前記ＰＦＥＴが（１１０）結晶方位シリコン領域に製造される、請求項２９に記載のＳＲＡＭメモリ。
  32. ビット線と一致するＳＲＡＭセルの列が第１のＳＲＡＭセルで始まり、最後のＳＲＡＭセルで終り、前記第１のＳＲＡＭセルと前記最後のＳＲＡＭセルの間に配列された中間のＳＲＡＭセルがあり、ＮＦＥＴの連結されたボディ領域の前記チェーンが、前記列に沿って前記第１のＳＲＡＭセルおよび前記最後のＳＲＡＭセルで選択的なバイアス電圧に結合されている、請求項２９記載のＳＲＡＭメモリ。
  33. 前記選択的なバイアス電圧が接地である、請求項３２に記載のＳＲＡＭメモリ。
  34. 前記第１のＳＲＡＭセルで始まり、前記最後のＳＲＡＭセルで終わり、かつ前記ビット線と一致する前記列が、１６個のＳＲＡＭセルを備えている、請求項３２に記載のＳＲＡＭメモリ。
  35. 前記ビット線と一致する各ＳＲＡＭセルの辺は、前記ビット線の行に直交して走る各ＳＲＡＭセルの辺に比べて比較的短く、それによって、前記ビット線の行と一致する前記ＳＲＡＭセルの辺の前記減少した寸法が、前記ビット線の行に沿って前記ＮＦＥＴのボディ領域をつなぐ漏れ経路領域で形成される経路の抵抗を減少させるのに役立つ、請求項３２に記載のＳＲＡＭメモリ。
  36. ＣＭＯＳ用のＮＦＥＴおよびＰＦＥＴで構成された前記ＮＦＥＴがバルク・シリコン領域に製造され、前記ＰＦＥＴがＳＯＩシリコン領域に製造され、前記ＰＦＥＴのボディ領域が浮遊である周辺論理と、
    複数のＳＲＡＭセルで構成されたＳＲＡＭアレイと、を備えるＳＲＡＭメモリであって、
    前記ＳＲＡＭセルが、行と列に配列され、さらに、
    ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、交差結合ＣＭＯＳインバータ各々がＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
    一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
    ビット線と一致するＳＲＡＭセルの列に沿ったＮＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散の下の漏れ経路拡散領域で連結され、それによって、連結されたボディ領域のチェーンを形成しているＳＲＡＭメモリ。
  37. 隣り合うＳＲＡＭセルの少なくとも２つのＰＦＥＴが、隣り合う浅いソース／ドレイン拡散領域の下の前記漏れ経路拡散領域で連結されている、請求項３６に記載のＳＲＡＭメモリ。
  38. ビット線と一致するＳＲＡＭセルの列が第１のＳＲＡＭセルで始まり、最後のＳＲＡＭセルで終り、前記第１のＳＲＡＭセルと最後のＳＲＡＭセルの間に配列された中間のＳＲＡＭセルがあり、ＮＦＥＴの連結されたボディ領域の前記チェーンが、前記列に沿って前記第１のＳＲＡＭセルおよび前記最後のＳＲＡＭセルで選択的なバイアス電圧に結合されている、請求項３６に記載のＳＲＡＭメモリ。
  39. ＳＲＡＭアレイ部分および周辺論理部分で構成されたＳＲＡＭメモリを形成する方法であって、前記ＳＲＡＭアレイ部分が複数のＳＲＡＭセルで構成され、前記ＳＲＡＭセルの各々がＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータをさらに備え、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備え、そして、前記ＳＲＡＭセルが、一対のビット線を前記交差結合ＣＭＯＳインバータに結合する一対のＮＦＥＴパス・ゲートをさらに備えており、
    シリコン・ウェーハに高性能シリコン基板部分を形成するステップと、
    前記シリコン・ウェーハの前記高性能シリコン基板部分に前記ＳＲＡＭメモリの前記周辺論理部分を構成する回路を形成するステップと、
    表面シリコン層とシリコン基板の間に位置付けされた埋込み酸化物層を前記シリコン・ウェーハに形成し、
    前記表面シリコン層のボディ領域の上に複数のＰＦＥＴゲートおよびＮＦＥＴゲートを形成し、
    少なくとも一対の隣り合うＮＦＥＴボディ領域の間に漏れ経路拡散領域を形成し、ここで、前記漏れ経路拡散領域は、他のステップで形成されるべき浅いソース／ドレイン拡散と同じドーパント型を前記浅いソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらし、前記漏れ経路拡散領域は前記埋込み酸化物層まで延びているものであり、そして
    前記表面シリコン層の中に部分的に延びている前記浅いソース／ドレイン拡散を前記漏れ経路拡散領域の上に形成することによって、前記ＳＲＡＭメモリの前記ＳＲＡＭアレイ部分を形成するステップと、を備える方法。
  40. 前記高性能シリコン基板部分が、（１００）結晶方位シリコン領域および（１１０）結晶方位シリコン領域を有する混成方位基板を備える、請求項３９に記載の方法。
  41. 前記高性能シリコン基板部分が歪みシリコン領域を備える、請求項３９に記載の方法。
JP2006007461A 2005-01-19 2006-01-16 Ｓｒａｍアレイ、ｓｒａｍセル、マイクロプロセッサ、ｓｒａｍメモリ、及びその形成する方法 Expired - Fee Related JP4906353B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/038593 2005-01-19
US11/038,593 US7217978B2 (en) 2005-01-19 2005-01-19 SRAM memories and microprocessors having logic portions implemented in high-performance silicon substrates and SRAM array portions having field effect transistors with linked bodies and method for making same

Publications (3)

Publication Number Publication Date
JP2006203198A true JP2006203198A (ja) 2006-08-03
JP2006203198A5 JP2006203198A5 (ja) 2008-11-13
JP4906353B2 JP4906353B2 (ja) 2012-03-28

Family

ID=36683010

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006007461A Expired - Fee Related JP4906353B2 (ja) 2005-01-19 2006-01-16 Ｓｒａｍアレイ、ｓｒａｍセル、マイクロプロセッサ、ｓｒａｍメモリ、及びその形成する方法

Country Status (4)

Country Link
US (1) US7217978B2 (ja)
JP (1) JP4906353B2 (ja)
CN (1) CN1838416B (ja)
TW (1) TWI362745B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010004016A (ja) * 2008-03-17 2010-01-07 Toshiba Corp Ｓｒａｍデバイスにおけるｈｏｔプロセスｓｔｉおよび製造方法
KR101934736B1 (ko) * 2012-08-31 2019-01-03 삼성전자 주식회사 반도체 장치

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7250656B2 (en) * 2005-08-19 2007-07-31 International Business Machines Corporation Hybrid-orientation technology buried n-well design
US7605447B2 (en) * 2005-09-22 2009-10-20 International Business Machines Corporation Highly manufacturable SRAM cells in substrates with hybrid crystal orientation
US7723806B2 (en) * 2006-03-28 2010-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cells and semiconductor memory device using the same
KR101277402B1 (ko) 2007-01-26 2013-06-20 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터
US20080229269A1 (en) * 2007-03-12 2008-09-18 International Business Machines Corporation Design structure for integrating nonvolatile memory capability within sram devices
US7692954B2 (en) * 2007-03-12 2010-04-06 International Business Machines Corporation Apparatus and method for integrating nonvolatile memory capability within SRAM devices
DE102007063231A1 (de) * 2007-12-31 2009-07-02 Advanced Micro Devices, Inc., Sunnyvale RAM-Zelle mit einem Transistor mit frei einstellbarem Körperpotential zur Informationsspeicherung mit asymmetrischen Drain/Source-Erweiterungsgebieten
US7728392B2 (en) * 2008-01-03 2010-06-01 International Business Machines Corporation SRAM device structure including same band gap transistors having gate stacks with high-K dielectrics and same work function
US8009461B2 (en) * 2008-01-07 2011-08-30 International Business Machines Corporation SRAM device, and SRAM device design structure, with adaptable access transistors
JP2009170718A (ja) * 2008-01-17 2009-07-30 Toshiba Corp 半導体装置
US8227867B2 (en) 2008-12-23 2012-07-24 International Business Machines Corporation Body contacted hybrid surface semiconductor-on-insulator devices
US7682913B1 (en) 2009-01-26 2010-03-23 International Business Machines Corporation Process for making a MCSFET
US8324665B2 (en) * 2009-04-21 2012-12-04 Texas Instruments Incorporated SRAM cell with different crystal orientation than associated logic
US8080456B2 (en) * 2009-05-20 2011-12-20 International Business Machines Corporation Robust top-down silicon nanowire structure using a conformal nitride
US9337100B2 (en) * 2009-06-03 2016-05-10 Qualcomm Incorporated Apparatus and method to fabricate an electronic device
US8018007B2 (en) 2009-07-20 2011-09-13 International Business Machines Corporation Selective floating body SRAM cell
US8268697B2 (en) * 2010-03-19 2012-09-18 Monolithic Power Systems, Inc. Silicon-on-insulator devices with buried depletion shield layer
CN102097441B (zh) * 2010-12-17 2013-01-02 电子科技大学 用于等离子显示屏驱动芯片的soi器件
US8889494B2 (en) * 2010-12-29 2014-11-18 Globalfoundries Singapore Pte. Ltd. Finfet
CN105723500B (zh) 2013-12-16 2019-11-12 英特尔公司 不具有弛豫衬底的nmos和pmos应变器件
CN112558669B (zh) * 2020-12-10 2022-05-31 无锡中微亿芯有限公司 一种fpga的具有自测试可调功能的分布式电源网络

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02148865A (ja) * 1988-07-08 1990-06-07 Texas Instr Inc <Ti> ボディノードとソースノード間接続を含む絶縁物上シリコントランジスタ
JPH0467682A (ja) * 1990-07-09 1992-03-03 Sony Corp Ｍｉｓ型半導体装置
JPH08330541A (ja) * 1995-03-27 1996-12-13 Toshiba Corp 半導体装置
JPH09139434A (ja) * 1995-11-15 1997-05-27 Hitachi Ltd 半導体装置及びその製造方法
JP2001352077A (ja) * 2000-04-12 2001-12-21 Internatl Business Mach Corp <Ibm> Ｓｏｉ電界効果トランジスタ
JP2002509360A (ja) * 1997-12-16 2002-03-26 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 選択的に連結された本体を有するシリコン酸化物絶縁体（ｓｏｉ）半導体
JP2002246600A (ja) * 2001-02-13 2002-08-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2003124345A (ja) * 2001-10-11 2003-04-25 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003243662A (ja) * 2002-02-14 2003-08-29 Mitsubishi Electric Corp 半導体装置およびその製造方法、半導体ウェハ
JP2004140148A (ja) * 2002-10-17 2004-05-13 Renesas Technology Corp 半導体装置およびその製造方法
JP2004207694A (ja) * 2002-12-09 2004-07-22 Renesas Technology Corp 半導体装置
JP2004303340A (ja) * 2003-03-31 2004-10-28 Renesas Technology Corp 半導体記憶装置
JP2008521251A (ja) * 2004-11-17 2008-06-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 複合表面配向基板をもつトレンチ・キャパシタ

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4965213A (en) * 1988-02-01 1990-10-23 Texas Instruments Incorporated Silicon-on-insulator transistor with body node to source node connection
US5906951A (en) * 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
US6037808A (en) * 1997-12-24 2000-03-14 Texas Instruments Incorporated Differential SOI amplifiers having tied floating body connections
US6410369B1 (en) * 1998-04-22 2002-06-25 International Business Machines Corporation Soi-body selective link method and apparatus
US6316808B1 (en) * 1998-08-07 2001-11-13 International Business Machines Corporation T-Gate transistor with improved SOI body contact structure
US6387739B1 (en) * 1998-08-07 2002-05-14 International Business Machines Corporation Method and improved SOI body contact structure for transistors
DE69925078T2 (de) * 1998-08-29 2006-03-09 International Business Machines Corp. SOI-Transistor mit einem Substrat-Kontakt und Verfahren zu dessen Herstellung
US6344671B1 (en) * 1999-12-14 2002-02-05 International Business Machines Corporation Pair of FETs including a shared SOI body contact and the method of forming the FETs
US6661253B1 (en) * 2000-08-16 2003-12-09 Altera Corporation Passgate structures for use in low-voltage applications
US6603156B2 (en) * 2001-03-31 2003-08-05 International Business Machines Corporation Strained silicon on insulator structures
US6642536B1 (en) * 2001-12-17 2003-11-04 Advanced Micro Devices, Inc. Hybrid silicon on insulator/bulk strained silicon technology
US6621727B2 (en) * 2002-01-04 2003-09-16 Kuo-Tso Chen Three-transistor SRAM device

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02148865A (ja) * 1988-07-08 1990-06-07 Texas Instr Inc <Ti> ボディノードとソースノード間接続を含む絶縁物上シリコントランジスタ
JPH0467682A (ja) * 1990-07-09 1992-03-03 Sony Corp Ｍｉｓ型半導体装置
JPH08330541A (ja) * 1995-03-27 1996-12-13 Toshiba Corp 半導体装置
JPH09139434A (ja) * 1995-11-15 1997-05-27 Hitachi Ltd 半導体装置及びその製造方法
JP2002509360A (ja) * 1997-12-16 2002-03-26 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 選択的に連結された本体を有するシリコン酸化物絶縁体（ｓｏｉ）半導体
JP2001352077A (ja) * 2000-04-12 2001-12-21 Internatl Business Mach Corp <Ibm> Ｓｏｉ電界効果トランジスタ
JP2002246600A (ja) * 2001-02-13 2002-08-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2003124345A (ja) * 2001-10-11 2003-04-25 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003243662A (ja) * 2002-02-14 2003-08-29 Mitsubishi Electric Corp 半導体装置およびその製造方法、半導体ウェハ
JP2004140148A (ja) * 2002-10-17 2004-05-13 Renesas Technology Corp 半導体装置およびその製造方法
JP2004207694A (ja) * 2002-12-09 2004-07-22 Renesas Technology Corp 半導体装置
JP2004303340A (ja) * 2003-03-31 2004-10-28 Renesas Technology Corp 半導体記憶装置
JP2008521251A (ja) * 2004-11-17 2008-06-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 複合表面配向基板をもつトレンチ・キャパシタ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010004016A (ja) * 2008-03-17 2010-01-07 Toshiba Corp Ｓｒａｍデバイスにおけるｈｏｔプロセスｓｔｉおよび製造方法
US8129790B2 (en) 2008-03-17 2012-03-06 Kabushiki Kaisha Toshiba HOT process STI in SRAM device and method of manufacturing
KR101934736B1 (ko) * 2012-08-31 2019-01-03 삼성전자 주식회사 반도체 장치

Also Published As

Publication number Publication date
US7217978B2 (en) 2007-05-15
TW200727457A (en) 2007-07-16
JP4906353B2 (ja) 2012-03-28
CN1838416A (zh) 2006-09-27
TWI362745B (en) 2012-04-21
US20060157788A1 (en) 2006-07-20
CN1838416B (zh) 2010-05-12

Similar Documents

Publication Publication Date Title
JP4906353B2 (ja) Ｓｒａｍアレイ、ｓｒａｍセル、マイクロプロセッサ、ｓｒａｍメモリ、及びその形成する方法
US6815282B2 (en) Silicon on insulator field effect transistor having shared body contact
US7061806B2 (en) Floating-body memory cell write
US7738312B2 (en) Semiconductor memory device
JP5057739B2 (ja) 半導体記憶装置
US8349670B2 (en) Selective floating body SRAM cell
US20150029785A1 (en) Methods for operating a finfet sram array
KR100395730B1 (ko) 스태틱 랜덤 액세스 메모리 및 반도체장치
JP2002246571A (ja) 半導体メモリ装置
US9159392B2 (en) Memory device word line drivers and methods
JP4805655B2 (ja) 半導体記憶装置
US20130058155A1 (en) Sram dimensioned to provide beta ratio supporting read stability and reduced write time
US9734897B1 (en) SRAM bitcell structures facilitating biasing of pass gate transistors
US9824748B1 (en) SRAM bitcell structures facilitating biasing of pull-up transistors
US9159402B2 (en) SRAM bitcell implemented in double gate technology
TWI237266B (en) Semiconductor memory device
US8134213B2 (en) Static random access memory and method for manufacturing the same
US20220336473A1 (en) Selective double diffusion break structures for multi-stack semiconductor device
TW463373B (en) SRAM cell using two single transistor inverters
US20070159872A1 (en) SRAM device and method for manufacturing the same
JP2775253B2 (ja) Ｓｒａｍセル及びその製造方法
US20060176732A1 (en) SRAM and dual single ended bit sense for an SRAM
JP2009093702A (ja) 半導体記憶装置及びその駆動方法
JP2743672B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080925

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080925

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110907

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110920

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111028

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20111028

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20111028

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111213

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20111213

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120110

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150120

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4906353

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees