JP2002509360A - 選択的に連結された本体を有するシリコン酸化物絶縁体（ｓｏｉ）半導体 - Google Patents

選択的に連結された本体を有するシリコン酸化物絶縁体（ｓｏｉ）半導体

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Abstract

(57)【要約】 シリコン酸化物絶縁体（ＳＯＩ）装置（Ａ）はシリコン基板（１２，１５６，１７２）に支持されたＳＯＩ層（１４，１５４，１７４）を含む。本体領域（Ｂ）はＳＯＩ層（１４，１５４，１７４）上に配置され、本体領域（Ｂ）は第１の導電型によって特徴づけられる。ソースおよびドレイン領域（Ｃ）は本体領域と並置され、このソースおよびドレイン領域（Ｃ）は第２の導電型によって特徴づけられる。ＳＯＩ層（１４，１５４，１７４）上方の本体領域近傍には遷移領域（Ｄ）が配置され、この遷移領域（Ｄ）の導電型は、本体領域（Ｂ）におけるフローティング本体効果を抑制するためには第１の導電型になるように、また本体領域を分離するためには第２の導電型になるように確立される。オーミックコネクタ（Ｅ）は遷移領域（Ｄ）に接触し、ソースおよびドレインがＮ型ドーパントでドープされるときドレイン電源に接続される。一方、電源は、ソースおよびドレインがＰ型ドーパントでドープされるときはソース電源である。いずれも遷移領域を含むＳＯＩバイポーラトランジスタ、ピンチレジスタ、およびダイオードもまた開示される。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は、一般に、半導体に関し、特に、ＳＯＩタイプの半導体を様々な構
成にするための方法及び構造に関する。
【０００２】
【発明の背景】
大量生産されている既存の相補型金属酸化物シリコン（ＣＭＯＳ）半導体装置
は、上に能動的なまたは受動的な回路要素が配置される半導体バルク基板を含む
ため、「バルク」ＣＭＯＳと呼ばれる。近年、バルクＣＭＯＳ装置よりも消費電
力の少ない、シリコン酸化物絶縁体（ＳＯＩ）装置が、導入されているが、これ
は、電池電源の携帯電話および電池電源のラップトップコンピュータなどの多く
の応用において重要な利点である。さらに、ＳＯＩ装置は、バルクＣＭＯＳ装置
よりも高速で有利に動作する。
【０００３】 ＳＯＩ装置は、装置の回路要素とバルク基板との間に挟まれる絶縁材料の薄層
（いわゆる埋込酸化物層、またはＳＯＩ）を特徴とする。典型的には、ＳＯＩと
バルク基板との間には他の材料層は介装されない。ここで使用する際には、回路
要素は、能動トランジスタまたはレジスタなどの受動的な構成要素などの回路構
成要素を確立する。
【０００４】 ＳＯＩ装置では、ＳＯＩ上の回路要素は、フィールド酸化物の領域と、Ｎ型ま
たはＰ型導電型のドーパントで適宜ドープされる単結晶半導体層の領域とによっ
て確立される。たとえば、Ｎチャネルトランジスタについては、分離されたシリ
コン層は、Ｐ型のドーパントを有する本体領域を含むであろうし、本体領域は、
ソース領域とドレイン領域との間に配置され、各領域がＮ型のドーパントでドー
プされ、たとえば、Ｎチャネル金属酸化物シリコン電界効果トランジスタ（ＭＯ
ＳＦＥＴ）または横方向ＮＰＮバイポーラトランジスタを形成する。
【０００５】 ＳＯＩ装置の不利点の一つは、本体領域の電圧が変動する、または「フロート
」する傾向がある点である。チェン（Chen）他が「本体の連結された装置構造に
よる、ＳＯＩフローティング本体効果の抑制（Suppression of the SOI Floatin
g-body Effects by Linked-body Device Structure）」、１９９６年、VLSI Tec
hnology Digest of Technical Papers （１９９６年、ＩＥＥＥ）で述べている ように、フローティング本体ＳＯＩ装置の結果は、出力電流のキンク（kinks） 、変則的サブスレッショルド電流、過渡電流のオーバーシュート、および早期の
装置の故障を含む。
【０００６】 チェン他は、フィールド酸化物の下に残った酸化されていないシリコン層を通
じて電界効果トランジスタ（ＦＥＴ）が互いに連結され得るよう、フィールド酸
化物が上に成長されるシリコン層の部分を不完全に酸化することによって、フロ
ーティング本体効果を抑制することを提案する。しかし、チェン他は、さまざま
な構成要素の構成において彼らのフローティング本体抑制策をどのように実現す
るのか示唆しておらず、また、チェン他は、既存のバルクＣＭＯＳ作製原理を使
用して容易に実現できる技術を使用して彼らのフローティング本体抑制策をどの
ように実現するのか示唆していない。ここで理解されるように、半導体作製装置
および設備の再設計（reengineering）を必要とすることなく、ＳＯＩ装置の使 用を促進するよう、既存のバルクＣＭＯＳ作製原理を使用して、回路設計者がさ
まざまなＳＯＩ構成要素を実現できるようにすることが重要である。
【０００７】 さらに、チェン他は、いくつかの可能性のあるＳＯＩ回路構成要素の構成、た
とえば極めて低電圧で動作するダイナミックスレッショルド金属酸化物シリコン
（ＤＴＭＯＳ）装置などでは、フローティング本体効果が残ることが望ましいか
もしれないという点を認識していない。実際、いくつかの回路要素組立において
は、いくつかのＳＯＩ構成要素がフローティング本体特性を示し、組立における
他のＳＯＩ構成要素のフローティング本体傾向が抑制されることが望ましいであ
ろう。
【０００８】 したがって、この発明の目的は、フローティング本体効果が最少化されたＳＯ
Ｉ装置を提供することである。この発明の他の目的は、フローティング本体効果
が装置のいくつかの領域では選択的に最少化され得、他の領域ではされない、Ｓ
ＯＩ装置を提供することである。この発明のさらに他の目的は、作製原理を使用
してフローティング本体効果を最少化できる、さまざまなＳＯＩ装置を提供する
ことである。この発明のまたさらに他の目的は、使用が簡単で製造の費用対効果
のよいＳＯＩ装置を提供することである。
【０００９】
【発明の概要】
半導体装置は、少なくとも、第一のシリコン酸化物絶縁体（ＳＯＩ）トランジ
スタと第二のＳＯＩとトランジスタとを含み、少なくとも第一のＳＯＩトランジ
スタは、半導体本体領域を有する。半導体遷移領域は、第一のＳＯＩトランジス
タと第二のＳＯＩトランジスタとの間に配置される。遷移領域は、第一の導電型
を有し、電源電圧源と通じる。この発明によると、第一のＳＯＩトランジスタを
第二のトランジスタから分離し第一のＳＯＩトランジスタの本体領域がフローテ
ィング効果を示すようにするか、または、本体領域を連結し本体領域がフローテ
ィング効果を示さないようするために、第一の導電型および電圧源は、選択され
る。
【００１０】 好ましい実施例では、オーミックコネクタ（ohmic connector）が遷移領域と 電圧源とを接続する。遷移領域は、比較的重度にドープされた領域と比較的軽度
にドープされた領域とを含み、オーミックコネクタは、比較的重度にドープされ
た領域と接触する。この発明では、第一のトランジスタは、第一の導電型を有す
るソース領域とドレイン領域とを含み、遷移領域は、第一のＳＯＩトランジスタ
を第二のＳＯＩトランジスタから分離する。このような実施例では、第一のＳＯ
Ｉトランジスタの本体は、フローティング効果を示す。対照的に、第一のトラン
ジスタが、第一の導電型の反対の第二の導電型を有するソース領域とドレイン領
域とを含むときには、遷移領域は、第一のＳＯＩトランジスタの本体が実質的に
フローティング効果を示さないよう、第一のＳＯＩトランジスタの本体領域を電
圧源と連結する。ソース領域とドレイン領域とがＮ型のドーパントでドープされ
るときは、電圧源は、好ましくは、トランジスタのドレイン電圧源であり、ソー
ス領域およびドレイン領域がＰ型のドーパントでドープされるときは、電圧源は
、好ましくは、トランジスタのソース電圧源である。または、電源電圧源は、バ
イアスのかかった金属酸化物シリコン（ＭＯＳ）装置を確立するため可変電圧を
出力することができる。
【００１１】 さらに、第一のＳＯＩトランジスタはゲートを含み、装置はさらに、ゲートと
遷移領域とを相互接続してダイナミックスレッショルド金属酸化物シリコン（Ｄ
ＴＭＯＳ）装置を確立する導体を含み得る。代替的に、第一のＳＯＩトランジス
タは、エミッタおよびゲートを含み得、導体は、横方向バイポーラトランジスタ
を確立するよう、ゲートとエミッタとを相互接続できる。このような実施例では
、ゲートは第一の導電型を有する。
【００１２】 他の局面において、半導体ＳＯＩピンチレジスタは、シリコン基板と基板上の
シリコン酸化物絶縁体（ＳＯＩ）層とを含む。第一の導電型を有する、少なくと
も一つの比較的軽度にドープされた半導体領域が、ＳＯＩ層上にある。さらに、
第一の導電型を有する、少なくとも第一および第二の比較的重度にドープされた
半導体領域が、比較的軽度にドープされた半導体領域上に配置される。さらに、
少なくとも一つのフィールド酸化物層が第一および第二の比較的重度にドープさ
れた半導体領域の間に配置され、少なくとも第一および第二のオーミックコネク
タがそれぞれ第一および第二の比較的重度にドープされた半導体領域と接触する
。
【００１３】 さらに他の局面において、半導体ＳＯＩダイオードが、シリコン基板と基板上
のシリコン酸化物絶縁体（ＳＯＩ）層とを含む。第一の導電型を有する、少なく
とも一つの比較的軽度にドープされた半導体領域が、ＳＯＩ層上に配置され、そ
れぞれ第一の導電型および第二の導電型を有する、少なくとも第一のおよび第二
の比較的重度にドープされた半導体領域が、比較的軽度にドープされた半導体領
域上に配置される。第一および第二の導電型は、互いに反対である。少なくとも
第一および第二のオーミックコネクタは、それぞれ、第一および第二の比較的重
度にドープされた半導体領域と接触する。
【００１４】 さらに他の局面において、シリコン酸化物絶縁体（ＳＯＩ）装置を作るための
方法が開示される。方法は、少なくとも一つのＳＯＩ層を少なくとも一つのシリ
コン基板上に配置するステップと、ＳＯＩ層上に少なくとも一つの本体領域を支
持するステップとを含み、本体領域は、第一の導電型を特徴とする。さらに、方
法は、少なくともソース領域とドレイン領域とを本体領域と並べるステップを含
み、ソース領域とドレイン領域とは、第二の導電型を特徴とする。少なくとも一
つの遷移領域が、ＳＯＩ層の上本体領域の近くに配置され、遷移領域は、遷移導
電型を特徴とする。以下に詳細に開示するように、遷移導電型は、本体領域内の
フローティング本体効果を抑制するためには、第一の導電型に確立される。他方
、遷移導電型は、本体領域を分離するためには、第二の導電型に確立される。
【００１５】 さらに他の局面において、シリコン酸化物絶縁体（ＳＯＩ）装置は、少なくと
も一つのＳＯＩ層とＳＯＩ層を支持する少なくとも１つのシリコン基板とを含む
。少なくとも一つの本体領域が、ＳＯＩ層上に配置され、本体領域は、第一の導
電型を特徴とする。さらに、少なくともソース領域およびドレイン領域が本体領
域と並べられ、ソース領域およびドレイン領域は、第二の導電型を特徴とする。
少なくとも一つの遷移領域がＳＯＩ層上本体領域の近くに配置され、遷移領域は
、遷移導電型を特徴とする。以下に述べる原理により、遷移導電型は、本体領域
内のフローティング本体効果を抑制するためには、第一の導電型に確立され、本
体領域を分離するためには、第二の導電型に確立される。
【００１６】 この発明の他の特徴は、「詳細な説明」と題された部分で開示されるかまたは
明らかである。
【００１７】 この発明がより十分に理解されるよう、以下のこの発明を実施するためのベス
トモードの詳細な説明において、添付の図面を参照する。図中、金属の要素は、
通常、網がけして図示し、半導体要素は、ゲート領域の立面図を除いては、通常
、網がけせずに図示する。
【００１８】 いくつかの図面を通じ、参照番号は、この発明の同一または等価部分を指す。
【００１９】
【詳細な説明】
まず、図１および図２を参照し、シリコン酸化物絶縁体（ＳＯＩ）装置が、１
０で一般的に示される。図１にもっともよく示されるように、ＳＯＩ装置１０は
、「埋込酸化物」層ともいわれる、シリコン酸化物絶縁体（ＳＯＩ）層１４を支
持するシリコン基板１２を含む。ＳＯＩの原理により、ＳＯＩ層１４は、５００
オングストロームから４０００オングストローム（５００Å〜４０００Å）の間
の厚さ「ｔ」を有し得る。好ましい実施例では、シリコン基板１２は、Ｐ導電型
ドーパントで約５０オームセンチメータ（５０Ω−ｃｍ）に、軽度にドープされ
ている。
【００２０】 フィールド酸化物層１６は、ＳＯＩ層１２上に配置され、予め定められた導電
型を有するドーパントでドープされ得るさまざまな領域がさらに、ＳＯＩ層１４
上に支持され、フィールド酸化物層１６の部分的酸化によって確立され得る。図
示される例示的実施例においては、Ｎチャネルソース領域１８およびＮチャネル
ドレイン領域２０がＮ+導電型のドーパントでドープされており、図中の指示符 号「＋」は、比較的重度のドープを示し、図中の指示符号「−」は、比較的軽度
のドープを示すものと理解される。さらに、Ｎチャネル本体領域２２がソース領
域１８およびドレイン領域２０の下かつ間に配置されており、Ｐ-ドーパントで ドープされている。
【００２１】 ソース領域１８とドレイン領域２０とを、装置１０の外部の回路要素に接続す
るため、金属Ｎチャネルソース電極２４がソース領域１８に接続され、金属Ｎチ
ャネルドレイン電極２６がドレイン領域２０に接続され、電極２４、２６の水平
方向に配向された部分は、中間酸化物層２８によりフィールド酸化物層１６から
距離をおいて位置づけられる。他方、金属Ｎチャネルゲート電極３０は、Ｎチャ
ネル本体領域２２に向けて延びるコンタクト３２を含み、その端部は、多結晶シ
リコンＮチャネル制御ゲート３４と当接する。上に説明した構造は、以下、「Ｑ
１」と呼ぶ、Ｎチャネル分離トランジスタ回路要素を確立する。
【００２２】 この発明により、Ｎチャネル分離トランジスタＱ１の本体２２は、図１および
図２に示す選択される他の回路要素内の電圧から遷移領域により分離される。こ
の発明のトランジスタの本体が、ＮチャネルトランジスタＱ１の本体２２の場合
のように分離されるときは、遷移領域は、それぞれ本体領域２２の左側および右
側（図１）に置かれＳＯＩ層１４へ下向きに延びる、Ｎ接合分離領域３６、３８
である。
【００２３】 この発明により、分離領域３６および３８は、それぞれ本体２２のドーパント
とは反対の導電型のドーパントで比較的軽度にドープされる。したがって、トラ
ンジスタＱ１はＮチャネルトランジスタであるため、分離領域３６、３８は、図
１および図２に示すようにＮドーパントでドープされる。現在の好ましい実施例
の一つにおいては、分離領域３６、３８は、立方センチメートルあたり約１０14 原子から立方センチメートルあたり約１０18原子の間でドープされ、より好まし
くは、立方センチメートルあたり約１０16原子から立方センチメートルあたり約
１０18原子にドープされる。
【００２４】 さらに、右の分離領域３８は、比較的重度に（たとえば、立方センチメートル
あたり約１０19から１０21原子に）ドープされた接続領域４０を含む。図１およ
び図２に示すように、接続領域４０は、分離領域３８と同じ導電型のドーパント
でドープされる。さらに、接続領域４０は、有利には、さらに電源電圧に接続さ
れる、分離電極４２または多結晶シリコンコネクタなどのオーミックコネクタに
接続される。接続領域４０がＮ型ドーパントでドープされるときは、分離電極４
２は好ましくは、トランジスタＱ１のドレイン電源用電源電圧ＶDDに接続される
。上記原理は、以下に述べるトランジスタＱ４のように、分離Ｐチャネルトラン
ジスタの場合の反対の型のドーパントに当てはまることが理解され、このような
場合には電源電圧は、好ましくは、ソース電源電圧ＶSSである。さらに、連結さ
れるトランジスタの本体領域が適宜ＶSS／ＶDDより上または下にバイアスされて
いてもよく、または、上に説明したように固定電位にハードワイヤードされてい
てもよく、または、回路によって、たとえば待機動作についてはＶDD＋０．５ボ
ルトおよび能動的動作についてはＶDD−１．０ボルトなどに選択的にバイアスし
てもよいことが理解される。
【００２５】 上の開示に留意すると、本体領域２２が遷移（分離）領域３６、３８により分
離されることが理解される。この発明により理解されるように、本体領域２２は
フローティング本体原理を示すかもしれないが、図示するように本体２２を分離
することで、たとえば特定のＳＲＡＭでの応用において、たとえば極めて低い電
圧（２ボルト未満）での応用に対し、Ｎチャネル分離トランジスタＱ１を有用な
ものとすることができる。
【００２６】 いずれにせよ、さらに図１および図２を参照し、遷移領域を備えるオーミック
コネクタの使用により、第一のＳＯＩトランジスタの本体領域が上に説明したよ
うにフローティング効果を示すよう、第二のトランジスタ（たとえばＮチャネル
連結トランジスタＱ２）などの他の回路要素からＳＯＩトランジスタ（たとえば
Ｎチャネル分離トランジスタＱ１）の本体を選択的に分離するよう任意に設計さ
れた回路が与えられる。または、遷移領域を備えるオーミックコネクタの使用に
より、以下に説明するように本体領域がフローティング効果を示さないよう、ト
ランジスタの本体領域を任意に連結するよう設計された回路が与えられる。さら
に特に、図１および図２に示すＮチャネル連結トランジスタＱ２を参照し、トラ
ンジスタＱ２は、Ｐ−ドーパントでドープされた本体領域４４を有し、本体領域
４４はＮ＋コンタクト領域４６を介してコンタクト４８を介し外部電源に連結さ
れる。この発明の広い意味においては、コンタクト領域４６は、遷移領域である
。
【００２７】 上に述べたように、トランジスタＱ２が、外部電圧源に連結されるべきＮチャ
ネルトランジスタ（すなわち、Ｐ−型でドープされた本体４４およびＮ＋でドー
プされたドレインおよびソース領域５０、５２を有するトランジスタ）であると
きは、コンタクト４８は、好ましくは、トランジスタのソース用電源電圧ＶSSに
接続される。代替的に、コンタクト４８を、遷移連結領域４６がフェーズロック
回路内の電圧制御発振器（ＶＣＯ）などのための制御端子を確立できるよう、可
変電圧源に接続できる。したがって、トランジスタＱ１のフローティング本体と
は異なり、トランジスタＱ２の本体は、オーム的に電圧参照に接続され、それに
よって、通常ＳＯＩ技術に起因する、時に望ましくない「フローティング本体効
果」をなくすか、または緩和する。
【００２８】 図１および図２は、Ｎチャネル連結トランジスタＱ２の逆のＰチャネル連結ト
ランジスタＱ３を示す。さらに特に、Ｐチャネル連結トランジスタＱ３は、Ｐ＋
でドープされたソースおよびドレイン領域５４、５６ならびにＮ−本体領域５８
を含み、本体領域５８は、Ｐ＋でドープされた遷移領域６０とこれと接触するコ
ンタクト６２とによって外部電源電圧に連結される。さらに、コンタクト６２は
、電源電圧、好ましくはドレイン電圧ＶDDと接触し、Ｐチャネル連結トランジス
タＱ３の本体５８を電源電圧に連結する。それにより、トランジスタＱ３内のフ
ローティング本体効果が実質的に抑制される。
【００２９】 さらに、Ｎチャネル分離トランジスタＱ１の逆である、Ｐチャネル分離トラン
ジスタＱ４を設けることができ、Ｐチャネル分離トランジスタＱ４のＮ−でドー
プされた本体６４は外部電源から分離される。特に、トランジスタＱ４は、比較
的重度にドープされたＰ＋接続領域６８を含むＰ−でドープされた分離領域６６
である遷移領域を含む。接続領域６８は、さらに、トランジスタＱ４のドレイン
電源用の電源電圧ＶDDに接続されるコンタクト７０に接続される。
【００３０】 上記構造は、Ｎ−フィールド用に一つとＰ−フィールド用に一つの二つのマス
クを使用して作製してもよい。または、上に述べたＮまたはＰ遷移領域に対応す
るフィールド注入領域をつくり、次にシリコン窒化物マスクを除去して、Ｐまた
はＮ遷移領域用に残りの注入をおこなうため、ハードマスクとしてシリコン窒化
物などの他の代替物を使用する、自己整合アプローチを使用してもよい。
【００３１】 上述の開示は、遷移領域を一定の電圧電源電圧源につなぐことに焦点をおいて
いるが、この発明はまた、ＳＯＩフローティング本体内の遷移領域が所望であれ
ば可変電圧源に接続できることも認識している。たとえば、携帯電話集積回路に
おいて消費電力を低減するため、Ｎチャネル本体領域内の遷移領域に負電圧を印
加しＰチャネル本体領域内の遷移領域に正の電圧を印加し、サブスレッショルド
漏れ電流を減じることによって、回路内のトランジスタのオフ電流をさらに減じ
て、回路の電源を選択的に断つ（deenergize）ことができる。アナログ回路も同
様に、より低い漏れ電流を得るため、エンハンスできる。さらに、このような回
路は、また、カレントミラーまたはカレントソースなどの機能のために遷移領域
に電圧を印加することによって接地する、または、順方向バイアスをかけること
ができる。
【００３２】 図３は、Ｐ−本体領域８４内に配置されるＰ＋遷移領域８２を含むＳＯＩ Ｎ
チャネルダイナミックスレッショルド金属酸化物シリコン（ＤＴＭＯＳ）トラン
ジスタ８０を示す。ＤＴＭＯＳ８０はさらに、電極８７を備えるＮ＋ソース領域
８６、電極８９を備えるＮ＋ドレイン領域８８、およびゲート９０を含む。図示
するように、金属電極９２などのオーミックコネクタは、ゲート９０と遷移領域
８２とを相互接続し、ＤＴＭＯＳ８０を確立する。Ｐ−チャネルＤＴＭＯＳが、
ドーパントの型を逆にすることによって上記原理を使用して構築できることが理
解される。
【００３３】 次に、図４を参照して、オーミックコネクタを備えるこの遷移領域が、バンド
ギャップ参照応用、カレントミラー応用、および他のアナログ回路での応用のた
めに有用なＳＯＩ ＮＰＮバイポーラトランジスタ９４を実現するために使用で
きることが理解されよう。図４に示すように、バイポーラトランジスタ９４は、
オーミックコネクタ９８を介してＮ＋エミッタ１０２の電極１００に接続される
ゲート９６を含む。代替的に、ゲート９６は、別個の固定または可変電圧源（図
示せず）に接続できる。バイポーラトランジスタ９４は、さらに、電極１０６を
備えるＮ＋コレクタ１０４を含む。
【００３４】 図４に示す実施例では、遷移領域は、Ｐ−でドープされたベース領域１１０内
に配置されるＰ＋でドープされた遷移領域１０８である。オーミックコネクタ１
１２は、遷移領域１０８を外部電圧源と相互接続する。この構造により、Ｎチャ
ネルトランジスタのＮ＋ソースがバイポーラトランジスタのＮ＋エミッタとされ
、他方、ＮチャネルトランジスタのＮ＋ドレインは、バイポーラトランジスタの
Ｎ＋コレクタとされる。所望であれば、バイポーラトランジスタ９４のベータ（
ＨFE）は、さまざまなゲート寸法を持ち得、ゲート電圧を変えることで電気的に
変化させことができる。ここに示す他の例示的実施例と同様、図４に示す装置も
、その反対または逆にすることができる、すなわち、上に説明したドーパントの
型を逆にすることで、ＰＮＰバイポーラトランジスタとすることができる。
【００３５】 図５から図７は、この原理を、きわめて高抵抗での応用のためのピンチレジス
タなど受動的回路要素に応用できることを示す。図５から図７は、Ｐ−型のピン
チレジスタを示すが、ドーパント型を逆にすることでここに開示する原理を使用
してＮ−型のピンチレジスタもできることが理解されよう。
【００３６】 図５および図７に示すように、一般的に１２０で示されるＳＯＩピンチレジス
タは、フィールド酸化物領域１２３の下のＰ−フィールド領域１２２およびその
中に配置され、互いに間隔をおいて位置づけられる二つのＰ＋遷移領域１２４、
１２６を含む。オーミックコネクタ１２８、１３０は、それぞれ、好ましくは、
金属または多結晶シリコンなどの導電材料で作られ、中間酸化物層１３２を通じ
て延び、外部回路への各遷移領域１２４、１２６に接続する。
【００３７】 図６および図７は、フィールド酸化物層１２３の上の中間酸化物層１３２内に
多結晶シリコンフィールド電極１４２が配置され、多結晶シリコンオーミックピ
ンチコネクタ１４４によって外部電圧源と接続される点を除いて、すべての必須
点で図５および図７に示すピンチレジスタ１２０と同一であるピンチレジスタ１
４０を示す。フィールド電極１４２は、フィールド電極１４２の下のＰ−フィー
ルド１２２の部分１２２ａ内に配置される（それぞれオーミックコネクタ１５０
、１５２を備える）二つのＰ＋遷移領域１４６、１４８の間に延びる。図示する
ように、Ｐ−フィールド１２２、１２２ａは、ＳＯＩ層１５４上に配置され、Ｓ
ＯＩ層１５４は、さらに、バルクシリコン基板１５６上に支持される。
【００３８】 この発明により認識されるように、ピンチコネクタ１４４を備えるフィールド
電極１４２は、Ｐ−フィールド領域１２２ａの導電性を調整するために使用でき
る。さらに特に、Ｐ−領域１２２ａの抵抗は、フィールド電極１４２に負電圧で
バイアスをかけることによって増加させることができ、他方、Ｐ−領域１２２ａ
の抵抗は、フィールド電極１４２に正または負の電圧でバイアスをかけることに
よって減少させることができる。アナログ回路での応用、および抵抗性スタティ
ックＲＡＭロードを含む、ピンチレジスタ１２０、１４０のいくつかの応用例を
、以下にさらに説明する。
【００３９】 Ｎ−分離領域１５８は、フィールド酸化物層１２２とＳＯＩ層１５４との間で
垂直に、かつレジスタ１２０と１４０との間で横方向に延び、レジスタ１２０と
１４０とを分離する。本原則によると、Ｎ−分離領域１５８はＮ＋コンタクト領
域１６０を含み、オーミックコネクタ１６２はコンタクト領域１６０を電圧（た
とえばＶDD）に相互接続する。Ｐ−領域１２２は、たとえば１単位領域あたり１
万オームから１００万オームまでの値になるようにドープされ得る。
【００４０】 図８および図９は本発明のＳＯＩ ＰＮダイオードを示し、これは概して１７
０と示される。図９に示すように、ダイオード１７０は、ＳＯＩ層１７４を支持
するシリコンバルク基板１７２を含む。Ｐ−本体領域１７６はＳＯＩ層１７６上
に配置され、フィールド酸化物層１７８は本体領域１７６上に配置される。フィ
ールド酸化物層１７８は、１８０および１８２で示すように、連続するＰ＋ダイ
オード領域およびＮ＋ダイオード領域である。各ダイオード領域１８０および１
８２はそれぞれのオーミックコネクタ１８４および１８６によって縮小され、電
圧源または他の回路素子をそれぞれのダイオード領域１８０および１８２に接続
する。Ｐ＋ダイオード領域１８０の場合は、オーミックコネクタ１８４はＶDDに
接続されても、回路信号ノードに接続されてもよい。Ｎ＋遷移領域１８８はオー
ミックコネクタ１９０を介して接地または代替的には電圧源に接続され得る。接
合分離領域１９２は、本体領域１７６を他の集積回路装置および構造物（図示せ
ず）から分離する、Ｎ−にドープされた領域である。
【００４１】 上記の構造を用いると、Ｐ＋／Ｎ＋ダイオードの逆ダイオード漏れが高いこと
によりそれがＳＲＡＭセル負荷を使用し易くなり、対応のＮチャネルトランジス
タのオフ状態電流はダイオード漏れ電流より非常に低くなる。
【００４２】 図１０および図１１は、ピンチレジスタを用いた高抵抗本体タイを示す。図１
０では、Ｎチャネルトランジスタ２００はオーミックコネクタ２０４（好ましく
はＶDDに接続される）を有するＮ＋遷移領域２０２によって分離される。また、
Ｎチャネルトランジスタ２００のＰ−本体２０６は、本体領域を共有するピンチ
レジスタ２０８を用いてＶSSにつなげられる。
【００４３】 同様に、図１１は、オーミックコネクタ２１４（好ましくはＶSSに接続される
）を有するＰ＋遷移領域２１２によって分離されたＰチャネルトランジスタ２１
０を示す。また、Ｐチャネルトランジスタ２１０のＮ−本体２１６はピンチレジ
スタ２１８を用いてＶDDにつなげられる。
【００４４】 図１０および図１１に示す装置は、図示するように、ピンチレジスタ２０８お
よび２１０によって平均直流バイアスがＶSSおよびＶDD（または他の好ましい電
圧）に設定されたハイブリッドフローティング本体ＳＯＩ装置である。しかしな
がら、チャネルのキャパシタ結合に対して比較的大きなゲートを用いると、本体
は単一のトランジスタによって動的にバイアスされ、よって本体バイアス係数（
当該技術分野ではギリシャ文字ζで参照される）を減じる。結果として、利得、
ダイナミックＩＤSAT、およびダイナミックＩＤoffは向上する。これは低い動作
電圧でとくに有利である。さらに、回路シミュレータは、平均本体電圧バイアス
が精確に公知であるので、図１０および１１に示す装置のモデリングのときに正
確な予測を行なう。そして、回路の設計時間は著しく短縮される。ピンチレジス
タの本体バイアスは、バイアス基準電圧を交流減結合し、その結果、図１０およ
び図１１に示すハイブリッド装置の回路速度は、フローティング本体装置の速度
とほぼ同じになるであろう。１つのピンチレジスタで多数のトランジスタのセッ
トをバイアスすることができる。
【００４５】 図１２から図１４は、上記に開示された装置のさまざまな回路の実現を示す。
図１２では、回路（概して２３０と示す）がＳＲＡＭセルとして用いられ得る。
図示したように、回路２３０は、図５から図７に示すピンチレジスタ１２０およ
び１４０のうちの１つとなり得るピンチレジスタＲ１およびＲ２を含む。ピンチ
レジスタＲ１およびＲ２は、一端がＶDDにつなげられ、それぞれフローティング
本体ＳＯＩトランジスタＱ１およびＱ２と連続しており、またそれぞれ連結され
た本体トランジスタＱ３およびＱ４と連続している。図１２に示すフローティン
グ本体トランジスタＱ１およびＱ２の各々は、図１および図２に示すＮチャネル
フローティング本体トランジスタＱ１によって確立され得る。一方、図１２のト
ランジスタＱ３およびＱ４は、図１および図２に示すＮチャネルの連結された本
体トランジスタＱ２などの、連結された本体ＳＯＩトランジスタである。当然、
Ｐチャネル成分を用いる回路が用いられ得る。フローティング本体トランジスタ
Ｑ１およびＱ２のゲートは図示したＳＲＡＭ負荷回路のワード線に接続され、フ
ローティング本体トランジスタＱ１およびＱ２のソース／ドレイン領域の１つは
ビット線に接続される。
【００４６】 図１３も同様にＳＲＡＭ負荷回路（概して２４０で示す）を表わし、ここでは
、図９に示すダイオード１７０などのダイオードＤ１およびＤ２が図１２に示す
ピンチレジスタの代わりとなっている。ダイオードＤ１およびＤ２の一端はＶDD につなげられ、それぞれフローティング本体ＳＯＩトランジスタＱ１およびＱ２
と連続しており、またそれぞれ連結された本体トランジスタＱ３およびＱ４と連
続している。図１３に示すフローティング本体トランジスタＱ１およびＱ２の各
々は、図１および図２に示すＮチャネルのフローティング本体トランジスタＱ１
によって確立され得る。一方、図１３のトランジスタＱ３およびＱ４は、図１お
よび図２に示すＮチャネルの連結された本体トランジスタＱ２などの、連結され
た本体ＳＯＩトランジスタである。当然、Ｐチャネル成分を用いる回路が用いら
れ得る。フローティング本体トランジスタＱ１およびＱ２のゲートは、図示した
ＳＲＡＭ負荷回路のワード線に接続され、フローティング本体トランジスタＱ１
およびＱ２のソース／ドレイン領域の１つはビット線に接続される。
【００４７】 次に図１４を参照して、アナログ差動増幅回路２５０がキャパシタＣ１を介し
て信号ノード２５２に結合される。図示したように、回路２５２はＳＯＩ ＰＮ
ＰバイポーラトランジスタＱ４およびＱ５を含む。図１４に示すトランジスタＱ
４およびＱ５の各々は、図４に示すＮＰＮトランジスタ９４の逆となるＰＮＰバ
イポーラトランジスタによって確立され得る。さらに、図１４に示す回路２５０
はＳＯＩ ＮチャネルトランジスタＱ２およびＱ３を含み、本体はそれら自身の
共通源（ＶSSの代替）につなげられ、トランジスタＱ２およびＱ３はそれぞれバ
イポーラトランジスタＱ４およびＱ５に接続される。また、Ｎチャネルの連結さ
れた本体トランジスタＱ１はフローティング本体トランジスタＱ２およびＱ３に
接続される。本原則によると、図１４に示す回路２５０のＮチャネルの連結およ
びバイアス本体トランジスタは図１および図２に示すＱ２タイプのトランジスタ
であり得るが、これには次の例外がある。図１４に示す回路２５０のＮチャネル
の連結された本体トランジスタ２５０は、それらの本体がＶSSにつなげられてい
る。特定の回路について考慮すると、トランジスタのいずれかがフローティング
本体を用いたときにより優れた性能を発揮すれば、図１および図２に示すＱ１の
ＮチャネルトランジスタまたはＱ４のＰチャネルトランジスタは、ウェハの製造
をまったく変更せずに用いれら得る。
【００４８】 図１４は、Ｎチャネルフローティング本体トランジスタＱ３のゲートがＳＯＩ
ピンチレジスタＲ４（好ましくはポリシリコンのフィールド電極を有する）に接
続された図である。これに従うと、ピンチレジスタＲ４は図６に示すピンチレジ
スタ１４０によって確立され得る。図１４のピンチレジスタＲ４のポリシリコン
のフィールド電極は第２のピンチレジスタＲ５のポリシリコンのフィールド電極
に接続される。ピンチレジスタＲ４およびＲ５にはまた、ＳＯＩ Ｎチャネルト
ランジスタＱ６およびＱ７も接続され、トランジスタＱ６は連結された本体ＳＯ
Ｉトランジスタであり、トランジスタＱ７はバイアスされた連結本体ＳＯＩトラ
ンジスタである。
【００４９】 ピンチレジスタＲ３は連結された本体トランジスタＱ１、Ｑ６およびＱ７に対
してバイアスを確立する。本発明に従うと、連結された本体トランジスタＱ１、
Ｑ６およびＱ７はカレントミラートランジスタである。ピンチレジスタＲ３の抵
抗が高いことにより、低電流の特異な適用例のために、連結された本体トランジ
スタＱ１、Ｑ６およびＱ７に対して低い電流を確立することができるようになる
。ここで認識されるように、既存のＮ＋またはＰ＋シート抵抗は抵抗値が低すぎ
、図１４に示す適用例には有用でない。
【００５０】 同様に、ポリシリコンフィールド電極のピンチレジスタＲ４およびＲ５は高い
抵抗経路を確立し、バイアスされた連結本体ＳＯＩトランジスタＱ２およびＱ３
の制御ゲートをバイアスし、フィールド電極が回路２５０のローパス時定数を向
上させる。当然、図１４に示すＳＯＩトランジスタの本体は、上述の電圧に接続
され、回路２５０の低電圧動作を最適化する。
【００５１】 上記の開示を考慮した上で、次に、ここに開示された原則は、ＳＯＩおよびバ
ルクシリコンの両者の製造処理において用いられるという先行のアプローチを超
えて、回路設計の柔軟性および性能にまで広げられることがわかる。さらに、本
原則は、高電圧装置（たとえばドリフトフィールド、フィールドプレーテッドお
よび傾斜接合ＭＯＳＦＥＴならびにバイポーラトランジスタ）などの他の多くの
電子装置構造にも適用可能である。またさらに、本原則は、高電圧ダイオード、
およびさまざまなキャパシタおよびインダクタにも応用でき、ここで論じた連結
された本体またはフローティング本体の原則を用いる回路設計者に対しても、こ
れらの装置を利用可能にする。本発明によって明らかになるように、ここに開示
された本発明によって提供された柔軟性により性能は向上し、費用は削減される
。
【００５２】 本発明は、特定の実施例およびその特徴に関してとくに図示され記述される。
しかしながら、当業者には、添付の請求の範囲に記載される本発明の精神および
範囲から離れることなく形態および詳細に関するさまざまな変更および修正が可
能であることが容易にわかるであろう。ここに例示的に開示された本発明は、こ
こに具体的に開示されないいかなる要素を用いても実行され得る。当然、請求の
範囲に単数として表わされるものは、請求の範囲で明白に「唯一」の要素として
記載されていない限り、「少なくとも１つの」要素という意味であり、「唯一」
の要素を意味するものではない。
【図面の簡単な説明】
【図１】 ４つのトランジスタを含むＳＯＩ装置の概略立面図である。
【図２】 部分を除去した、図１に示す装置の概略平面図である。
【図３】 この発明のＳＯＩ ＤＴＭＯＳの概略平面図である。
【図４】 この発明のＳＯＩ ＮＰＮバイポーラトランジスタの概略平面図
である。
【図５】 受動的ＳＯＩ要素の概略平面図である。
【図６】 受動的ＳＯＩピンチレジスタの概略平面図である。
【図７】 図５および図６に示すＳＯＩピンチレジスタの概略立面図である
。
【図８】 スタティックランダムアクセスメモリ（ＳＲＡＭ）応用のための
ＳＯＩダイオードの半分の概略平面図である。
【図９】 図８に示す線９−９で示す、図８に示すＳＯＩダイオードの概略
立面図である。
【図１０】 ピンチレジスタを使用するＮチャネル高抵抗本体タイ（tie） を示す図である。
【図１１】 ピンチレジスタを使用するＰチャネル高抵抗本体タイを示す図
である。
【図１２】 このＳＯＩピンチレジスタを使用する例示的回路を示す回路図
である。
【図１３】 このＳＯＩダイオードを使用する例示的回路を示す回路図であ
る。
【図１４】 この発明のＳＯＩ構成要素を使用する例示的アナログ差動増幅
回路を示す回路図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１１年１２月２７日（１９９９．１２．２７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【発明の背景】 ＵＳ−Ａ−５ ４６３ ２３８は、ＣＭＯＳトランジスタと、寄生チャネル形
成を防止し、漏れ電流を減じ動作速度を上げるための動作方法とを開示する。シ
リコンの厚さは、Ｐ型ＭＯＳトランジスタに比べＮ型ＭＯＳトランジスタの領域
において増加される。この態様で、Ｎ型トランジスタのソース領域およびドレイ
ン領域下の領域が、予め定められた距離だけ、電気的に分離を行なう層から離さ
れる。 ヨ−フヮン・コー（Yo-Hwan Koh）他による、「フルバルクＣＭＯＳ互換性レ イアウトを備える、本体の接触したＳＯＩ ＭＯＦＳＥＴ構造およびプロセス（
Body-Contacted SOI MOFSET Structure with Full Bulk CMOS Compatible Layou
t and Process）」と題された、ＩＥＥＥ電子デバイスレターズ（IEEE Electron
Device Letters）、Ｖｏｌｕｍｅ１８、Ｎｏ３、１９９７年３月は、フローテ ィング本体効果を減じるためのＳＯＩ ＭＯＳＦＥＴ構造を説明する。これは、
フィールド酸化物を分離する、それぞれのトランジスタの下に、それぞれのトラ
ンジスタの本体と同じ導電型を有するシリコン膜区域を設けることで達成される
。 大量生産されている既存の相補型金属酸化物シリコン（ＣＭＯＳ）半導体装置
は、上に能動的なまたは受動的な回路要素が配置される半導体バルク基板を含む
ため、「バルク」ＣＭＯＳと呼ばれる。近年、バルクＣＭＯＳ装置よりも消費電
力の少ない、シリコン酸化物絶縁体（ＳＯＩ）装置が、導入されているが、これ
は、電池電源の携帯電話および電池電源のラップトップコンピュータなどの多く
の応用において重要な利点である。さらに、ＳＯＩ装置は、バルクＣＭＯＳ装置
よりも高速で有利に動作する。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウォレセン，ドナルド アメリカ合衆国、95070 カリフォルニア 州、サラトガ、ウォルブルック・ドライ ブ、11910 Ｆターム(参考） 5F048 AA09 AB01 AC04 AC05 AC10 BA16 BE03 BF16 BF17 BF18 BG12 BH04 5F110 AA15 AA30 BB04 BB07 BB20 CC02 DD05 DD13 EE09 NN62 NN63 NN66 【要約の続き】 される。

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置であって、 少なくとも第１のシリコン酸化物絶縁体（ＳＯＩ）トランジスタ（Ａ）および
    第２のＳＯＩトランジスタ（Ａ）を含み、少なくとも第１のＳＯＩトランジスタ
    （Ａ）は半導体本体領域（Ｂ）を有し、前記装置はさらに、 第１のＳＯＩトランジスタと第２のＳＯＩトランジスタ（Ａ）との間に半導体
    遷移領域（Ｄ）を含み、遷移領域（Ｄ）は第１の導電型を有して電力供給電圧源
    と通じ、第１の導電型および電圧源は第１のＳＯＩトランジスタ（Ａ）を第２の
    トランジスタから選択的に分離して第１のＳＯＩトランジスタ（Ａ）の本体領域
    がフローティング効果を現すように選択され、または本体領域（Ｂ）がフローテ
    ィング効果を現さないように本体領域（Ｂ）に連結するように選択される、装置
    。
  2. 【請求項２】 遷移領域を電圧源に接続するオーミックコネクタ（Ｅ）をさ
    らに含む、請求項１に記載の半導体装置。
  3. 【請求項３】 遷移領域（Ｄ）が比較的重度にドープされた領域（Ｋ）およ
    び比較的軽度にドープされた領域を含み、オーミックコネクタ（Ｉ）が比較的重
    度にドープされた領域（Ｊ）に接触する、請求項２に記載の半導体装置。
  4. 【請求項４】 第１のトランジスタ（Ｑ１，Ｑ４）が第１の導電型を有する
    ソースおよびドレイン領域（１８，２０）を含み、遷移領域（３８，６６）が第
    １のＳＯＩトランジスタ（Ｑ１，Ｑ４）を第２のＳＯＩトランジスタ（Ｑ２，Ｑ
    ３）から分離し、第１のＳＯＩトランジスタの本体（２２，６４）がフローティ
    ング効果を現す、請求項２に記載の半導体装置。
  5. 【請求項５】 第１のトランジスタ（Ｑ２，Ｑ３）が第１の導電型とは逆の
    第２の導電型を有するソースおよびドレイン領域（５０，５２，５４，５６）を
    含み、遷移領域（４６，６０）が第１のＳＯＩトランジスタ（４４，５８）の本
    体領域が実質上フローティング効果を現さないように電圧源と連結する、請求項
    ２に記載の半導体装置。
  6. 【請求項６】 第１のＳＯＩトランジスタ（２，１，０）がソースおよびド
    レイン領域を含み、ソースおよびドレイン領域はＮ型ドーパントでドープされ、
    電圧源はトランジスタドレイン電圧源である、請求項２に記載の半導体装置。
  7. 【請求項７】 第１のＳＯＩトランジスタがソースおよびドレイン領域を含
    み、ソースおよびドレイン領域はＰ型ドーパントでドープされ、電圧源はトラン
    ジスタソース電圧源である、請求項２に記載の半導体装置。
  8. 【請求項８】 比較的重度にドープされた領域（Ｊ）が１立方センチメート
    ルあたり約１０19原子から１立方センチメートルあたり約１０21原子の値になる
    ようにドープされ、比較的軽度にドープされた領域（Ｋ）が１立方センチメート
    ルあたり約１０14原子から１立方センチメートルあたり約１０18原子の値になる
    ようにドープされる、請求項３に記載の半導体装置。
  9. 【請求項９】 半導体装置であって、第１のトランジスタ（８０）がゲート
    （９０）を含み、前記装置はさらに、ゲートと遷移領域（８２）とを相互接続し
    て、ダイナミックスレッショルド金属酸化物シリコン（ＤＴＭＯＳ）装置を確立
    するコンダクタ（９２）を含む、請求項２に記載の半導体装置。
  10. 【請求項１０】 半導体装置であって、第１のＳＯＩトランジスタ（９４）
    がエミッタ（１０２）およびゲート（９１）を含み、前記装置はさらに、ゲート
    （９６）とエミッタとを相互接続して横方向のバイポーラトランジスタを確立す
    るコンダクタ（１１２）を含み、ゲート（９６）は第１の導電型である、請求項
    ２に記載の半導体装置。
  11. 【請求項１１】 電力供給電圧源が、バイアスされた金属酸化物シリコン（
    ＭＯＳ）装置（Ｑ２）を確立するための可変の電圧を出力する、請求項１に記載
    の半導体装置。
  12. 【請求項１２】 シリコン基板（１５６）と、 基板（１５４）上のシリコン酸化物絶縁体（ＳＯＩ）と、 ＳＯＩ層（１５４）上の第１の導電型を有する少なくとも１つの比較的軽度に
    ドープされた半導体領域（１２２，１２２ａ）と、 比較的軽度にドープされた半導体領域（１２２，１２２ａ）上の第１の導電型
    を有する少なくとも第１および第２の比較的重度にドープされた半導体領域（１
    ２４，１２６，１４６，１５６）と、 第１の比較的重度にドープされた半導体領域と第２の比較的重度にドープされ
    た半導体領域との間の少なくとも１つのフィールド酸化物層（１２３）と、 第１および第２の比較的重度にドープされた半導体領域（１２４，１２６，１
    ４６，１４８）とそれぞれ接触している少なくとも第１および第２のオーミック
    コネクタ（１２８，１３０，１５０，１５２）とを含む、半導体ピンチレジスタ
    （１２０，１４０）。
  13. 【請求項１３】 フィールド酸化物層（１４２）上のポリシリコン層と、 ポリシリコン層（１４２）と接触しているオーミックコネクタ（１４４）とを
    さらに含む、請求項１２に記載の半導体ピンチレジスタ（１２０，１４０）。
  14. 【請求項１４】 半導体ダイオードであって、 シリコン基板（１７２）と、 基板（１７２）上のシリコン酸化物絶縁体（ＳＯＩ）層と、 ＳＯＩ層（１７２）上の第１の導電型を有する少なくとも１つの比較的軽度に
    ドープされた半導体領域（１７６）と、 比較的軽度にドープされた半導体領域（１７２）上のそれぞれ第１および第２
    の導電型を有する少なくとも第１および第２の比較的重度にドープされた半導体
    領域（１８０，１８２）とを含み、第１および第２の導電型が互いに逆になって
    おり、前記半導体ダイオードはさらに、 第１および第２の比較的重度にドープされた半導体領域とそれぞれ接触してい
    る少なくとも第１および第２のオーミックコネクタ（１８４，１８６）を含む、
    半導体ダイオード。
  15. 【請求項１５】 シリコン酸化物絶縁体（ＳＯＩ）装置を製造するための方
    法であって、 少なくとも１つのシリコン基板（１２）上に少なくとも１つのＳＯＩ層（１４
    ）を堆積するステップと、 ＳＯＩ層（１４）上に少なくとも１つの本体領域（Ｇ）を支持するステップと
    を含み、本体領域（Ｇ）は第１の導電型によって特徴づけられ、前記方法はさら
    に、 少なくとも１つのソースおよびドレイン領域（Ｃ）を本体領域（Ｇ）と並置す
    るステップを含み、ソースおよびドレイン領域（Ｃ）は第２の導電型によって特
    徴付けられ、前記方法はさらに、 少なくとも１つの遷移領域（Ｈ）をＳＯＩ層の上方の本体領域近傍に配置する
    ステップを含み、遷移領域（Ｈ）は遷移導電型によって特徴づけられ、遷移導電
    型は本体領域（Ｇ）におけるフローティング本体効果を抑制するためには第１の
    導電型として確立され、遷移導電型は本体領域（Ｇ）を分離するためには第２の
    導電型として確立される、方法。
  16. 【請求項１６】 遷移領域をオーミックコネクタ（Ｉ）と接触させるステッ
    プをさらに含む、請求項１５に記載の方法。
  17. 【請求項１７】 遷移領域（Ｈ）において、比較的重度にドープされた領域
    （Ｊ）と比較的軽度にドープされた領域（Ｋ）を確立するステップをさらに含み
    、オーミックコネクタ（Ｉ）が比較的重度にドープされた領域（Ｊ）に接触する
    、請求項１６に記載の方法。
  18. 【請求項１８】 オーミックコネクタ（Ｉ）を電圧源に接続するステップを
    さらに含む、請求項１６に記載の方法。
  19. 【請求項１９】 電圧源は、ソースおよびドレイン領域（Ｃ）がＮ型ドーパ
    ントでドープされるときトランジスタドレイン電圧源になるように確立され、電
    圧源は、ソースおよびドレイン領域がＰ型ドーパントでドープされるときトラン
    ジスタソース電圧源になるように確立される、請求項１８に記載の方法。
  20. 【請求項２０】シリコン酸化物絶縁体（ＳＯＩ）装置であって、 少なくとも１つのＳＯＩ層（１４）と、 ＳＯＩ層（１４）を支持する少なくとも１つのシリコン基板（１２）と、 ＳＯＩ層（１４）上の少なくとも１つの本体領域（Ｇ）とを含み、本体領域（
    Ｇ）は第１の導電型によって特徴付けられ、前記装置はさらに、 本体領域（Ｇ）と並置された少なくともソースおよびドレイン領域（Ｃ）を含
    み、ソースおよびドレイン領域（Ｃ）は第２の導電型によって特徴付けられ、前
    記装置はさらに、 ＳＯＩ層（１４）上方の本体領域（Ｇ）の近傍に配置された少なくとも１つの
    遷移領域（Ｈ）を含み、遷移領域（Ｈ）は遷移導電型によって特徴づけられ、遷
    移導電型は、本体領域（Ｇ）におけるフローティング本体効果を抑制するために
    は第１の導電型に確立され、遷移導電型は、本体領域（Ｇ）を分離するためには
    第２の導電型に確立される、シリコン酸化物絶縁体（ＳＯＩ）装置。
  21. 【請求項２１】 遷移領域と電気に接触しているオーミックコネクタ（Ｉ）
    をさらに含む、請求項２０に記載の装置。
  22. 【請求項２２】 遷移領域（Ｉ）が比較的重度にドープされた領域および比
    較的軽度にドープされた領域（Ｋ）を含み、オーミックコネクタ（Ｉ）が比較的
    重度にドープされた領域（Ｊ）に接触する、請求項２１に記載の装置。
  23. 【請求項２３】 オーミックコネクタ（Ｉ）に接続された電圧源をさらに含
    み、電圧源は、ソースおよびドレイン領域がＮ型ドーパントでドープされるとき
    ドランジスタドレイン電圧源として確立され、電圧源は、ソースおよびドレイン
    領域がＰ型ドーパントでドープされるときトランジスタソース電圧源として確立
    される、請求項２１に記載の装置。
  24. 【請求項２４】 比較的重度にドープされた領域（Ｊ）が１立方センチメー
    トルあたり約１０19原子から１立方センチメートルあたり約１０21原子の値にな
    るようにドープされ、比較的軽度にドープされた領域が１立方センチメートルあ
    たり約１０14原子から１立方センチメートルあたり約１０18原子の値になるよう
    にドープされる、請求項２２に記載の装置。
  25. 【請求項２５】 ゲート（９０）と、 ゲート（９０）と遷移領域（８２）とを相互接続してダイナミックスレッショ
    ルド金属酸化物シリコン（ＤＴＭＯＳ）装置を確立するコンダクタとをさらに含
    む、請求項２０に記載の装置。
  26. 【請求項２６】 エミッタ（１０２）と、 ゲート（９５）と、 ゲート（９５）とエミッタ（１０２）とを相互接続して横方向のバイポーラト
    ランジスタ（９４）を確立するコンダクタ（１１２）とを含む装置であって、ゲ
    ートは第１の導電型を有する、請求項２０に記載の装置。
  27. 【請求項２７】 電圧源が、バイアスされた金属酸化物シリコン（ＭＯＳ）
    装置を確立するために可変の電圧を出力する、請求項２３に記載の装置。
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