JP3176253B2 - 回路基板 - Google Patents

回路基板

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、アクティブマトリクス
型液晶表示装置やその他の電子回路に用いられ、トラン
ジスタ素子が形成される回路基板に関する。
【0002】
【従来の技術】上述したトランジスタ素子は、ゲート電
極、ソース電極およびドレイン電極を備える。そのゲー
ト電極に関し、従来、半導体プロセスにおいては、高温
に耐え得るゲート電極材料として、耐熱性を有するシリ
コン材料や高融点金属材料などが用いられていた。
【0003】しかし、このような電極材料を液晶表示装
置等に適用する場合は、配線抵抗が高くなるので、低抵
抗な材料の検討が進められている。最近、低温技術を用
いてトランジスタ素子等を形成する技術が進められ、ゲ
ート電極材料として低抵抗なアルミニウム等の金属材料
が利用されるようになってきた。
【0004】アルミニウム等の金属材料を電極材料に用
いた場合、電極表面に陽極酸化法にて陽極酸化膜を形成
することにより、耐腐食性に優れ、ヒロック等による劣
化を防ぎ、電気的な絶縁を確実に行うことができる。ま
た、上述した液晶表示装置の画素のオン・オフを制御す
る画素トランジスタのゲート電極に、上記陽極酸化膜を
利用し、画素トランジスタのソース部およびドレイン部
にオフセット領域を形成することが可能となる。より詳
細には、ゲート電極の表面を覆う陽極酸化膜の上からゲ
ート電極の下側の半導体層にイオン注入して得られるソ
ース部およびドレイン部が、ゲート電極の端と、ソース
部およびドレイン部の各端との間に陽極酸化膜の厚み分
の隙間、つまりオフセット領域が形成される。このよう
な構成とすると、画素トランジスタのリーク電流を減ら
すことができ、また、ドレイン耐圧が向上して信頼性に
優れた液晶表示装置が得られる。
【0005】
【発明が解決しようとする課題】上述のように陽極酸化
法により電極表面に陽極酸化膜を形成した場合には様々
な利点が得られるが、陽極酸化を行う上でいくつかの問
題点もある。例えば、陽極酸化を行うには、溶液中に金
属電極が形成された基板を浸し、その金属電極に通電す
ることにより陽極酸化膜を形成する。しかし、その通電
時の電圧、電流および時間の微妙な制御が必要で、しか
も溶液の劣化等により作製の度に陽極酸化膜の厚みにば
らつきが生じていた。
【0006】また、同一基板上に画素トランジスタと、
その画素トランジスタを駆動する駆動用トランジスタと
を形成した駆動回路一体型の液晶表示装置の場合、駆動
回路用トランジスタは動作周波数を上げるためにON電
流の大きなトランジスタ特性が必要であり、画素用トラ
ンジスタには画像信号のリークを防ぐためにOFF電流
の低いトランジスタ特性が必要である。そこで、駆動用
トランジスタはオフセット幅を短くし、画素用トランジ
スタはオフセット幅を長くするのが好ましく、同一基板
上においてトランジスタの使用目的に応じて数種類のオ
フセット幅が必要とされていた。このため、陽極酸化用
の電圧端子を分けて、各々の通電時の電圧や電流を変化
させるか、または通電時間を変化させることにより陽極
酸化膜の膜厚を変える必要があり、プロセスが複雑にな
っていた。
【0007】本発明は上記従来技術の問題点を解決すべ
くなされたものであり、ゲート電極配線表面に陽極酸化
法により酸化膜を形成する際に、陽極酸化条件の微妙な
制御が不要であり、膜厚のばらつきがなく、さらに、数
種類の異なった膜厚の酸化膜を簡単なプロセスにより形
成することができる回路基板を提供することを目的とす
る。
【0008】
【課題を解決するための手段】本発明の回路基板は、一
端部がトランジスタ素子用のゲート電極とされ、金属を
主成分とする配線と、該配線の他端側が接続され、該配
線に陽極酸化用の電圧を印加する電圧印加端子と、該配
線の一部であって該配線の該電圧印加端子寄りの位置
、該配線の一部の線幅および膜厚の少なくとも一方が
変化した状態で設けられた陽極酸化制御手段とを備え、
該電圧印加端子から該配線に陽極酸化用の電圧が印加さ
れて、該配線の表面が陽極酸化されると共に該陽極酸化
制御手段にて該配線の陽極酸化程度が制御される構成と
なっており、そのことにより上記目的が達成される。
【0009】本発明の回路基板は、分岐した複数の一端
部を有し、各一端部がトランジスタ素子用のゲート電極
とされ、かつ、他端部が共通化された、金属を主成分と
する配線と、該配線の他端側の共通化された部分が接続
され、該配線に陽極酸化用の電圧を印加する電圧印加端
子と、該共通化された配線部分に、該配線の一部の線幅
および膜厚の少なくとも一方が変化した状態で設けられ
た陽極酸化制御手段とを備え、該電圧印加端子から該配
線に陽極酸化用の電圧が印加されて、該配線の表面が陽
極酸化されると共に該陽極酸化制御手段にて該配線の各
分岐部分の陽極酸化程度が同一に制御される構成となっ
ており、そのことにより上記目的が達成される。
【0010】本発明の回路基板は、一端部がトランジス
タ素子用のゲート電極とされ、金属を主成分とする複数
の配線と、各配線の他端側が接続され、各配線に陽極酸
化用の電圧を印加する電圧印加端子と、各配線の一部で
あって各配線の該電圧印加端子寄りの位置に、相互に並
列に設けられた陽極酸化制御手段とを備え、該電圧印加
端子から各配線に陽極酸化用の電圧が印加されて、各配
線の表面が陽極酸化されると共に各配線の陽極酸化程度
が該当する陽極酸化制御手段にて異なるよう制御される
構成となっており、そのことにより上記目的が達成され
る。
【0011】本発明の回路基板は、複数位置で分岐さ
れ、1つの端部を残し他の各端部がトランジスタ素子用
のゲート電極とされた、金属を主成分とする配線と、該
配線の該1つの端部が接続された陽極酸化用の電圧印加
端子と、該配線の複数位置に、相互に直列に設けられた
陽極酸化制御手段とを備え、該電圧印加端子から該配線
に陽極酸化用の電圧が印加されて、該配線の表面が陽極
酸化されると共に各分岐配線部分の陽極酸化程度が該当
する陽極酸化制御手段にて異なるよう制御される構成と
なっており、そのことにより上記目的が達成される。
【0012】本発明の回路基板において、前記陽極酸化
制御手段は、前記配線の一部の線幅および膜厚の少なく
とも一方変化さた構成とすることができる。
【0013】
【作用】本発明においては、陽極酸化用の電圧印加端子
とゲート電極との間に、陽極酸化制御手段が形成されて
いる。陽極酸化により金属配線が酸化されて、この陽極
酸化制御手段の部分が完全に酸化膜になると、その酸化
膜により通電が停止するので、ゲート電極部分で陽極酸
化が停止する。この陽極酸化制御手段により、ゲート電
極表面に所望の膜厚の陽極酸化膜が形成された時に通電
を停止できる。従って、通電時の電圧、電流および時間
の微妙な制御が不要となり、溶液の劣化等によりゲート
電極表面に形成される陽極酸化膜の膜厚にばらつきが生
じることがない。
【0014】この陽極酸化制御手段を、電圧印加端子と
各ゲート電極との間に並列にまたは直列に設けることに
より、各部分で通電が停止する時間を異ならせることが
できる。従って、一度の陽極酸化工程で数種類の膜厚の
陽極酸化膜を形成することができる。
【0015】この陽極酸化制御手段として、配線の一部
の線幅または膜厚を変化させた構成とすると、ゲート電
極を一端部とする配線のパターン形成時に同時に陽極酸
化制御手段を形成でき、工程の簡略化が可能である。
【0016】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
【0017】(実施例1)図1は実施例1の回路基板を
示す平面図であり、図2(a)は図1のA−A’断面
図、図2(b)は図1のB−B’断面図である。図3は
本実施例における陽極酸化工程を示す断面図であり、
(a)はオフセット形成前におけるトランジスタ部分で
の断面図、(b)はオフセット形成後におけるトランジ
スタ部分での断面図、(c)はオフセット形成前におけ
る陽極酸化制御手段部分での断面図、(d)はオフセッ
ト形成後における陽極酸化制御手段部分での断面図を示
す。尚、図3において、同一の部分は図2と同一の番号
で示している。
【0018】この回路基板は、図1および図2に示すよ
うに、絶縁性基板201上に複数(図示例では3つ)の
TFTが形成されている。各TFTは、島状にパターン
形成した半導体層202の上に、絶縁膜203を間に介
してゲート電極配線204の一部であるゲート電極20
4aが形成されている。ゲート電極204aを含むゲー
ト電極配線204の表面には、無孔質の陽極酸化膜20
5と多孔質の陽極酸化膜206とが形成されている。無
孔質の陽極酸化膜205はゲート電極204aを含むゲ
ート電極配線204の上側の表面に形成され、多孔質の
陽極酸化膜206はゲート電極204aを含むゲート電
極配線204の両側面に形成されている。この側面に形
成された陽極酸化膜206の厚み部分が後述するオフセ
ット領域に相当する。
【0019】絶縁膜203上には、コンタクトホール2
07に一部充填された状態で一対の引出し電極208が
形成され、各引出し電極208は半導体層202のソー
ス部202aおよびドレイン部202bと電気的に接続
されている。ソース部202aの端とゲート電極204
aの端とは、陽極酸化膜206の厚み寸法分ずれてお
り、そのずれた部分がオフセット領域となっている。一
方、ドレイン部202bの端とゲート電極204aの端
とは、陽極酸化膜206の厚み寸法分ずれており、その
ずれた部分がオフセット領域となっている。
【0020】各ゲート電極配線204のゲート電極20
4aとは反対側の端部は、1本の共通配線とされて陽極
酸化用の電圧印加端子103に電気的に接続されてい
る。また、上記1本の共通配線部分には配線パターンの
幅を細くした陽極酸化制御手段104が設けられてい
る。上記陽極酸化膜206は、電圧印加端子103に外
部から電圧を印加し、各ゲート電極配線204の表面を
陽極酸化することにより形成されたものである。
【0021】この回路基板は、以下のようにして作製さ
れる。
【0022】まず、絶縁性基板201上に島状パターン
の半導体層202を形成する。絶縁性基板201として
は、ガラス、石英等を用いることができる。半導体層2
02としては、例えばSiやSiGe等の非晶質、微結
晶、多結晶、単結晶体を使用することができ、膜厚は3
0〜150nm程度とする。たとえば、非晶質シリコン
半導体の場合、プラズマCVD法によりSiH4ガスと
2ガスとを用いて基板温度200〜300℃で成膜す
る。微結晶シリコン半導体の場合、プラズマCVD法に
よりSiH4ガス/H2ガス比率を1/30〜1/100
の範囲として基板温度200〜400℃で成膜する。多
結晶シリコン半導体の場合、減圧CVD法により基板温
度450℃で成膜した非晶質シリコン膜または上述した
プラズマCVD法で成膜した非晶質シリコン膜をN2
ス中550〜600℃で24時間アニールすることによ
り多結晶シリコン膜とする。尚、原料ガスとしてはSi
4ガスの他にSi26ガスを用いてもよい。また、多
結晶シリコン膜は初めから多結晶シリコン膜として成膜
することもでき、あるいは上述の非晶質シリコン膜にレ
ーザ光やランプ光を照射して多結晶シリコン膜とするこ
ともできる。半導体膜の材料としては、Si以外にSi
Ge等も同様にして用いることができる。このようにし
て作製した半導体膜をエッチングによりパターニングし
て、島状の半導体層202を形成する。
【0023】次に、この半導体層202を覆うように絶
縁膜203を成膜する。成膜方法は、常圧CVD法、ス
パッタリング法、減圧CVD法、プラズマCVD法また
はリモートプラズマCVD法等により行うことができ、
膜厚は50〜150nm程度とする。この実施例では、
常圧CVD法により430℃でSiH4ガスとO2ガスと
を用いてSiO2膜を成膜した。尚、段差の被覆性を良
好にするには、TEOS(Tetra−Ethyl−O
rtho−Silicate、Si(OC254)ガ
スを用いた常圧CVD法やプラズマCVD法等を用いて
もよい。また、絶縁膜203としては、SiO2以外に
SiNx、Al23、Ta25等やこれらの組み合わせ
を用いてもよい。その後、この絶縁膜を改善するため
に、N2雰囲気中600℃で12hのアニールを行う。
【0024】続いて、ゲート電極204aを含むゲート
電極配線204となる金属膜を成膜する。この金属膜と
しては、Al、Ta、Nb、Ti等を主成分とする陽極
酸化可能な金属を用いることができ、膜厚は200〜4
00nmとする。特に、Al、AlSi、AlTi、A
lSc等のアルミニウムを主成分とする金属を用いた場
合には、低抵抗な電極配線を形成することができるので
望ましい。この実施例では、スパッタリング法によりア
ルミニウムを主成分とする金属を基板全面に成膜した。
【0025】その後、基板全面に成膜した金属膜に陽極
酸化を行って、図3(a)および(c)に示すような表
面保護のための陽極酸化膜205を形成する。この陽極
酸化は、例えば、酒石酸や硝酸等をエチレングリコール
等の有機溶媒で希釈した溶液中に基板を浸して、80V
の電圧を印加することにより行われ、無孔質の陽極酸化
膜205が金属膜表面に形成される。この無孔質の陽極
酸化膜205は、後で行うオフセット形成のための陽極
酸化工程では金属電極上面のバリヤとなり、金属電極の
側面のみに陽極酸化膜が形成される。この無孔質の陽極
酸化膜205は、金属電極の抵抗が増加しないように、
可能な限り薄い方が望ましい。
【0026】次に、金属膜のパターニングを行って、ゲ
ート電極204aを含むゲート電極配線204形成す
る。この時、陽極酸化用の電圧印加端子103も形成
し、同時に、電圧印加端子103とゲート電極204a
との間に、一定厚み(幅方向)が陽極酸化されれば絶縁
性の酸化膜となって通電が停止するように、陽極酸化制
御手段104を形成する。この陽極酸化制御手段104
の幅は、所望のオフセット幅に応じて異なるが、例えば
200nm〜4μm程度とする。
【0027】続いて、陽極酸化を行って陽極酸化膜20
6を形成する。この陽極酸化は、例えば、クエン酸また
はシュウ酸、硫酸等の水溶液中に基板を浸して、8Vの
電圧を印加することにより行われる。この条件で陽極酸
化を行うことにより、ゲート電極配線204の側面から
多孔質な酸化アルミニウム膜の形成が進む。図3(b)
および(d)に示すように、陽極酸化制御手段104が
完全に酸化されると、導電性がなくなって陽極酸化制御
手段104より先の部分では電圧が印加されなくなり、
陽極酸化が停止する。このため、ゲート電極204aの
表面に、陽極酸化制御手段104の幅に応じた厚みの陽
極酸化膜206が形成されて陽極酸化が停止するので、
陽極酸化条件の微妙な制御が不要となり、溶液の劣化等
にも影響されない。従って、図4(a)に示した従来の
陽極酸化工程のような複雑な工程は不要となり、図4
(b)に示すような簡単な工程により陽極酸化を行うこ
とができる。また、ゲート電極204aを含むゲート電
極配線204の上面には無孔質の陽極酸化膜205が形
成されているので、陽極酸化膜206は、陽極酸化制御
手段104の幅に応じて横方向に膜厚約100nm〜2
μmに形成される。この陽極酸化膜206の膜厚によ
り、トランジスタのオフセット領域が形成される。
【0028】その後、陽極酸化用の前記共通配線部分を
エッチング除去して各TFTを分離し、イオンドーピン
グ装置を用いて不純物イオン(この実施例ではリン元素
またはボロン元素を含むイオンを用いた)を注入する。
イオンドーピング装置を用いた場合の注入条件は、例え
ば水素希釈5%のPH3ガスをガス導入口より導入し、
プラズマ形成のための高周波パワーを100〜200
W、イオンのトータル加速電圧を10〜100kV、全
イオン注入量を2×1014〜5×1016個/cm2とす
る。この時、ゲート電極204aおよび陽極酸化膜20
6下の半導体層202には不純物は注入されずにチャネ
ル部202cが形成される。この不純物イオン注入は、
イオンドーピング装置以外にイオン注入装置を用いて行
ってもよい。次に、この不純物イオンを、例えば600
℃で20時間の熱アニールを行うことにより活性化させ
て、チャネル部202cの両側にソース部202aおよ
びドレイン部202bを形成する。この不純物イオンの
活性化は、レーザ等の強光を照射することにより行って
もよい。
【0029】最後に、絶縁膜203にコンタクトホール
207を形成し、その上にスパッタリング法により金属
膜を成膜してパターニングすることにより、引き出し電
極208を形成して薄膜トランジスタが完成する。
【0030】本実施例においては、陽極酸化用の電圧印
加端子とゲート電極との間に、陽極酸化制御手段を形成
することにより、ゲート電極表面に形成される陽極酸化
膜の膜厚を制御できた。従って、陽極酸化条件の微妙な
制御が不要であり、溶液の劣化等によりゲート電極表面
に形成される陽極酸化膜の膜厚にばらつきが生じること
がなく、再現性良くオフセット構造のトランジスタを作
製することができた。また、この陽極酸化制御手段は、
ゲート電極配線のパターニングと同時に形成することが
できるので、工程を複雑にすることがなかった。また、
陽極酸化膜により、アルミニウムからヒロックが成長す
るのを抑え、耐腐食性を向上させ、配線層間の電気分離
を確実にできた。さらに、ゲート電極としてアルミニウ
ムを含む金属材料を用いると、低抵抗なゲートおよびバ
スラインを形成できるので、アクティブマトリクス型液
晶表示装置に適用するのに非常に有利である。
【0031】(実施例2)図5は実施例2の回路基板の
要部を示す平面図であり、図5のC−C’断面は図2と
同様の構造となっている。図5において、501は島状
の半導体層、502はゲート電極配線、503は陽極酸
化用の電圧印加端子、504、505および506は各
ゲート電極配線502に設けられ、相互に並列な陽極酸
化制御手段、507はコンタクトホール、508は引き
出し電極を示す。この回路基板は、陽極酸化用の電圧印
加端子503と各ゲート電極502との間に、配線の幅
を変化させた陽極酸化制御手段504、505、506
を並列に形成して陽極酸化を行うことにより、各トラン
ジスタのオフセット幅を変化させたものである。
【0032】この回路基板は、以下のようにして作製す
ることができる。
【0033】まず、絶縁性基板の上に島状パターンの半
導体層501を形成し、それを覆うように絶縁膜を成膜
する。この半導体層501および絶縁膜の形成は、実施
例1の半導体層202、絶縁膜203と同様に行うこと
ができる。
【0034】次に、ゲート電極を含むゲート電極配線5
02となる金属膜を成膜する。この金属膜は、実施例1
と同様の材料を用いて同様に形成することができる。こ
の実施例では、スパッタリング法により膜厚200〜4
00nm程度のアルミニウムを主成分とする金属を基板
全面に成膜した。
【0035】続いて、基板全面に成膜した金属膜に陽極
酸化を行って、金属膜の上表面に表面保護のための陽極
酸化膜(図3の205に相当)を形成する。この陽極酸
化は、実施例1の陽極酸化膜205と同様にして行うこ
とができる。
【0036】その後、金属膜のパターニングを行ってゲ
ート電極を含むゲート電極配線502を形成する。この
時、陽極酸化用の電圧印加端子503も形成するが、同
時に、電圧印加端子503と各ゲート電極との間に、一
定厚み(幅方向)が陽極酸化されれば絶縁性の酸化膜と
なって通電が停止するように、陽極酸化制御手段50
4、505、506を形成する。各陽極酸化制御手段5
04、505、506は互いに並列に接続し、各々の幅
は、所望のオフセット幅により異なるが、例えば200
nm〜4μm程度に形成する。
【0037】続いて、陽極酸化を行って陽極酸化膜(図
3の206に相当)を形成する。この陽極酸化は、例え
ば、クエン酸またはシュウ酸、硫酸等の水溶液中に基板
を浸して、8Vの電圧を印加することにより行われる。
この条件で陽極酸化を行うことにより、ゲート電極配線
502の側面から多孔質な酸化アルミニウム膜の形成が
進む。陽極酸化制御手段504、505、506が各々
完全に酸化されると、導電性がなくなって陽極酸化制御
手段504、505、506より先の部分では電圧が印
加されなくなり、陽極酸化が停止する。ゲート電極配線
502の一部であるゲート電極の表面に、各陽極酸化制
御手段504、505、506の幅に応じた厚みの陽極
酸化膜が形成されて陽極酸化が停止するので、陽極酸化
条件の微妙な制御が不要となり、溶液の劣化等にも影響
されない。従って、従来の陽極酸化工程のような複雑な
工程は不要となり、簡単な工程により陽極酸化を行うこ
とができる。ゲート電極を含むゲート電極配線502の
上表面には無孔質の陽極酸化膜が形成されているので、
側面に形成される多孔質の陽極酸化膜は陽極酸化制御用
の各陽極酸化制御手段504、505、506の幅に応
じて横方向に膜厚約100nm〜2μmに形成される。
この多孔質の陽極酸化膜の膜厚により、トランジスタの
オフセット領域が形成される。
【0038】図6に、オフセット幅を変化させた場合の
トランジスタ特性を示す。601はオフセット幅を短く
した場合のトランジスタ特性を示し、オン電流が高いの
で液晶表示装置の駆動用トランジスタに適している。6
02はオフセット幅を長くした場合のトランジスタ特性
を示し、オン電流は低いがオフ電流を低くできるため、
液晶表示装置の画素用トランジスタに適している。従っ
て、陽極酸化制御手段504、505、506の幅を変
化させて、オフセットの幅を変化させることにより、目
的に応じたトランジスタ特性を得ることができる。
【0039】その後、陽極酸化用の共通電極部分をエッ
チング除去して各トランジスタを分離し、実施例1と同
様にして不純物イオンの注入および活性化を行う。
【0040】最後に、絶縁膜にコンタクトホール507
を形成し、その上にスパッタリング法により金属膜を成
膜してパターニングすることにより、引き出し電極50
8を形成して薄膜トランジスタが完成する。
【0041】本実施例においても、陽極酸化用の電圧印
加端子とゲート電極との間に、陽極酸化制御手段を形成
することにより、ゲート電極表面に形成される陽極酸化
膜の膜厚を制御できた。従って、陽極酸化条件の微妙な
制御が不要であり、溶液の劣化等によりゲート電極表面
に形成される陽極酸化膜の膜厚にばらつきが生じること
がなく、再現性良くオフセット構造のトランジスタを作
製することができた。また、この陽極酸化制御手段は、
ゲート電極配線のパターニングと同時に形成することが
できるので、工程を複雑にすることがなかった。また、
陽極酸化膜により、アルミニウムからヒロックが成長す
るのを抑え、耐腐食性を向上させ、配線層間の電気分離
を確実にできた。さらに、ゲート電極としてアルミニウ
ムを含む金属材料を用いると、低抵抗なゲートおよびバ
スラインを形成できるので、アクティブマトリクス型液
晶表示装置に適用するのに非常に有利である。
【0042】さらに、本実施例の場合には、陽極酸化用
の電圧印加端子と各ゲート電極との間に、陽極酸化制御
手段として、幅を変化させた配線パターンを並列に形成
することにより、一度の陽極酸化工程で数種類のオフセ
ット幅のトランジスタを作製することができた。
【0043】(実施例3)図7は実施例3の回路基板の
要部を示す平面図であり、図7のD−D’断面は図2と
同様の構造となっている。図7において、701は島状
の半導体層、702は複数の位置で分岐したゲート電極
配線、703は陽極酸化用の電圧印加端子、704、7
05および706は分岐した各ゲート電極配線部分に設
けられた陽極酸化制御手段、707はコンタクトホー
ル、708は引き出し電極を示す。この回路基板は、陽
極酸化用の電圧印加端子703と各ゲート電極702と
の間に、電圧印加端子703から遠い側に向かうほど幅
が細い陽極酸化制御手段704、705、706を直列
に形成して陽極酸化を行うことにより、各トランジスタ
のオフセット幅を変化させたものである。
【0044】この回路基板は、以下のようにして作製す
ることができる。
【0045】まず、絶縁性基板上に島状にパターン形成
した半導体層701を形成し、それを覆うように絶縁膜
を成膜する。この半導体層701および絶縁膜の形成
は、実施例1の半導体層202、絶縁膜203と同様に
行うことができる。
【0046】次に、ゲート電極を含むゲート電極配線7
02となる金属膜を成膜する。この金属膜は、実施例1
と同様の材料を用いて同様に形成することができる。こ
の実施例では、スパッタリング法により膜厚200〜4
00nm程度のアルミニウムを主成分とする金属を基板
全面に成膜した。
【0047】続いて、基板全面に成膜した金属膜に陽極
酸化を行って、金属膜の上表面に金属膜表面保護のため
の陽極酸化膜(図3の205に相当)を形成する。この
陽極酸化は、実施例1の陽極酸化膜205と同様にして
行うことができる。
【0048】その後、金属膜のパターニングを行ってゲ
ート電極を含むゲート電極配線702を形成する。この
時、陽極酸化用の電圧印加端子703も形成するが、同
時に、電圧印加端子703と各ゲート電極との間に直列
に、一定厚み(幅方向)が陽極酸化されれば絶縁性の酸
化膜となって通電が停止するように、陽極酸化制御手段
704、705、706を形成する。各陽極酸化制御手
段704、705、706は互いに直列に接続し、各々
の幅は、所望のオフセット幅により異なるが、例えば2
00nm〜4μm程度の範囲で、電極印加端子703か
ら反対側に形成されたものほど細くなるように形成す
る。
【0049】続いて、陽極酸化を行って多孔質の陽極酸
化膜(図3の206に相当)を形成する。この陽極酸化
は、例えば、クエン酸またはシュウ酸、硫酸等の水溶液
中に基板を浸して、8Vの電圧を印加することにより行
われる。この条件で陽極酸化を行うことにより、ゲート
電極配線702の側面から多孔質な酸化アルミニウム膜
の形成が進む。陽極酸化制御手段704、705、70
6が各々完全に酸化されると、導電性がなくなって陽極
酸化制御手段704、705、706より先の部分では
電圧が印加されなくなり、陽極酸化が停止する。ゲート
電極の表面には各陽極酸化制御手段704、705、7
06の幅に応じた厚みの多孔質の陽極酸化膜が形成され
て陽極酸化が停止するので、陽極酸化条件の微妙な制御
が不要となり、溶液の劣化等にも影響されない。従っ
て、従来の陽極酸化工程のような複雑な工程は不要とな
り、簡単な工程により陽極酸化を行うことができる。ゲ
ート電極を含むゲート電極配線702の上表面には無孔
質の陽極酸化膜が形成されているので、側面に形成され
る多孔質の陽極酸化膜は各陽極酸化制御手段704、7
05、706の幅に応じて横方向に膜厚約100nm〜
2μmに形成される。この陽極酸化膜の膜厚により、ト
ランジスタのオフセット領域が形成される。
【0050】実施例2で説明したように、オフセットの
幅により異なるトランジスタ特性が得られるので、陽極
酸化制御手段704、705、706の幅を、陽極酸化
用の電圧印加端子703側から反対側に形成されたもの
ほど細くなるように変化させて、オフセットの幅を変化
させることにより、目的に応じたトランジスタ特性を得
ることができる。
【0051】その後、陽極酸化用の共通配線部分をエッ
チング除去して各トランジスタを分離し、実施例1と同
様にして不純物イオンの注入および活性化を行う。
【0052】さらに、絶縁膜にコンタクトホール707
を形成し、その上にスパッタリング法により金属膜を成
膜してパターニングすることにより、引き出し電極70
8を形成して薄膜トランジスタが完成する。
【0053】本実施例においても、陽極酸化用の電圧印
加端子とゲート電極との間に、陽極酸化制御手段を形成
することにより、ゲート電極表面に形成される陽極酸化
膜の膜厚を制御できた。従って、陽極酸化条件の微妙な
制御が不要であり、溶液の劣化等によりゲート電極表面
に形成される陽極酸化膜の膜厚にばらつきが生じること
がなく、再現性良くオフセット構造のトランジスタを作
製することができた。また、この陽極酸化制御手段は、
ゲート電極配線のパターニングと同時に形成することが
できるので、工程を複雑にすることがなかった。また、
陽極酸化膜により、アルミニウムからヒロックが成長す
るのを抑え、耐腐食性を向上させ、配線層間の電気分離
を確実にできた。さらに、ゲート電極としてアルミニウ
ムを含む金属材料を用いると、低抵抗なゲートおよびバ
スラインを形成できるので、アクティブマトリクス型液
晶表示装置に適用するのに非常に有利である。
【0054】さらに、本実施例の場合には、陽極酸化用
の電圧印加端子と各ゲート電極との間に、陽極酸化制御
手段として、電圧印加端子から遠い側に形成されたもの
ほど幅を細く、かつ、直列に形成することにより、一度
の陽極酸化工程で数種類のオフセット幅のトランジスタ
を作製することができた。
【0055】(実施例4)図8は実施例4の回路基板を
示す断面図である。図8(a)は図2(a)と同様の位
置を示し、図8(b)は図2(b)と同様の位置を示
す。図8において、801は絶縁性基板、802は島状
の半導体層、803は絶縁膜、804はゲート電極配
線、804aはゲート電極、805は陽極酸化膜、80
6は陽極酸化用の電圧印加端子、807は陽極酸化制御
手段、808はコンタクトホール、809は引出し電極
を示す。この回路基板は、陽極酸化用の電圧印加端子8
06とゲート電極804aとの間に、配線の厚みを薄く
した陽極酸化制御手段807を形成して陽極酸化を行う
ことにより、トランジスタのオフセット領域を形成した
ものである。
【0056】この回路基板は、以下のようにして作製す
ることができる。
【0057】まず、絶縁性基板801上に島状にパター
ン形成した半導体層802を形成し、それを覆うように
絶縁膜803を成膜する。この半導体層802および絶
縁膜803の形成は、実施例1の半導体層202、絶縁
膜203と同様に行うことができる。
【0058】次に、ゲート電極804aを含むゲート電
極配線804となる2つの金属膜を成膜する。まず、第
1の金属膜を成膜し、陽極酸化制御手段807の部分の
みをパターニングにより剥離する。この第1の金属膜と
しては、Al、Ta、Nb、Ti等を主成分とする陽極
酸化可能な金属を用いることができ、膜厚は200〜4
00nmとする。特に、Al、AlSi、AlTi、A
lSc等のアルミニウムを主成分とする金属を用いた場
合には、低抵抗な電極配線を形成することができるので
望ましい。この実施例では、スパッタリング法によりア
ルミニウムを主成分とする金属膜を膜厚200〜400
nmに成膜し、陽極酸化制御手段807の部分を剥離し
た。続いて、その基板上に第2の金属膜を成膜する。こ
の第2の金属膜としては、第1の金属膜と同様に、A
l、AlSi、AlTi、AlSc等のアルミニウムを
主成分とする金属の他に、Ta、Nb、Ti等を主成分
とする陽極酸化可能な金属を用いることができ、膜厚は
200〜400nmとする。この実施例では、スパッタ
リング法によりアルミニウムを主成分とする金属膜を膜
厚200〜400nmに成膜した。したがって、陽極酸
化制御手段807の部分は、上記第2の金属膜のみから
なる薄い状態となっている。
【0059】続いて、金属膜のパターニングを行って、
ゲート電極804aを含むゲート電極配線804を形成
する。この時、陽極酸化用の電圧印加端子806も同時
に形成する。
【0060】続いて、陽極酸化を行って陽極酸化膜80
5を形成する。この陽極酸化は、例えば、クエン酸また
はシュウ酸、硫酸等の水溶液中に基板を浸して、8Vの
電圧を印加することにより行われる。この条件で陽極酸
化を行うことにより、ゲート電極配線804の上面およ
び側面から多孔質な酸化アルミニウム膜の形成が進む。
【0061】そして、陽極酸化制御手段807を構成す
る、1層からなる第2の金属膜が完全に酸化されると、
導電性がなくなって陽極酸化制御手段807より先の部
分では電圧が印加されなくなり、陽極酸化が停止する。
ゲート電極804aの表面には陽極酸化制御手段807
の厚み、つまり第2の金属膜の厚みに応じた厚みの陽極
酸化膜805が形成されて陽極酸化が停止するので、陽
極酸化条件の微妙な制御が不要となり、溶液の劣化等に
も影響されない。従って、従来の陽極酸化工程のような
複雑な工程は不要となり、簡単な工程により陽極酸化を
行うことができる。陽極酸化膜805は、陽極酸化制御
手段807の厚みに応じて金属配線表面の上面および側
面に膜厚約200nm〜400nmに形成される。この
陽極酸化膜805の膜厚により、トランジスタのオフセ
ット領域が形成される。
【0062】その後、陽極酸化用の共通電極部分をエッ
チング除去して各トランジスタを分離し、実施例1と同
様にして不純物イオンの注入および活性化を行う。
【0063】さらに、絶縁膜803にコンタクトホール
808を形成し、その上にスパッタリング法により金属
膜を成膜してパターニングすることにより、引き出し電
極809を形成して薄膜トランジスタが完成する。
【0064】本実施例においても、陽極酸化用の電圧印
加端子とゲート電極との間に、陽極酸化制御手段を形成
することにより、ゲート電極表面に形成される陽極酸化
膜の膜厚を制御できた。従って、陽極酸化条件の微妙な
制御が不要であり、溶液の劣化等によりゲート電極表面
に形成される陽極酸化膜の膜厚にばらつきが生じること
がなく、再現性良くオフセット構造のトランジスタを作
製することができた。また、この陽極酸化制御手段は、
ゲート電極配線となる金属膜の成膜時に同時に形成する
ことができるので、工程を複雑にすることがなかった。
また、陽極酸化膜により、アルミニウムからヒロックが
成長するのを抑え、耐腐食性を向上させ、配線層間の電
気分離を確実にできた。さらに、ゲート電極としてアル
ミニウムを含む金属材料を用いると、低抵抗なゲートお
よびバスラインを形成できるので、アクティブマトリク
ス型液晶表示装置に適用するのに非常に有利である。
【0065】尚、本実施例4では、第1の金属膜の陽極
酸化制御手段807部分を剥離してその上に第2の金属
膜を成膜することにより、陽極酸化制御手段807部分
のみが薄い金属膜を形成したが、本発明はこれに限らな
い。たとえば、単層の金属膜の陽極酸化制御手段807
部分のみを薄くなるようにエッチングしてもよい。
【0066】
【発明の効果】以上の説明から明らかなように、本発明
によれば、陽極酸化用の電圧印加端子とゲート電極との
間に陽極酸化制御手段が設けられているので、陽極酸化
が一定量進めば陽極酸化を停止させることができる。従
って、通電時の電圧、電流および時間の微妙な制御が不
要であり、溶液の劣化等によりゲート電極表面に形成さ
れる陽極酸化膜の膜厚にばらつきが生じることがなく、
所望の膜厚の陽極酸化膜を再現性良く形成することがで
きる。この陽極酸化制御手段は、配線パターンの一部の
線幅または膜厚を変化させることにより、ゲート電極配
線およびゲート電極配線と同時に形成することができる
ので、工程を複雑にすることなく、簡単に形成すること
ができる。
【0067】このような優れた利点を有する本発明の回
路基板は、アクティブマトリクス型液晶表示装置やその
他の電子回路に広く用いることができる有益な技術であ
る。特に、ゲート電極としてアルミニウムを含む金属材
料を用いると、低抵抗なゲートおよびバスラインを形成
でき、しかも、アルミニウムのヒロック抑え、耐腐食性
を向上させ、配線層間の電気分離を確実にすることがで
きるので、アクティブマトリクス型液晶表示装置に適用
するのに非常に有利である。
【0068】また、陽極酸化制御手段を、電圧印加端子
から並列または直列に設けると、各配線パターンで通電
停止時を異ならせることができる。従って、一度の陽極
酸化工程で数種類の膜厚の酸化被膜を形成することがで
きる。この回路基板を表示駆動一体型のアクティブマト
リクス液晶表示装置に適用すると、一度の陽極酸化工程
で数種類のオフセット幅を形成できるので、各々の目的
に応じた特性のトランジスタを、非常に簡略化された製
造工程により形成することができる。
【図面の簡単な説明】
【図1】実施例1の回路基板の要部を示す平面図であ
る。
【図2】(a)は図1のA−A’断面図であり、(b)
は図1のB−B’断面図である。
【図3】実施例1における陽極酸化工程を示す断面図で
あり、(a)はオフセット形成前におけるトランジスタ
部分での断面図、(b)はオフセット形成後におけるト
ランジスタ部分での断面図、(c)はオフセット形成前
における陽極酸化制御手段部分での断面図、(d)はオ
フセット形成後における陽極酸化制御手段部分での断面
図を示す。
【図4】(a)は従来のアクティブマトリクス基板にお
ける陽極酸化工程のフローチャートであり、(b)は本
発明における陽極酸化工程のフローチャートである。
【図5】実施例2の回路基板の要部を示す平面図であ
る。
【図6】オフセット幅とトランジスタ特性との関係を示
すグラフである。
【図7】実施例3の回路基板の要部を示す平面図であ
る。
【図8】(a)および(b)は実施例4の回路基板の要
部を示す断面図である。
【符号の説明】
202、501、701、802 半導体層 204、502、702、804 ゲート電極配線 103、503、806 電圧印加端子 104、504〜506、704〜706、807 陽
極酸化制御手段 207、507、707、808 コンタクトホール 208、508、708、809 引き出し電極 201、801 絶縁性基板 203、803 絶縁膜 204a、804a ゲート電極 205 陽極酸化膜(無孔質) 206、805 陽極酸化膜(多孔質) 601 オフセット幅を短くした時のトランジスタ特性 602 オフセット幅を長くした時のトランジスタ特性

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 一端部がトランジスタ素子用のゲート電
    極とされ、金属を主成分とする配線と、 該配線の他端側が接続され、該配線に陽極酸化用の電圧
    を印加する電圧印加端子と、 該配線の一部であって該配線の該電圧印加端子寄りの位
    置に、該配線の一部の線幅および膜厚の少なくとも一方
    が変化した状態で設けられた陽極酸化制御手段とを備
    え、 該電圧印加端子から該配線に陽極酸化用の電圧が印加さ
    れて、該配線の表面が陽極酸化されると共に該陽極酸化
    制御手段にて該配線の陽極酸化程度が制御される構成と
    なっている回路基板。
  2. 【請求項2】 分岐した複数の一端部を有し、各一端部
    がトランジスタ素子用のゲート電極とされ、かつ、他端
    部が共通化された、金属を主成分とする配線と、 該配線の他端側の共通化された部分が接続され、該配線
    に陽極酸化用の電圧を印加する電圧印加端子と、 該共通化された配線部分に、該配線の一部の線幅および
    膜厚の少なくとも一方が変化した状態で設けられた陽極
    酸化制御手段とを備え、 該電圧印加端子から該配線に陽極酸化用の電圧が印加さ
    れて、該配線の表面が陽極酸化されると共に該陽極酸化
    制御手段にて該配線の各分岐部分の陽極酸化程度が同一
    に制御される構成となっている回路基板。
  3. 【請求項3】 一端部がトランジスタ素子用のゲート電
    極とされ、金属を主成分とする複数の配線と、 各配線の他端側が接続され、各配線に陽極酸化用の電圧
    を印加する電圧印加端子と、 各配線の一部であって各配線の該電圧印加端子寄りの位
    置に、相互に並列に設けられた陽極酸化制御手段とを備
    え、 該電圧印加端子から各配線に陽極酸化用の電圧が印加さ
    れて、各配線の表面が陽極酸化されると共に各配線の陽
    極酸化程度が該当する陽極酸化制御手段にて異なるよう
    制御される構成となっている回路基板。
  4. 【請求項4】 複数位置で分岐され、1つの端部を残し
    他の各端部がトランジスタ素子用のゲート電極とされ
    た、金属を主成分とする配線と、 該配線の該1つの端部が接続された陽極酸化用の電圧印
    加端子と、 該配線の複数位置に、相互に直列に設けられた陽極酸化
    制御手段とを備え、 該電圧印加端子から該配線に陽極酸化用の電圧が印加さ
    れて、該配線の表面が陽極酸化されると共に各分岐配線
    部分の陽極酸化程度が該当する陽極酸化制御手段にて異
    なるよう制御される構成となっている回路基板。
  5. 【請求項5】 前記陽極酸化制御手段が、前記配線の一
    部の線幅および膜厚の少なくとも一方変化さて構成
    されている請求項3または4に記載の回路基板。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3129223B2 (ja) * 1997-02-28 2001-01-29 日本電気株式会社 半導体装置
US6020222A (en) * 1997-12-16 2000-02-01 Advanced Micro Devices, Inc. Silicon oxide insulator (SOI) semiconductor having selectively linked body
US6303945B1 (en) * 1998-03-16 2001-10-16 Canon Kabushiki Kaisha Semiconductor element having microcrystalline semiconductor material
JP4372943B2 (ja) 1999-02-23 2009-11-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP4662647B2 (ja) * 2001-03-30 2011-03-30 シャープ株式会社 表示装置及びその製造方法
WO2006046676A1 (ja) * 2004-10-25 2006-05-04 Pioneer Corporation 電子回路基板及びその製造方法
US20080207077A1 (en) * 2007-02-26 2008-08-28 3M Innovative Properties Company Fabrication of backplanes allowing relaxed alignment tolerance
CN103915417B (zh) * 2014-04-10 2016-08-17 上海和辉光电有限公司 一种测试器件群测试键
CN105448890B (zh) * 2014-07-04 2018-04-17 上海和辉光电有限公司 一种测试器件群测试键
JP2016111105A (ja) * 2014-12-03 2016-06-20 株式会社Joled 薄膜トランジスタ及びその製造方法、並びに、表示装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4839002A (en) * 1987-12-23 1989-06-13 International Hardcoat, Inc. Method and capacitive discharge apparatus for aluminum anodizing
US5402254B1 (en) * 1990-10-17 1998-09-22 Hitachi Ltd Liquid crystal display device with tfts in which pixel electrodes are formed in the same plane as the gate electrodes with anodized oxide films before the deposition of silicon
JP3120521B2 (ja) * 1991-12-24 2000-12-25 カシオ計算機株式会社 金属膜の陽極酸化方法
US5485019A (en) * 1992-02-05 1996-01-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
JP3121944B2 (ja) * 1992-05-09 2001-01-09 株式会社半導体エネルギー研究所 電子回路の作製方法
US5576225A (en) * 1992-05-09 1996-11-19 Semiconductor Energy Laboratory Co., Ltd. Method of forming electric circuit using anodic oxidation
JP3150792B2 (ja) * 1992-05-09 2001-03-26 株式会社半導体エネルギー研究所 電子回路の作製方法
JPH06163585A (ja) * 1992-11-18 1994-06-10 Nippon Sheet Glass Co Ltd 薄膜トランジスタアレイの製造方法
JP3107941B2 (ja) * 1993-03-05 2000-11-13 株式会社半導体エネルギー研究所 薄膜トランジスタおよびその作製方法
JPH07135323A (ja) * 1993-10-20 1995-05-23 Semiconductor Energy Lab Co Ltd 薄膜状半導体集積回路およびその作製方法
JP3153065B2 (ja) * 1993-12-27 2001-04-03 株式会社半導体エネルギー研究所 半導体集積回路の電極の作製方法

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