KR100201247B1 - 회로 기판 및 그 제조 방법 - Google Patents

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Abstract

회로 기판은 전극, 다수의 분기된 부분을 갖고 있고 주로 금속 재료로 형성된 배선, 분기된 부분을 양극 산화시키기도록 전압을 배선에 인가하는 단자, 및 상기 분기된 부분의 양극 산화의 정도를 제어하는 양극 산화 콘트롤러를 포함한다. 분기된 부분은 반도체 디바이스의 전극으로서 작용한다. 단자는 배선에 접속된다.

Description

회로 기판 및 그 제조 방법
제1도는 본 발명의 회로 기판의 주요 부분을 도시하는 평면도.
제2a도는 제1도에서 라인 A-A'을 따라 절취한 회로 기판의 단면도.
제2b도는 제1도에서 라인 B-B'을 따라 절취한 회로 기판의 단면도.
제3a도는 제1실시예의 양극 산화 공정에서 오프셋 영역을 형성하기 전의 트랜지스터 부분의 단면도.
제3b도는 제1실시예의 양극 산화 공정에서 오프셋 영역을 형성한 후의 트랜
지스터 부분의 단면도.
제3c도는 제1실시예의 양극 산화 공정에서 오프셋 영역을 형성하기 전의 양극 산화 콘트롤러 부분을 도시하는 단면도.
제3d도는 제1실시예의 양극 산화 공정에서 오프셋 영역을 형성하기 후의 양극 산화 콘트롤러 부분을 도시하는 단면도.
제4a도는 종래의 양극 산화 공정의 플로우차트.
제4b도는 본 발명에 따른 양극 산화 공정의 플로우차트.
제5도는 제2실시예의 회로 기판의 주요 부분을 도시하는 평면도.
제6도는 오프셋 폭과 트랜지스터 특성 사이의 관계를 도시하는 그래프.
제7도는 제3실시예의 회로 기판의 주요 부분을 도시하는 평면도.
제8a도 및 제8b도는 제4실시예의 회로 기판의 주요 부분을 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
103 : 전압 인가 단자 104 : 양극 산화 론트롤러
201 : 절연 기판 202 : 반도체층
204a : 게이트 전극 204 : 게이트 라인
206 : 양극 산화막 207 : 론택트 흘
208 : 인출 전극
본 발명은 액티브 매트릭스 액정 디스플래이 장치 또는 다른 전자 회로에 사용하는 트랜지스터가 제공된 기판에 관한 회로 것이다.
액티브 매트릭스 기판 등과 같은 회로 기판 상에 형성된 트랜지스터 디바이스는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 반도체 제조 공정에서, 내열성이 우수한 실리콘 재료 및 융점이 높은 금속 재료는 게이트 전극을 형성하는데 일반적으로 사용되었는데, 이는 이들 재료들이 고온에 견디기 때문이다.
그러나, 이러한 전극 재료는 액정 디스플레이 장치 등의 배선을 형성하는데 사용될 때, 배선 저항을 높인다. 따라서, 저항이 낮은 재료가 이들 응용을 위해 검토되고 있다. 최근에, 저온 기술을 사용하는 트랜지스터 디바이스 등을 형성하는 기술이 개발되어, 게이트 전극을 형성하는 알루미늄과 같은 저저항 금속 재료를 사용하게 되었다.
알루미늄과 같은 저저항 금속 재료가 전극을 형성하는데 사용된 경우에, 양극산화막이 전극의 표면 상에 형성할 때 전기 절연이 보장되는 장점이 실현된다. 이것은 양극 산화막이 내부식성을 전극에 제공하고, 전극에 발생되는 힐록(hillocks)으로 인한 전극의 열화를 방지하기 때문이다.
게다가, 저저항 금속이 액정 디스플레이 장치의 온 상태 또는 오프 상태가 되는 화소를 제어하는 트랜지스터의 게이트 전극을 형성하는데 사용되고, 게이트 절연막이 게이트 전극의 표면을 양극 산화함으로써 형성될 때, 오프셋 영역은 양극산화막을 사용하여 트랜지스터의 반도체층의 소스 영역 및 드레인 영역에 형성될 수 있다. 특히, 소스 및 드레인 영역은 이온을 반도체층 내로 주입함으로써 반도체층에 형성되어, 게이트 전극 아래에 위치된 채널 영역을 샌드위치한다. 게이트 전극 상에 형성된 양극 산화막의 존재로 인해, 양극 산화막의 두께와 등일한 트랜지스터의 채널 길이 방향으로 폭을 갖는 스페이스는 게이트 전극의 엣지와 소스 영역 및 드레인 영역의 엣지 사이에 형성된다. 이 스페이스가 오프셋 영역이다.
이러한 구조에 대해, 트랜지스터의 게이트 전극, 소스 영역 및 드레인 영역 사이에 누설된 전류량은 감소될 수 있다. 또, 드레인의 내압이 향상된다. 결과적으로, 신뢰할 수 있는 액정 디스플레이 장치가 얻어질 수 있다.
상술한 바와 같이, 양극 산화법에 의한 전극의 표면 상에 양극 산화막을 형성하는 경우에, 다양한 이점이 제공될 수 있다. 그러나, 소정의 문제점이 양극 산화 공정에서 발생한다. 예를 들면, 금속 전극의 양극 산화는 금속 전극을 통해 전류 흐름을 형성함으로써 행해지고, 이때 이들 상의 금속 전극을 가진 기판은 용액 내에 담겨 밌다. 그러므로, 원하는 특성을 갖는 양극 산화막을 얻기 위해서는 전류흐름동안의 전압, 전류 및 시간 주기를 주의 깊게 제어할 필요가 있다. 또한, 양극 산화막의 두께는 용액의 열화 등으로 인해, 생산시마다 다르다.
더구나, 화소 트랜지스터, 및 화소 트랜지스터를 구동하는 구동 트랜지스터가 동일 기판 상에 형성되는 구동 회로 집적 액정 디스플레이 장치의 경우에 다른 문제점이 발생한다. 구동 트랜지스터는 동작 주파수를 향상시키기 위해 큰 온 전류를 필요로 한다. 한편, 화소 트랜지스터는 이미지 신호를 누설 방지하기 위해 적은 오프 전류를 필요로 한다. 이것을 달성하기 위해서는 구동 트랜지스터의 채널길이 방향으로 오프셋 폭을 짧게 하고, 화소 트랜지스터의 채널 길이 방향으로 오프셋 폭을 길게 하는 것이 바람직하다. 따라서, 채널 길이 폭 방향으로 폭이 다른 몇가지 형태의 오프셋 영역은 트랜지스터 사용의 목적메 따라 한 기판에 요구되고, 두께가 다른 몇가지 형태의 양극 산화막이 요구된다. 그러나, 두께가 다른 양극 산화막을 형성하기 위해서는 몇가지 전압 단자를 사용함으로써 원하는 두께에 따라 양극 산화 동안 전압 및 전류를 변경시킬 필요가 있다. 선택적으로, 시간 주기는 변경되어, 양극 산화막의 두께를 변경시킬 수 있다. 그러나, 화소 트랜지스터 및 구동 트랜지스터를 포함하는 구동 회로가 형성된 기판을 갖는 액정 디스플레이 장치의 제조 공정은 복잡해진다.
본 발명의 회로 기판은 주로 금속 재료로 형성되고, 전극으로서 사용된 한 단부를 갖는 배선: 배선의 다른 단부에 접속되어 배선을 양극 산화하기 위해 전압을 배선에 인가하는 단자: 및 배선의 양극 산화의 정도를 제어하고, 전극으로서 작용하는 단부보다 단자에 접속된 다른 단부에 근접한 배선 부분인 양극 산화 제어 수단을 포함한다. 양극 산화 제어 수단은 단자에 의해 인가된 전압에 의해 산화되어, 절연체를 형성한다.
본 발명의 한 실시예에서, 양극 산화 제어 수단은 배선의 단부의 표면 상에 형성된 양극 산화막의 두께와 일치하는 폭을 갖는다.
본 발명의 다른 실시예에서, 양극 산화 제어 수단은 배선의 단부의 표면 상에 형성된 양극 산화막의 두께와 일치하는 두께를 갖는다.
본 발명의 다른 특징에 따르면, 회로 기판은 전극을 포함하는 다수의 반도체 디바이스: 반도체 디바이스의 전극으로서 작용하는 다수의 분기된 부분을 갖고 주로 금속 재료로 형성된 배선: 분기된 부분을 양극 산화하기 위해 전압을 배선에 인가하고, 배선에 접속되는 단자: 및 분기된 부분의 양극 산화의 정도를 제어하는 양극 산화 제어 수단을 포함한다.
본 발명의 한 실시예에서, 양극 산화 제어 수단은 분기된 부분과 다른 배선부분이다.
본 발명의 다른 실시예에서, 이 부분은 분기된 부분보다 폭이 더 좁다.
본 발명의 또 다른 실시예에서, 양극 산화 제어 수단의 폭은 분기된 부분의 양극 산화의 정도에 따라 결정된다.
본 발명의 또 다른 실시예에서, 이부분은 분기된 부분보다 더 얇다.
본 발명의 다른 실시예에서, 양극 산화 제어 수단의 두께는 분기된 부분의 양극 산화의 정도에 따라 결정된다.
본 발명의 또 다른 실시예에서, 양극 산화 제어 수단은 분기된 부분들의 일부이고, 서로 병렬로 접속되며, 각각의 양극 산화 제어 수단은 분기된 부분들 중 대응하는 분기 부분보다 폭이 더 좁다.
본 발명의 또 다른 실시예에서, 양극 산화 제어 수단은 폭이 다르다.
본 발명의 다른 실시예에서, 양극 산화 제어 수단의 폭은 분기된 부분의 양극산화의 정도에 따라 결정된다.
본 발명의 또 다른 실시예에서, 양극 산화 제어 수단은 분기된 부분들 중 일부이고, 직렬로 접속되며, 각각의 양극 산화 제어 수단은 분기된 부분들 중 대응하는 한 분기 부분의 폭보다 좁다.
본 발명의 또 다른 실시예에서, 양극 산화 제어 수단은 폭이 다르다.
본 발명의 다른 실시예에서, 양극 산화 제어 수단의 폭은 분기된 부분의 양극 산화의 정도에 따라 결정된다.
본 발명의 또 다른 실시예에서, 양극 산화 제어 수단은 분기된 부분들 중 일부이고, 서로 병렬로 접속되며, 각각의 양극 산화 제어 수단은 분기된 부분들 중 대응 분기 부분보다 두께가 더 얇다.
본 발명의 또 다른 실시예에서, 양극 산화 제어 수단은 두께가 다르다.
본 발명의 다른 실시예에서, 양극 산화 제어 수단의 두께는 분기된 부분의 양극 산화의 정도에 따라 결정된다.
본 발명의 또 다른 실시예에서, 양극 산화 제어 수단은 분기된 부분의 일부이고, 직렬로 접속되며, 각각의 양극 산화 제어 수단은 분기된 부분들 증 하나의 대응 부분보다 두께가 더 얇다.
본 발명의 또 다른 실시예에서, 양극 산화 제어 수단은 두께가 다르다.
본 발명의 또 다른 실시예에서, 양극 산화 제어 수단의 두께는 분기된 부분의 양극 산화의 정도에 따라 결정된다.
본 발명의 다른 특징에 따르면, 전극을 포함하는 다수의 반도체 디바이스: 및 반도체 디바이스의 전극으로서 작용하는 다수의 분기된 부분을 갖고 있고, 주로 금속 재료로 형성된 배선을 포함하는 회로 기판을 제조하는 방법은 기판 상에 반도체층을 형성하는 스텝: 주로 반도체층 상에 금속 재료로 제조되고, 배선을 형성하기 위해 층을 패터닝한 층 및 전압을 래선에 접속된 배선에 인가하는 단자를 형성하는 스텝: 분기된 부분 상에 양극 산화막을 형성하기 위해 전압을 배선에 인가함으로써 배선을 양극 산화하는 스텝: 및 이온을 반도체층에 주입함으로써 소스 및 드레인 영역을 형성하는 스텝을 포함한다. 주로 금속 재료로 제조된 층을 형성하는 스텝은 배선과 동시에 분기된 부분의 양극 산화의 정도를 제어하는 양극 산화 제어 수단을 형성한다.
본 발명의 한 실시예에서, 양극 산화 제어 수단은 분기된 부분의 폭보다 더 좁게 형성된다.
본 발명의 다른 실시예에서, 양극 산화 제어 수단은 분기된 부분의 두께보다 더 얇게 형성된다.
본 발명에 따르면, 양극 산화 콘트롤러는 양극 산화용 전압 인가 단자와 게이트 전극 사이에 형성된다. 금속 라인이 양극 산화에 의해 산화되고, 양극 산화 콘트롤러의 전체 부분이 산화되어 산화막을 형성할 때, 산화막은 전류의 흐름을 정지시킨다. 결과적으로, 양극 산화의 공정은 게이트 전극부분에서 정지된다. 이러한 양극 산화 콘트롤러는 원하는 두께를 갖는 양극 산화막이 게이트 전극의 표면상에 형성될 때 흐르는 전류를 정지시킨다. 따라서, 전류 흐름 중의 전압, 전류 및 시간 주기의 정교한 제어를 행랄 필요는 없다. 더우기, 게이트 전극의 표면상에 형성된 양극 산화막의 두께는 생산시마다 변경되지 않는다.
병렬 또는 직렬로 전압 인가 단자와 게이트 전극 사이에 양극 산화 콘트롤러를 제공함으로써, 전류가 흐르는 동안의 시간 주기는 각 부분에서 변경될 수 있다. 그러므로, 두께가 다른 양극 산화막은 단일 양극 산화 공정으로 형성될 수 있다.
양극 산화 콘트롤러가 다른 영역과 다르게 폭 또는 두께를 변경시킴으로써 라인의 일부 영역 상에 형성될 때, 양극 산화 콘트롤러는 한 단부로서 게이트 전극을 갖는 라인이 패턴화될 때 동시에 형성될 수 있다. 따라서, 생산 공정은 단순하게 될 수 있다.
따라서, 여기에 상술된 발명은 양극 산화 방법에 의한 게이트 전극 또는 배선의 표면 상에 산화막을 형성할 때의 양극 산화 조건의 정교한 제어를 필요로 하지 않는 회로 기판을 제공하는 이점이 가능하게 하고, 여기서, 막 두께는 생산시마다 균일하게 되고, 두께가 다른 몇가지 형태의 양극 산화막은 간단한 공정으로 형성될수 있다.
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
[제1실시예]
제1도는 본 실시예의 회로 기판을 도시하는 평면도이다. 제2a도 및 제2b도는 각각 제1도에서 라인 A-A' 및 B-B'를 따라 절취한 회로 기판의 단면도이다.
제3a도 내지 제3d도는 본 발명의 양극 산화 공정을 순차적으로 도시한다. 제3a도는 트랜지스터의 오프셋 영역이 형성되기 전에 트랜지스터가 형성되는 회로 기판부분(이후, 간단히 트랜지스터 부분이라 칭함)의 단면도이다. 제3b도는 오프셋 영역이 형성된 후의 트랜지스터 부분의 단면도이다. 제3c도는 오프셋 영역이 형성되기 전에 양극 산화 콘트롤러가 형성된 회로 기판 부분의 단면도이다. 제3d도는 오프셋 영역이 형성된 후의 양극 산화 콘트롤러 부분의 단면도이다. 제1도, 제2a도, 제2b도 및 제3a도 내지 제3d도에서, 동일 성분은 동일 숫자로 표시된다.
제1도, 제2a도 및 제2b도에 도시된 바와 같이, 본 발명의 회로 기판은 절연기판(201) 상에 형성된 다수의 박막 트랜지스터(TFT)를 포함한다. 제1도에서, 단지 3개의 TFT가 도시되어 있다. 각각의 TFT는 절연 기판(207) 상에 형성되고, 섬 형태로 패턴화된 반도체층(202), 반도체층(202) 상에 형성된 절연막(203) 및 게이트 라인(204)의 일부인 게이트 전극(204a)를 포함한다. 즉, 반도체층(202)는 절연막(203)에 의해 게이트 전극(204a)으로부터 절연된다.
게이트 전극(204a)를 포함하는 게이트 라인(204)의 표면 상에는 무공질(non-porous ) 양극 산화막(205) 및 다공질(porous) 양극 산화막(206)이 형성된다. 무공질 양극 신화막(205)는 게이트 전극(204a)를 포함하는 게이트 라인(204)상면 상에 형성된다. 다공질 양극 산화막(206)은 게이트 전극(204a)를 포함하는 게이트 라인(204)의 양측면상에 형성된다. 측면 상에 형성된 양극산화막(206)의 두께는 후술하는 바와 같이 채널 길이 방향으로 오프셋 영역의 폭을 결정한다. 한쌍의 인출 전극(208)은 각각의 인출 전극(208)이 콘택트 홀(207) 부분을 채우도록 절연막(203) 상에 형성된다. 인출 전극(208)은 반도체층(202)의 소스 영역(202a) 및 드레인 영역(202b)에 전기적으로 접속되어 있다. 소스 영역(202a)의 단부는 오프셋 영역을 형성하기 위해 양극 산화막(206)의 두께만큼 게이트전극(204a)의 단부로부터 멀리 떨어져 스페이스된다. 유사하게, 드레인 영역(202b)의 단부는 다른 오프셋 영역을 형성하기 위해 양극 산화막(206)의 두께만큼 게이트 전극(204a)의 단부로부터 떨어져 스페이스된다.
게이트 전극(204a)로서 사용되지 않는 각 게이트 라인(204)의 다른 단부는 다른 게이트 라인(204)에 접속되어 공통 라인을 형성한다. 공통 라인은 제1도에 도시된 바와 같이 공통라인의 다른 부분보다 폭이 더 좁은, 좁은폭 부분(104)를 통해 양극 산화용 전압 인가 단자(103)에 전기적으로 접속된다. 좁은폭 부분(104)는 양극 산화막(206)의 두께를 조정하는 양극 산화 조정 수단으로서 기능한다. 양극 산화막(206)은 전압을 전압 인가 단자(103)에 외부로부터 인가함으로써 형성되어, 게이트 라인(204)의 표면을 양극 산화시킨다.
본 발명의 회로 기판은 다음 방법으로 제조된다.
먼저, 반도체층(202)는 절연 기판(201) 상에 형성된 다음, 섬 형태로 패턴화 된다. 글라스, 석영 등은 절연 기판(201)용으로 사용될 수 있다. 반도체층(202)의 재료 예는 비정질 상태, 미결정 상태, 다결정 상태 및 단일 결정 상태의 Si 및 SiGe를 포함한다. 이들의 두께는 30에서 150 nm 범위 내이다.
예를 들면, 반도체층(202)로서 비정질 Si층을 형성하는 경우에는 200 내지 300℃ 범위의 기판 온도에서 SiH4가스 및 H2가스를 사용하는 플라즈마 화학 기상 증착(PCVD)에 의해 형성될 수 있다. 미결정 Si층이 반토체층(202)로서 사용될때, SiH4가스 및 H2가스를 사용하는 PCVD법에 의해 증착될 수 있는데, SiH4가스 및 H2가스의 유속비는 약 1/30 내지 1/100 범위 내이고, 기판 온도는 200 내지 400℃의 범위 내의 온도이다. 다결정 Si층을 사용하는 경우에, 먼저 비정질 실리콘층은 450℃의 기판 온도에서 저압 CVD(LPCVD)법에 의해 증착된다. 그 다음, 비정질 Si층은 24시간 동안 550 내지 600℃ 범위의 온도에서 N2가스로 어닐링되어, 다결정 Si층을 형성한다. 선택적으로, 상술한 조건하에서 PCVD법에 의해 증착된비정질 Si막은 LPCVD법에 의해 증착된 비정질 Si층 대신에 사용될 수 있다. 모든경우에, Si2H6은 가스 재료로서 SiH4대신에 사용될 수 있다.
선택적으로, 다결정 Si층은 비정질 Si층의 증착 및 증착된 층을 어닐링하는 대신에 초기부터 다결정 상태로 형성될 수 있거나, 증착된 비정질 Si층을 레이저빔 또는 램프 광으로 조사함으로써 형성될 수 있다. Si와 다른 SiGe 등은 반도체 층의 재료로서 사용될 수 있다. 따라서 제조된 반도체막은 에칭에 의해 패턴화되어 섬 형태를 갖는 반도체층(202)을 형성한다.
다음에, 절연막(203)은 반도체층(202)을 덮도록 형성된다. 절연막(203)은 기압 화학 기상 증착(Atmospheric Pressure Chemical Vapor Deposition : APCVD)법, 스퍼터링법, 저압 CVD법, 플라즈마 CVD법, 리모트 플라즈마 CVD법 등에 의해 형성될 수 있다. 절연막(203)의 두께는 약 50 내지 150 nm의 범위 내이다. 이 실시예에서, SiO2막은 기압 CVD법에 의해 SiH4가스 및 O2가스를 사용하여 430℃에서 형성된다. 상술한 방법 중에, 이 스텝동안 절연막(203)의 코팅 특성을 향상 시키기 위해, 막은 TEOS(Tetra-Ethyl-Ortho-Silicate, Si(OC2H5)4)가스를 사용하여 기압 CVD법, 플라즈마 CVD등에 의해 형성될 수 있다. 게다가, SiNx, Al2O3, Ta2O5등은 SiO2와 다른 절연막(203)을 형성하기 위해 독립적이거나 조합하여 사용될 수 있다. 그 후, 이들 절연 특성을 향상시키기 위패, 절연막(203)은 12시간 동안 N2분위기에서 600℃로 어닐링된다.
그 다음, 게이트 전칵(204a)를 포함하는 게이트 전극 라인(204)를 형성하는 금속막이 형성된다. 주 성분으로서 Al, Ta, Nb, Ti 등을 갖는 양극 산화 금속은 금속막을 형성하는데 사용될 수 있다. 금속막의 두께는 약 200 내지 400nm의 범위 내이다. 특히, 주 성분으로서, Al, AlSi, AlTi, AlSc 등과 같은 알루미늄을 갖는 금속을 사용하는 것이 바람직한데, 이는 저항이 낮은 전극 라인이 형성될 수 있기 때문이다. 이 실시예에서, 주 성분으로서 알루미늄을 갖는 금속은 스퍼터링 법을 사용하여 기판의 전체 표면 상에 막을 형성하는데 사용된다.
그후, 기판의 전체 표면 상에 형성된 금속막은 양극 산화되어, 제3a도 및 제3c도에 도시된 바와 같이 금속막의 표면을 보호하기 위한 양극 산화막(205)이 형성된다. 양극 산화 공정은, 예를 들면 주석산, 질산 등이 에틸렌 글리콜과 같은 유기 용매에 희석된 용액 속에 기판(201)을 담그고, 이것에 80 V의 전압물 인가함으로써 행해진다. 따라서, 무공질 양극 산화막(205)는 금속막의 표면 상에 형성된다. 다른 양극 산화 공정이 오프셋 영역을 형성하기 위해 행해질 때, 무공질 양극 산화막(205)는 금속 전극의 상면의 장벽으로서 작용하고, 금속 전극의 측면 상에만 형성되도록 다른 양극 산화막이 형성된다. 무공질막(205)가 금속 전극의 저항을 증가시키기 않을 정도로 박막인 것이 바람직하다.
다음에, 금속막은 패펀화되어, 게이트 전극(204a)를 각각 포함하는 게이트 라인(204)를 형성한다. 동시에, 전압 인가 단자(103), 및 단자(103) 및 게이트 라인(204)에 접속된 공통 라인의 일부인 양극 산화 콘트롤러(104)도 형성된다. 양극 산화 콘트롤러(104)의 폭은 양극 산화 공정에서 공통 라인에 접속된 TFT의 원하는 오프셋 폭에 따라 결정된다. 특히, 게이트 라인(204)의 측면 상에 형성된 양극 산화막(206)의 두께가 원하는 오프셋 푹을 얻는데 필요한 두께에 도달할 때, 양극 산화 콘트롤러(104)의 폭은 단자(103)으로부터의 전류가 흐르지 않는 절연막으로서 작용하도록 완벽하게 양극 산화되도록 결정된다. 양극 산화 콘트를러(104)의 폭은, 원하는 오프셋 폭에 따라 변경될지라도, 예를 들면 200nm에서 4 7m 범위 내이다.
그 다음, 양극 산화 공정이 행해겨, 양극 산화막(206)이 형성된다. 양극 산화 공정은, 예를 들면 구연산 또는 수산, 황산 등의 용액에 기판을 담그고, 8 V의 전압을 인가시킴으로써 행해진다. 이들 조건하에서 양극 산화 공정을 행함으로써, 다공질 산화 알루미늄막의 형성은 게이트 라인(204)의 측면으로부터 진행된다.
제4a도 및 제4b도를 참조하면, 종래 회로 기판 및 본 실시예의 회로 기판의경우의 양극 산화 공정에 대해 설명한다.
제4a도에 도시된 바와 같이, 종래의 회로 기판의 경우에, 기판이 담겨진 용액은 기판을 담그기 전에, 기판에 형성되는 양극 산화막의 원하는 두께에 따라 적절한 pH, 온도 등을 갖도록 조정될 필요가 있다. 그 후, 기판은 용액에 담겨지고, 예를 들면 8 V의 전압은 기판 상에 형성된 금속 배선 등에 인가된다. 따라서, 기판 상에 형성된 금속 배선은 양극 산화된다.
제4b도에 도시된 바와 같이, 온 상태 또는 오프 상태가 되도록 화소를 제어하는 화소 트랜지스터, 및 화소 트랜지스터를 구동하는 구동 트랜지스터는 기판 상에 형성된다. 이것은 오프셋 폭이 구동 트랜지스터와 화소 트랜지스터 사이인 것을 의미한다. 그러므로, 원하는 두께를 갖는 양극 산화막을 형성하는데 필요한 시간 주기는 다르다. 예를 들면, 구동 트랜지스터에서 원하는 두께를 갖도록 게이트 전극을 양극 산화하기 위해서는 45분 걸리고, 화소 트랜지스터에서 원하는 게이트 전극을 양극 산화시키기 위해서는 90분이 걸린다. 마지막으로, 기판은 세척된다.
한편, 제4b도에 도시된 바와 같이, 기판이 본 실시예에서 잠겨지는 응액을 조정할 필요가 있다. 또, 양극 산화막의 두께가 양극 산화 콘트롤러에 의해 제어되기 때문에, 전압이 금속 배선 등에 인가되는 동안의 시간 주기를 정착하게 설정할 필요는 없다. 그러므로, 양극 산화 공정은 종래 경우에 비해 본 실시예에서 덜 복잡해진다.
상술하는 바와 같이, 양극 산화 콘트롤러(104)가 완전히 산화되어, 양극 산화콘트를러(104)의 도전성이 없어질 때, 게이트 라인(204)의 양극 산화는 정지된다. 결과적으로, 전압은 단자(103)으로부터 양극 산화 콘트롤러(104)보다 더 먼 위치에 인가되지 않는다. 따라서, 양극 산화 콘트롤러(104)의 폭과 일치하는 두께를 갖는 양극 산화막(206)은 게이트 전극(204a)의 표면 상에 형성되어, 양극 산화 공정이 정지된다. 따라서, 양극 산화 조건의 정교한 제어는 필요하지 않고, 양극산화 공정은 용액 등의 열화에 의한 영향을 받지 않는다. 그러므로, 제4a도에 도시된 종래 양극 산화 공정과 같은 복잡한 공정은 불필요하고, 양극 산화 공정은 제4b도에 도시된 단순 공정으로 행해질 수 있다. 이러한 무공질 양극 산화막(205)가 게이트 전극(204a)를 포함하는 게이트 라인(204)의 상면 상에 형성되기 때문에, 양극 산화막(206)은 양극 산화 콘트롤러(104)의 폭과 일치하는 두께가 약 100 nm에서 2㎛까지인 게이트 라인(204)의 측면 상에만 형성된다. 양극 산화막(206)의 두께는 트랜지스터의 채널 길이 방향으로 오프셋 영역의 폭에 상당한다.
그 후, 공통 라인은 트랜지스터를 분리하기 위해 에칭에 의해 제거된다. 그 다음, 불순물 이온(이온은 본 실시예에서, 포스포러스 또는 보론을 포함함)은 이온 도핑 장치를 사용하여 주입된다. 이온 도핑 장치를 사용하여 이온을 주입하는조건의 예는 5%의 수소 가스로 희석된 PH3가스는 가스 도입구로 도입되고: 플라즈마 발생용 고주파수 파워는 100 내지 200 W이며, 이온의 총 가속 전압은 10 내지 100 kv이고, 이온 주입의 층량은 2×1014내지 5 ×1016ions/cm2이다. 이 점에서, 이온은 채널 영역(202c)를 형성하기 위해 게이트 전극(204a) 및 양극 산화막(206) 하의 반도체층(202)의 부분에 주입되지 않는다. 이온 주입 장치는 불순물 이온을 주입하는 이온 도핑 장치 대신에 사용될 수 있다. 그 다음, 불순물 이온은, 예를 들면 20시간 동안 600℃로 어닐링을 행함으로써 활성화되어, 채널 영역(202c)의 양측에 소스 영역(202a) 및 드레인 영역(202b)를 형성한다. 불순물 이온의 활성화는 불순물을 레이저 빔과 같은 강한 광으로 조사함으로써 행해질 수 있다.
마지막으로, 콘택트 흘(207)은 절연막(203) 상에 형성된다. 그 다음, 금속막은 스퍼터링법에 의해 콘택트 흘(207) 상에 형성되고, 패턴화되어 인출 전극(208)을 형성한다. 인출 전극(208)은 소스 영역(202a) 및 드레인 영역(202b)에 접속된다. 따라서, 박막 트랜지스터가 완성된다.
본 발명에 따르면, 양극 산화 콘트롤러는 양극 산화용 전압 인가 단자와 게이트 전극을 포함하는 게이트 라인 사이에 형성된다. 양극 산화 콘트롤러로 인해, 게이트 전극의 측면 상에 형성된 양극,산화막의 두께는 채널 길이 방향으로 오프셋폭을 결정하여 제어될 수 있다. 그러므로, 양극 산화 조건의 정교한 제어는 필요 없다. 또, 게이트 전극의 기판 상에 형성된 양극 산화막의 두께는 용액의 열화로 인해 다른 제조 공정으로 제조된 두께와 다르다. 결과적으로, 오프셋 영역을 갖는 트랜지스터는 안정한 신뢰성속에서 제조될 수 있다. 더구나, 양극 산화 콘트롤러는 게이트 전극을 포함하는 게이트 라인의 패터닝과 동시에 형성될 수 있어, 양극 산화 콘트롤러의 형성은 트랜지스터의 제조 공정을 복잡하게 하지 않는다.
게이트 라인 상에 형성된 양극 산화막은 힐록을 게이트 라인에 성장시키는 것을 억제하므로, 라인 및 트랜지스터 디바이스의 내부식성을 향상시키고, 라인 및 트랜지스터 디바이스의 층 사이의 전기적 절연을 보장한다. 또, 알루미늄과 같은 저저항 금속 재료가 사용될 때, 저저항을 갖는 게이트 전극 및 게이트 라인이 얻어질 수 있다. 따라서, 알루미늄을 포함하는 금속 재료로 제조된 게이트 전극은 액티브 매트릭스 액정 디스플레이 장치에 유익하게 사용된다.
[제2실시예]
제5도는 본 발명의 제2 실시예의 회로 기판의 주요 부분을 도시하는 평면도이다. 제5도의 라인 C-C'를 따라 절취한 단면도는 제2a도에 도시된 것과 동일 구조를 갖는다. 본 발명의 회로 기판은 섬 형태의 반도체층(501): 게이트 라인(502); 양극 산화용 전압 인가 단자(503): 서로 병렬로 제공된 양극 산화 론트롤러(504,505 및 506); 콘택트 흘(507); 및 인출 전극(508)이 형성된 절연 기판을 포함한다. 제5도에 도시된 바와 같이, 양극 산화 콘트롤러는 본 실시예에서 각 게이트 라인(502)용으로 형성되고, 양극 산화 콘트롤러는 일반적으로 제1실시예에서 다수의 게이트 라인응으로 사용된다. 본 실시예의 회로 기판에서, 양극 산화 콘트롤러(504, 505 및 506)은 폭이 다르므로, 양극 산화 공정 절차의 정도는 게이트 라인(502)와 다르다. 따라서, 게이트 전극으로서 게이트 라인(502)의 일부를 이용하여 트랜지스터들이 서로 다른 오프셋 폭을 갖도록 하는 것이 가능하다.
회로 기판은 다음 방법으로 제조된다.
먼저, 반도체충(501)은 절연 기판 상에 형성된 다음, 섬 형태로 패턴화된다. 절연막은 반도체층(501)을 덮도록 형성된다. 반도체층(501) 및 절연막의 형성은 제1 실시예의 반도체층(202) 및 절연막(203)과 동일 방법으로 행해진다.
다음에, 게이트 전극을 포함하는 게이트 라인(502)를 형성하는 금속막이 형성된다. 금속막은 제1 실시예와 동일 방법으로 동일 재료를 사용하여 형성될 수 있다. 제2 실시예에서, 금속막은 스퍼터링법으로 주 성분으로서 알루미늄을 갖는 금속을 사용하여 전체 표면 상에 200에서 400 nm까지의 두께로 형성된다.
그 다음, 기판의 전체 표면 상에 형성된 금속막은 양극 산화 공정을 행하여, 금속막의 상면 상의 표면을 보호하는 양극 산화막(제3a도에서의 양극 산화막에 상당)을 형성한다. 양극 산화 공정은 제1 실시예에서 양극 산화막(205)을 형성하는 것과 동일 방법으로 행해질 수 있다.
그 후, 금속막은 패턴화되어 게이트 라인(502)을 형성한다. 동시에, 양극 산화용 전압 인가 단자(503), 양극 산화 콘트롤러(504, 505 및 506), 및 전압 인가 단자(503)에 대해 양극 산화 콘트롤러(504, 505 및 506)에 접속된 공통 라인 부분도 형성된다. 양극 산화 콘트롤러(504, 505 및 506)은 공통 라인 부분에 의해 서로 병렬로 접속된다.
각 양극 산화 콘트롤러의 폭은 TFT의 원하는 오프셋 폭에 따라 설정된다. 특히, 게이트 라인(502)의 측면 상에 형성된 양극 산화막 [제3b도에서 도시된 바와 같이 양극 산화막(206)에 상당]의 두께가 원하는 오프셋 폭을 얻는데 필요한 두께에 도달할 때, 각 양극 산화 콘트롤러의 폭은 양극 산화 콘트롤러가 단자로부터 전류가 흐르지 않도록 절연막으로서 작용하도록 완벽하게 양극 산화되도록 결정된다. 양극 산화 콘트롤러(504, 505 및 506)은, 예를 들면 원하는 오프셋 폭에 따라 약 200 nm 내지 4㎛ 범위의 폭을 갖도록 형성된다.
그 다음, 양극 산화 공정은 각 게이트 라인(502)의 측면 상의 양극 산화막(제3b도에 도시된 바와 같이 양극 산화막(206)에 상당)을 형성하도록 행해진다. 양극 산화 공정은, 예를 들면 구연산 또는 수산, 황산 등의 용액에 기판을 담그고, 8v의 전압을 인가시킴으로써 행해진다. 이들 조건하에서 양극 산화 공정을 행함으로써, 다공질 산화 알루미늄막의 형성은 각 게이트 라인(502)의 측면으로부터 처리된다.
양극 산화 콘트롤러(504, 505 및 506) 중 해당하는 한 콘트롤러가 완전히 산화될 때, 양극 산화 콘트롤러의 도전성은 사라진다. 결과적으로, 전압은 단자(503)으로부터 양극 산화 콘트롤러(104)보다 더 먼 위치에 인가되지 않고, 양극 산화 공정이 정지된다. 따라서, 양극 산화 콘트롤러(504, 505 및 506)의 폭과 일치하는 두께를 갖는 양극 산화막은 게이트 전극(502)의 일부인 게이트 전극의 표면상에 형성되어, 양극 산화 공정을 정지한다. 따라서, 양극 산화 조건의 정교한 제어는 필요하지 않고, 양극 산화 공정은 용액 등의 열화에 의한 영향을 받지 않는다. 그러므로, 종래 양극 산화 공정과 같은 복잡한 공정은 불필요하고, 양극 산화 공정은 간단한 공정으로 행해질 수 있다.
무공질 양극 산화막이 게이트 전극을 포함하는 게이트 라인(502)의 상면 상에 형성되기 때문에, 다공질 양극 산화막은 양극 산화 콘트롤러(504, 505 및 506)의 폭에 따라 두께가 약 100 nm에서 2㎛까지인 게이트 라인(502)의 측면 상에만 형성된다. 다공질 양극 산화막의 두께는 오프셋 폭에 상당한다.
제6도는 오프셋 폭이 변경되는 경우의 트랜지스터 특성을 도시한다. 직선(601)은 오프셋 폭이 좁은 경우에서의 트랜지스터 특성을 도시한다. 제6도에서 알 수 있는 바와 같이, 오프셋 폭이 좁은 트랜지스터는 큰 온 전류를 가지므로, 화소 트랜지스터를 구동하는데 사용된 앨정 디스플레이 장치의 구동 트랜지스터용으로 적합한다. 한편, 점선(602)는 오프셋 폭이 넓은 트랜지스터의 트랜지스터 특성을 도시한다. 오프셋 폭이 넓은 트랜지스터에서, 온 전류는 작지만 오프 전류를 낮출 수 있다. 그러므로, 오프셋 폭이 넓은 트랜지스터는 온 또는 오프로 화소를 제어하는데 사용된 액정 디스플레이 장치의 화소 트랜지스터응으로 적합하다. 이렇게 하여, 트랜지스터용으로 필요한 오프셋 폭은 트랜지스터가 사용되는 특정 목적에 따라 다르게 변경된다. 본 실시예에 따르면, 오프셋 폭이 다른 다양한 트랜지스터는 양극 산화 콘트롤러(504, 505 및 506)의 폭을 변경시킴으로써 쉽게 얻어질 수 있다.
게이트 라인(502)의 측면의 양극 산화막의 형성 후, 공통 라인은 트랜지스터를 서로 분리시키기 위해 제거되도록 에칭된다. 그 다음, 불순물 이온은 주입되어 소스 영역 및 드레인 영역을 형성하고, 제1 실시예와 동일 방법으로 활성화된다.
마지막으로, 콘택트 흘(507)은 절연막 상에 형성된다. 그 다음, 금속막은 스퍼터링법에 의해 콘택트 흘(507) 상에 형성되고, 패턴화되어 인출 전극(508)을 형성한다. 인출 전극(508)은 소스 및 드레인 영역에 접속된다. 따라서, 박막 트랜지스터가 완성된다.
본 실시예에서, 양극 산화 콘트롤러는 게이트 전극의 표면 상에 형성되도록 양극 산화막의 두께를 제어하도록 각 게이트 전극용으로 형성된다. 그러므로, 양극 산화 조건의 정교한 제어는 불필요하다. 또, 게이트 전극의 표면 상에 형성된 양극 산화막의 두께는 용액의 열화로 인해 다른 제조 공정으로 제조된 것과 다르다. 결과적으로, 오프셋 영역을 갖는 트랜지스'터는 안정한 신뢰성속에서 제조될 수 있다. 더구나, 양극 산화 콘트롤러는 게이트 라인 및 전압 인가 단자용 패터닝과 동시에 형성될 수 있어, 양극 산화 콘트롤러의 형성은 트랜지스터의 제조 공정을 복잡하게 하지 않는다.
또, 게이트 전극을 포함하는 게이트 라인 상에 형성된 양극 산화막은 힐록을 게이트 라인에 성장시키는 것을 억제하므로, 내부식성을 향상시키고, 게이트 전극을 사용하여 라인과 트랜지스터 디바이스의 층들 사이의 전기적 절연을 보장한다. 또, 알루미늄을 포함하는 금속 재료가 사용될 때, 저항이 낮은 게이트 전극 및 게이트 라인이 형성될 수 있다. 따라서, 알루미늄을 포함하는 금속 재료로 제조된 게이트 전극은 액티브 매트릭스 액정 디스플레이 장치에 유용하게 사용된다.
또, 제2실시예에서, 오프셋 폭이 다른 몇가지 형태의 트랜지스터는 양극 산화 콘트롤러에 각각의 게이트 전극을 제공함으로써, 단일 양극 산화 공정으로 제조될 수 있다.
[제3실시예]
제7도는 본 발명의 제3실시예의 ,회로 기판의 주요 부분을 도시하는 평면도이다. 제7도의 라인 D-D'를 따라 절취한 단면도는 제2a도에 도시된 것과 동일 구조를 갖는다. 본 실시예의 회로 기판은 섬 형태의 반도체층(701), 다수의 분기된 부분을 갖는 게이트 라인(702), 양극 산화용 전압 인가 단자(703), 게이트 라인(702)의 분기된 부분에 제공된 양극 산화 콘트를러(704, 705 및 706), 콘택트 흘(707), 및 인출 전극(708)을 포함한다. 각각 분기된 부분의 단부의 근처에, 반도체층(701)을 포함하는 박막 트랜지스터는 게이트 전극으로서 분기된 부분에 사용하도록 제공된다. 인출 전극(708)은 반도체층(701)의 소스 영역 및 드레인 영역에 각각 접속된 소스 전극 및 드레인 전극으로서 작응한다. 제7도에서, 게이트 라인 (702)는 3개 부분으로 분기되고 3개의 박막 트랜지스터가 형성된 예가 도시되어 있다.
양극 산화 콘트를러(704, 705 및 706)은 다음 방법으로 제공된다. 양극 산화콘트롤러(704)는 전압 인가 단자(703) 및 게이트 라인(702)가 2 부분으로 분기된 위치 사이에 태치된다. 게이트 전극(702)의 하나의 분기된 부분은 제7도의 왼쪽에 위치된 트랜지스터의 게이트 전극으로서 사용되고, 다른 분기된 부분은 양극 산화 콘트롤러(705)가 제공된 후 2개의 부분으로 더 분할된다. 양극 산화 콘트롤러(705)는 양극 산화 콘트롤러(704)의 픈보다 더 좁기 때문에, 제7도에 도시된 증심에 위치된 박막 트랜지스터는 오프셋 폭이 더 좁다. 다른 분기된 부분이 더 분할된 후, 양극 산화 콘트롤러(706)은 제7도의 우측에 위치된 박막 트랜지스터의 양극 산화막의 두께를 제어하는데 제공된다. 양극 산화 콘트롤러(706)은 3개의 콘트를러(704, 705 및 706) 증 가장 폭이 좁다. 따라서, 본 실시예에서, 양극 산화 콘트롤러(704, 705 및 706)은 전압 인가 단자(703)으로부터 더 멀리 위치됨으로써 폭이 더 좁게 되고, 직렬로 형성된다.
회로 기판은 다음 방법으로 제공된다.
먼저, 반도체층(701)은 절연 기판 상에 형성된 다음, 섬 형태로 패턴화된다. 절연막은 반도체층(701)을 덮도록 형성된다. 반도체층(701) 및 절연막의 형성은 제1실시예의 반도체층(202) 및 절연막(203)과 동일 방법으로 행해진다. 다음에, 게이트 전극을 포함하는 게이트 전극 라인(702)을 형성하는 금속막이 형성된다. 금속막은 제1 실시예와 동일 방법으로 동일 재료를 사용하여 형성될수 있다. 제3실시예에서 금속막은 스퍼터링법으로 주 성분으로서 알루미늄을 갖는 금속을 사용하여 전체 표면 상에 200에서 400 nm까지의 두께로 형성된다.
그 다음, 기판의 전체 표면 상에 형성된 금속막은 양극 산화 공정을 행하여, 금속막의 상면 상의 표면을 보호하는 양극 산화막[제3a도 내지 제3d도에서의 양극 산화막(205)에 상당]을 형성한다. 양극 산화 공정은 제1실시예에서의 양극 산화막(205)를 형성하는 것과 동일 방법으로 행해질 수 있다.
그 후, 금속막은 패턴화되어 상술한 바와 같이 분기된 부분을 갖는 게이트 라인(702)를 형성한다. 동시에, 게이트 라인(702)에 대해, 전압 인가 단자(703), 양극 산화 콘트롤러(704, 705 및 706)이 형성된다. 양극 산화 콘트롤러(704, 705및 706)은 직렬로 접속된다.
각 양극 산화 콘트롤러의 폭은 TFT의 원하는 오프셋 폭에 따라 설정된다. 특히, 각 양극 산화 콘트롤러의 폭은 게이트 라인(702)의 측면 상에 형성된 양극 산화막[제3b도에서 도시된 바와 같이 양극 산화막(206)에 상당]의 두께가 원하는 오프셋 폭을 얻는데 필요한 두께에 도달할 때, 양극 산화 콘트롤러가 단자로부터의 전류가 흐르지 않도록 절연막으로서 작용하도록 완벽하게 양극 산화되도록 결정된다. 양극 산화 콘트롤러(704, 705 및 706)은, 예를 들면 훤하는 오프셋 폭에 따라 약 200 nm 내지 4㎛ 범위의 폭을 갖도록 형성되기 때문에, 양극 산화 콘트롤러의 폭은 전압 인가 단자(703)으로부터 더 멀리 위치할 수록 더 좁게 된다.
그 다음, 양극 산화 공정은 다공질 양극 산화막(양극 산화막(206)에 상당)을 형성하기 위해 행해진다. 양극 산화 공정은, 예를 들면 구연산 또는 수산, 황산 등의 용액에 기판을 담그고, 8 V의 전압을 인가시킴으로써 행해진다. 이들 조건하에서 양극 산화 공정을 행함으로써, 다공질 산화 알루미늄막의 형성은 게이트 라인(702)의 측면으로부터 처리된다. 양극 산화 콘트롤러(704, 705 및 706)이 완전히 산화될 때, 양극 산화 콘트롤러(704, 705 및 706)의 도전성은 사라진다. 결과적으로, 전압은 양극 산화 콘트롤러(704, 705 및 706)보다 더 먼 부분에 인가되지 않고, 양극 산화 공정은 정지된다. , 따라서, 양극 산화 콘트롤러(704, 705 및 706)의 폭과 일치하는 두께를 갖는 다공질 양극 산화막은 게이트 전극의 표면 상에 형성되어 양극 산화 공정을 정지시킨다. 따라서, 양극 산화 조건의 정교한 제어는 필요하지 않고, 양극 산화 공정은 용액 등의 열화로 인한 영향을 받지 않는다. 그러므로, 종래 양극 산화 공정과 같은 복잡한 공정은 필요없어, 양극 산화 공정은 간단한 공정으로 행해질 수 있다. 무공질 양극 산화가 게이트 전극을 포함하는 게이트 라인(702)의 상면 상에 형성되기 때문에, 다공질 양극 산화막은 게이트 라인(702)의 측면 상의 양극 산화 콘트롤러(704, 705 및 706)의 폭에 따라 약 100에서 2㎛까지의 측면 두께로 형성된다. 다공질 양극 산화의 두께는 트랜지스터의 오프셋 폭에 상당한다.
제2실시예에서 설명한 바와 같이, 다른 트랜지스터 특성은 오프싯 영역의 폭에 따라 얻어질 수 있다. 따라서, 특정 목적을 행하는 트랜지스터 특성은 전압인가 단자(703)으로부터 더 멀리 위치함으로써, 더 좁게 되는 양극 산화 콘트롤러 (704, 705 및 706)의 폭을 변경시킴으로써 얻어질 수 있다.
그 후, 각 트랜지스터는 제거되도록 분기된 부분을 접속하는 부분을 에칭함으로써 다른 트랜지스터로부터 분기된다. 그 다음, 불순물 이온은 반도체충(701)내로 주입되어, 이들 사이에 채널 영역을 샌드위치하는 소스 영역 및 드레인 영역을 형성하여, 제1실시예와 동일 방식으로 활성화된다. 제1실시예에서 설명한바와 같이, 이온은 게이트 전극 아래의 반도체층(701)의 부분 내에 주입되지 못한다. 이 부분은 박막 트랜지스터의 채널 영역으로서 작용한다.
더우기, 콘택트 흘(707)은 절연막 상에 형성된다. 그 다음, 금속막은 스퍼터링법에 의해 콘택트 흘(707) 상에 형성되고, 패턴화되어 인출 전극(708)을 형성한다. 인출 전극(708)은 콘택트 흘(707)을 통해 각각 소스 영역 및 드레인 영역에 접속된다. 따라서, 박막 트랜지스터가 완성된다.
본 실시예에서, 양극 산화 콘트롤러는 양극 산화용 전압 인가 단자와 게이트 전극 사이에 형성되어, 게이트 전극의 표면 상에 형성되도록 양극 산화막의 두께를 제어한다. 그러므로, 양극 산화 조건의 정교한 제어는 필요없다. 더구나, 게이트 전극의 표면 상에 형성된 양극 산화막의 두께가 용액의 열화로 인해 다른 제조공정으로 제조된 것과 다르다. 결과적으로, 오프셋 영역을 갖는 트랜지스터는 안정한 신뢰성속에서 제조될 수 있다. 더우기, 양극 산화 콘트롤러는 게이트 라인용 패터닝과 동시에 형성될 수 있어, 양극 산화 콘트롤러의 형성은 트랜지스터의 제조 공정을 복잡하게지 않는다.
게이트 전극을 포함하는 게이트 라인의 표면 상에 형성된 양극 산화막은 힐록을 게이트 라인에 성장시키는 것을 억제하므로, 내부식성을 향상시키고, 라인 및 게이트 전극을 포함하는 박막 트랜지스터의 층들 사이에 전기적 절연을 보장한다. 또, 알루미늄을 포함하는 금속 재료가 사용될 때, 저저항을 갖는 게이트 전극 및 게이트 라인이 형성될 수 있다. 따라서, 알루미늄을 포함하는 금속 재료로 제조된 게이트 전극은 액티브 매트릭스 액정 디스플레이 장치에 유익하게 사응된다.
또, 제3실시예에서, 오프셋 폭이 다른 몇가지 형태의 트랜지스터는 양극 산화용 전압 인가 단자와 각각 게이트 전극 사이에 직렬로 전압 인가 단자로부터 더멀리 위치될 때, 폭이 더 좁은 양극 산화 콘트롤러를 형성함으로써 단일 양극 산화 공정으로 제조될 수 있다.
[제4실시예]
제8a도 및 제8b도는 제2a도 및 제2b도의 동일 위치에서 취한 제4실시예의 회로 기판을 도시하는 단면도이다. 본 실시예의 회로 기판은 절연 기판(801), 섬 형태의 반도체층(802), 절연막(803), 게이트 라인(804), 게이트 전극(804a), 양극 산화막(805), 양극 산화용 전압 인가 단자(806), 양극 산화 콘트롤러(807), 콘택트 홀(808) 및 인출 전극(809)를 포함한다. 본 실시예의 회로 기판은 양극 산화 콘트롤러(807)이 전압 인가 단자(806)과 게이트 전극(804a) 사이에 형성되는 것이 제1실시예와 동일하지만, 양극 산화 콘트롤러(807)이 원하는 오프셋 폭과 일치하는 폭을 갖는 것이 제1 실시예와 다른 점이다. 양극 산화 콘트롤러(807)의 두께를 적합하게 설정함으로써, 채널 길이 방향으로 원하는 폭을 갖는 오프셋 영역을 갖는 트랜지스터가 얻어질 수 있다.
회로 기판은 다음과 같은 방법으로 제조된다.
먼저, 반도체층(802)는 절연 기판(801) 상에 형성된 다음, 섬 형태로 패턴화 된다. 절연막(803)은 반도체층(802)를 덮도록 형성된다. 반도체층(802) 및 절연막(803)의 형성은 제1 실시예에서의 반도체층(202) 및 절연막(203)과 같은 방법으로 행해진다.
다음에, 게이트 전극(804a)를 포함하는 게이트 라인(804)를 형성하는 2개의 금속막이 형성된다. 먼저, 제1 금속막이 형성되고, 양극 산화 콘트롤러(807)이 위치되는 제1 금속막의 부분은 패터닝함으로써 제거된다. 제1 금속막용으로, 주성분으로서 Al, Ta, Nb, Ti 등을 갖는 양극 산화 금속이 사용될 수 띤다. 제1 금속막의 두께는 200 내지 400 nm의 범위내이다. 특히, Al, AISi, AITi, AISc 등과 같이 주성분으로서 알루미늄을 갖는 금속은 저항이 낮은 전극이 형성될 수 있기 때문에 양호하게 사용될 수 있다. 본 실시예에서, 금속막은 스퍼터링법에 의해 주성분으로서 알루미늄을 갖는 금속을 사용하여 약 200에서 400 nm까지의 두께로 형성된 다음, 양극 산화 콘트롤러(807)이 형성되는 금속막의 부분이 제거된다.
계속해서, 제2 막이 기판 상에 형성된다. 유사하게, 제2 금속막용으로 Al, AISi, AITi, AISc 등과 같이 주성분으로서 알루미늄을 갖는 금속이 사용될 수 있다. 또, 주성분으로서 Ta, Nb, Ti를 갖는 양극 산화 금속이 사응될 수도 있다. 제2 금속막의 두께는 200 내지 400 nH의 범위 내이다. 본 실시예에서, 금속막은 스퍼터링법에 의해 주성분으로서 알루미늄을 갖는 금속을 사용하여 200에서 400 nm 까지의 두께로 형성된다. 따라서, 제2 금속막만 형성된 얇은 부분이 존재한다. 이 부분은 양극 산화 콘트롤러(807)로서 사용된다.
그 후, 금속막은 패턴화되어 게이트 전극(804a)를 포함하는 게이트 라인(804)를 형성한다. 게이트 라인(804)의 형성과 동시에 제1 및 제2 금속막으로 형성되는 양극 산화용 전압 인가 단자(806)가 형성된다.
그 다음, 양극 산화 공정은 양극 산화막(805)를 형성하도록 행해진다. 양극 산화 공정은, 예를 들면 구연산 또는 수산, 황산 등의 용액에 기판을 담그고, 8V의 전압을 인가시킴으로써 행해진다. 이들 조건하에서 양극 산화 공정을 행함으로써, 다공찔 산화 알루미늄막의 형성은 게이트 전극 라인(804)의 상면 및 측면으로부터 처리된다.
양극 산화 콘트를러(807) 상의 한층을 구성하는 제2 금속의 부분이 완전히 산화될 때, 양극 산화 콘트롤러(807)의 도전성은 사라진다. 결과적으로, 전압은 양극 산화 콘트롤러(807)보다 더 먼 위치에 인가되지 못하고, 양극 산화 공정은 정지된다. 따라서, 양극 산화 콘트롤러(807)의 두께에 해당하는 두께, 즉 제2 금속막의 두께를 갖는 양극 산화막(805)는 게이트 전극(804a)의 표면 상에 형성되어, 양극 산화 공정을 정지시킨다. 따라서, 양극 산화 조건의 정교한 제어는 필요하지 않고, 양극 산화 공정은 용액 등의 열화로 인한 영향을 받지 않는다. 그러므로, 종래의 양극 산화 공정과 같은 복잡한 공정은 필요하지 않고, 양극 산화 공정은 간단한 공정으로 행할 수 있다. 양극 산화막(805)는 금속 라인의 상면 및 측면 상의 양극 산화 콘트롤러(807)의 두께에 따라 약 200 nm에서 400 nm까지의 두께로 형성된다. 양극 산화막(805)의 두께는 트랜지스터의 오프셋 폭을 결정한다.
그 후, 트랜지스터를 접속하는 부분은 트랜지스터를 분리하기 위해 에칭함으로써 제거된다. 그 다음, 불순물 이온은 반도체층(802) 내에 주입되어, 소스 영역 및 드레인 영역을 형성하고, 제1실시예와 동일 방법으로 활성화된다.
더구나, 콘택트 흘(808)은 절연막(803) 상에 형성된다. 그 다음, 금속막은 스퍼터링법에 의해 콘택트 흘(808) 상에 형성되고, 패턴화되어 인출 전극(809)를 형성한다. 따라서, 박막 트랜지스터는 완성된다.
본 실시예에서, 양극 산화 론트롤러는 원하는 오프셋 폭에 따라 달리 결정된 양극 산화막의 두께와 일치하는 두께를 갖도록 전압 인가 단자와 게이트 전극 사이에 형성된다. 그러므로, 양극 산화조건의 정교한 제어는 필요없다. 더우기, 게이트 전극의 표면 상에 형성된 양극 산화팍의 두께는 용액의 열화로 인해 다른 제조 공정으로 제조된 것과 다르다. 결과적으로, 오프셋 영역을 갖는 트랜지스터를 만족스럽게 제조할 수 있다. 더구나, 양극 산화 콘트를러는 게이트 전극 라인의 금속막을 형성합과 동시에 형성될 수 있어, 양극 산화 콘트롤러의 형성은 트랜지스터의 제조 공정을 복잡하게 하지 않는다.
게이트 전극을 포함하는 게이트 라인의 표면 상에 형성된 양극 산화막은 힐록을 게이트 라인에 성장시키는 것을 억제하므로, 내부식서을 향상시키고, 라인 및 게이트 전극을 포함하는 트랜지스터의 충들 사이에 전기적 절연을 보장한다. 또, 알루미늄을 포함하는 금속 재로가 사용될 때, 저항이 낮은 게이트 전극 및 게이트 라인이 형성될 수 있다. 따라서, 알루미늄을 포함하는 금속 재료로 제조된 게이트 전극은 액티브 매트릭스 액정 디스플레이 장치에 유익하게 사용된다. 더구나, 제4실시예에서, 양극 산화 콘트롤러(807) 상의 제1 금속막 부분은 제거된 다음, 제2 금속막은 이들 상에 형성된다. 따라서, 양극 산화 콘트롤러(807)의 부분은 얇은 금속막으로 형성되지만, 본 발명은 양극 산화막(805)의 두께가 원하는 두께에 도달할 때 양극 산화 콘트롤러(807)이 완전히 산화되도록 양극 산화 콘트롤러(807)의 두께를 설정하는 한 본 실시예에 한정되지 않는다. 예를 들면, 단일층화된 금속막은 사용될 수 있고, 그 다음 에칭은 양극 산화 콘트롤러(807)의 부분만 얇게 형성되도록 처리될 수 있다.
또한, 제2 및 제3실시예의 각각의 양극 산화 콘트롤러는 원하는 두께에 따라 다른 폭을 갖는 대신에, 게이트 전극 상에 형성된 양극 산화막의 원하는 두께와 일치하는 두께를 갖는다. 이 경우, 제4실시 1예에서 설명한 동일 효과가 얻어질 수있다.
상술한 바와 같이, 본 발명에 따르면, 양극 산화 공정은 산화 공정을 선정된 내용으로 처리한 후 정지될 수 있는데, 이것은 양극 산화 콘트롤러가 전압 인가 단자와 게이트 전극 사이에 제공되기 때문이다. 그러므로, 전압, 전류 및 시간 주기의 정교한 제어가 필요하지 않다. 더우기, 게이트 전극의 표면 상에 형성된 양극 산화막의 두께가 용액의 열화로 인해 다른 제조 공정으로 제공된 것과 다르다. 결과적으로, 원하는 두께를 갖는 양극 산화막은 안정한 신뢰성 속에서 제조될 수있다.
더구나, 양극 산화 콘트롤러가 양극 산화막의 원하는 두께에 따라 양극 산화 콘트롤러로서 사응되는 부분의 폭 또는 두께를 변경시킴으로써 게이트 라인 및 게이트 전극을 형성함과 동시에 형성될 수 있기 때문에, 양극 산화 콘트롤러의 형성은 트랜지스터의 제조 공정을 복잡하게 하지 않고 쉽게 형성될 수 있다.
이러한 이점을 갖는 본 발명의 회로 기판은 액티브 매트릭스 액정 디스플레이 장치 및 다른 전자 회로에 널리 사웅된다. 특히, 알루미늄을 포함하는 금속 재료가 사용될 때, 저항이 낮은 게이트 전극 및 게이트 버스 라인이 얻어질 수 있다.
또한, 알루미늄 전극 또는 알루미늄 라인에 발생하는 힐록은 전극 또는 라인의 표면을 커버링하는 양극 산화막의 존재로 인해 억제되므로, 내부식성을 향상시키고 전기 절연을 보장한다. 따라서, 알루미늄율 포함하는 금속 재료로 제조된 게이트전극은 액티브 매트릭스 액정 디스플레이 장치에 유익하게 사용된다.
더우기, 양극 산화 콘트롤러가 병렬 또는 직렬로 제공될 때, 전류가 흐르는 시간 주기는 시간 패턴마다 다르게 될 수 있다. 그러므로, 두께가 다른 몇가지 형태의 산화막은 단일 양극 산화 공정으로 형성될 수 있다. 회로 기판이 디스플레이 및 구동 기능을 갖는 회로 기판을 포함하는 액티브 매트릭스 액정 디스플레이장치에 인가될 때, 개개의 목적에 따른 특정 특성을 갖는 트랜지스터는 단순화된 제조 공정으로 형성할 수 있는데, 몇가지 종류의 오프셋 폭이 단일 양극 산화 공정으로 제조될 수 있기 때문이다.
본 발명 분야의 숙련된 자이면 본 발명의 사상 및 범위를 벗어나지 않고도 본 발명에 대한 여러 다른 수정을 가할 수 있을 것이다. 따라서, 본 명세서에 첨부된 특허 청구 범위는 본 명세서에 기술되어 있는 것에 한정되는 것이 아니고 보다넓게 해석되어야 할 것이다.

Claims (24)

  1. 주로 금속 재료로 형성되며, 전극으로서 사응되는 단부를 갖는 배선: 상기 배선의 다른 단부에 접속되어 상기 배선을 양극 산화하기 위해 전압을 상기 배선에 인가하는 단자: 및 상기 전극으로서 작용하는 상기 단부보다 상기 단자에 접속된 상기 다른 단부에 더 근접한 상기 배선의 일부분으로서 상기 배선의 양극 산화 정도를 제어하는 양극 산화 제어 수단을 포함하고, 상기 양극 산화 제어 수단은 상기 단자에 의해 인가된 상기 전압에 의해 양극 산화되어 절연체가 형성되는 것을 특징으로 하는 회로 기판.
  2. 제1항에 있어서, 상기 양극 산화 제어 수단은 상기 배선의 상기 단부의 표면상에 형성된 양극 산화막의 두께와 일치하는 폭을 갖는 것을 특징으로 하는 회로 기판.
  3. 제1항에 있어서, 상기 양극 산화 제어 수단은 상기 배선의 상기 단부의 표면상에 형성된 양극 산화막의 두께와 일치하는 두께를 갖는 것을 특징으로 하는 회로기판.
  4. 전극을 포함하는 다수의 반도체 디바이스: 상기 반도체 디바이스의 상기 전극으로서 작용하는 다수의 분기된 부분을 갖고 있으며, 주로 금속 재료로 형성되는 배선: 상기 배선에 접속되어 상기 분기된 부분을 양극 산화시키기 위해 전압을 상기 배선에 인가하는 단자: 및 상기 분기된 부분의 양극 산화의 정도를 제어하는 양극 산화 제어 수단을 포함하는 것을 특징으로 하는 회로 기판.
  5. 제4항에 있어서, 상기 양극 산화 제어 수단은 상기 분기된 부분과 다른 상기 배선의 일부분인 것을 특징으로 하는 회로 기판.
  6. 제5항에 있어서, 상기 일부분은 상기 분기된 부분의 폭보다 더 좁은 것을 특징으로 하는 회로 기판.
  7. 제6항에 있어서, 상기 양극 산화 제어 수단의 상기 폭은 상기 분기된 부분의 양극 산화의 정도에 따라 결정되는 것을 특징으로 하는 회로 기판.
  8. 제5항에 있어서, 상기 일부분은 상기 분기된 부분보다 더 얇은 것을 특징으로 하는 회로 기판.
  9. 제8항에 있어서, 상기 양극 산화 제어 수단의 두께가 상기 분기된 부분의 양극 산화의 정도에 따라 결정되는 것을 특징으로 하는 회로 기판.
  10. 제4항에 있어서, 상기 양극 산화 제어 수단은 상기 분기된 부분의 일부이고, 서로 병렬로 접속되며, 각각이 상기 분기된 부분중 해당 분기된보다 폭이 더 좁은 것을 특징으로 하는 회로 기판.
  11. 제10항에 있어서, 상기 양극 산화 제어 수단은 폭이 다른 것을 특징으로 하는 회로 기판.
  12. 제11항에 있어서, 상기 양극 산화 제어 수단의 상기 폭은 상기 분기된 부분의 상기 양극 산화의 정도에 따라 결정되는 것을 특징으로 하는 회로 기판.
  13. 제4항에 있어서, 상기 양극 산화 제어 수단은 상기 분기 부분의 일부이고, 직렬로 접속되며, 각각이 상기 분기 부분 중해당 부분보다 폭이 더 좁은 것을 특징으로 하는 회로 기판.
  14. 제13항에 있어서, 상기 양극 산화 제어 수단은 폭이 다른 것을 특징으로 하는 회로 기판.
  15. 제14항에 있어서, 상기 양극 산화 제어 수단의 상기 폭이 상기 분기된 부분의 상기 양극 산화의 정도에 따라 결정되는 것을 특징으로 하는 회로 기판.
  16. 제4항에 있어서, 상기 양극 산화 제어 수단은 상기 분기된 부분의 일부이고, 서로 병렬로 접속되며, 각각이 상기 분기된 부분 증 해당 부분보다 두짜가 더 얇은것을 특징으로 하는 회로 기판.
  17. 제16항에 있어서, 상기 양극 산화 제어 수단은 두께가 다른 것을 특징으로 하는 회로 기판.
  18. 제17항에 있어서, 상기 양극 산화 제어 수단의 상기 두께는 상기 분기된 부분의 상기 양극 산화의 정도에 따라 결정되는 것을 특징으로 하는 회로 기판.
  19. 제4항에 있어서, 상기 양극 산화 제어 수단은 상기 분기 부분의 일부이고, 서로 직렬로 접속되며, 각각이 상기 분기된 부분중 해당 부분보다 두께가 더 얇은 것을 특징으로 하는 회로 기판.
  20. 제19항에 있어서, 상기 양극 산화 제어 수단은 두께가 다른 것을 특징으로 하는 회로 기판.
  21. 제20항에 있어서, 상기 양극 산화 제어 수단의 상기 두께는 상기 분기된 부분의 상기 양극 산화의 정도에 따라 결정되는 것을 특징으로 하는 회로 기판.
  22. 전극을 포함하는 다수의 반도체 디바이스: 및 상기 반도체 디바이스의 전극으로서 작용하는 다수의 분기된 부분을 갖고 있고, 주로 금속 재료로 형성된 배선을 포함하는 회로 기판을 제조하는 방법에 있어서, 기판 상에 반도체층을 형성하는 스텝: 상기 반도체층 상에 주로 금속 재료로 제조되고 상기 배선을 형성하기 위해 상기 층을 패터닝하는 층, 및 전압을 상기 배선에 접속된 배선에 인가하는 단자를 형성하는 스텝: 상기 분기된 부분 상에 양극 산화막을 형성하기 위해 상기 전압을 상기 배선에 인가함으로써 상기 배선을 양극 산화하는 스텝: 및 이온을 상기 반도체충에 주입함으로써 소스 및 드레인 영역을 형성하는 스텝을 포함하고, 주로 상기 금속 재료로 제조된 상기 층을 형성하는 상기 스텝은 상기 배선과 동시에 상기 분기된 부분의 양극 산화의 정도를 제어하는 양극 산화 제어 수단을 형성하는 것을 특징으로 하는 회로 기판의 제조 방법.
  23. 제22항에 있어서, 상기 양극 산화 제어 수단은 상기 분기된 부분보다 폭이 더 좁은 것을 특징으로 하는 회로 기판의 제조 방법.
  24. 제22항에 있어서, 상기 양극 산화 제어 수단은 상기 분기된 부분보다 두께가 더 얇은 것을 특징으로 하는 회로 기판의 제조 방법.
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