KR100305415B1 - 에칭재료와에칭방법및전자장치제조방법 - Google Patents

Abstract

BHF의 성분인 불화 암모늄의 농도가 낮게 설정된 에칭 재료를 사용하여 다량의 알루미나를 함유하는 기판상에 형성된 알루미나막, 실리콘 산화물막 및 실리콘 질화물막이 에칭된다. 상기 에칭은 불화 수소산, 불화 암모늄 및 물을 x : y : (100-x-y) {여기서, x와 y는 y＜-2x+10 (0＜x≤5, 0＜y≤10)의 관계를 만족시킨다}의 중량비로 혼합하여 제조된 수용액인 에칭 재료를 사용하여 수행된다. 시판중인 50% 불화 수소산 및 40% 불화 암모늄 수용액이 사용된다.

Description

에칭 재료와 에칭 방법 및 전자 장치 제조 방법

제1(a)도 내지 제1(d)도는 종래의 경우에서 알루미늄을 사용한 배선의 상태를 도시한 도면.

제2(a)도 내지 제2(d)도는 본 발명의 한 실시예에 따른 게이트 배선의 제조 방법을 설명하는 도면.

제3(a)도 내지 제3(d)도는 본 발명의 한 실시예에 따른 게이트용 접촉홀의 제조방법을 설명하는 도면.

제4도는 알루미나 에칭 상태에서 불화 수소산과 불화 암모늄 사이의 혼합비의 의존도를 도시한 그래프.

제5(a)도 내지 제5(g)도는 다량의 알루미나를 갖는 저알칼리 글라스 기판상에 TFTs를 형성하는 방법을 설명하는 도면.

제6(a)도 내지 제6(g)도는 실시예 1에 따른 제조 방법을 설명하는 도면.

제7도는 모놀리딕 활성 매트릭스 회로를 사용한 액정 표시 장치를 도시한 도면.

제8(a)도 내지 제8(e)도는 한 실시예에 따른 제조 방법을 설명하는 도면.

제9(a)도 및 제9(e)도는 모놀리딕 타입 활성 매트릭스 회로 및 양극 산화 처리 방법을 설명하는 개략도.

제10(a)도 내지 제10(f)도는 한 실시예에 따른 제조 방법을 설명하는 도면.

제11(a)도 내지 제11(e)도는 한 실시예에 따른 제조 방법을 설명하는 도면.

제12도는 다량의 알루미나를 함유하는 기판상에 알루미나 등이 형성되고 다음에 에칭이 수행되는 경우에 우수한 에칭 상태를 나타내는 에칭제의 성분 범위를 도시한 그래프.

* 도면의 주요부분에 대한 부호의 설명

10 : 기본 요소 11 : 배선

12 : 산화층 13 : 층간 절연막

14 : 마스크 15 : 홀 부(hole portion)

16 : 금속 배선 102 : 베이스 산화막

101 : 기판 103 내지 105 : 활성층

106 : 게이트 절연막 107 내지 110 : 게이트 전극

113 : N-형 영역 114, 115 : P-형 영역

200 : 글라스 기판 201 : 막

202 : 산화층 203 : 포토레지스트

204 : 게이트 전극 302 : 산화물막

303 : 실리콘 질화물막 304 : 실리콘 산화물

305 : 포토레지스트 306 : 티타늄막

본 발명은 글라스 기판 또는 다른 여러 가지 기판들과 같은 절연 기판상의 박막 트랜지스터(TFTs) 및 박막 다이오드(TFDs)와 같은 반도체 장치를 제조하는 방법에서 배선상에 형성된 절연막 또는 보호막을 제거하는 방법 및 그러한 반도체 장치를 사용하여 박막 집적 회로, 특히 활성 매트릭스 액정 표시 장치를 형성하는 방법에 관한 것이다.

액정 표시 장치는 얇고 가벼운 표시 장치로서 많은 TV 세트, 워드 프로세서 등에서 사용된다. 특히, IC 및 LSI와 같은 집적회로의 제조 기술을 이용하여, 박막 트랜지스터(TFT) 및 그밖에 다른 소자들이 각 표시 픽셀로 형성하는 활성 매트릭스 액정 표시 장치는 우수한 영상을 표시할 수 있는 액정 표시 장치로서 기대된다.

TFTs를 사용한 활성 매트릭스 표시 장치의 영역이 증가함에 따라, 그들은 작은 배선 저항을 가져야 한다. 배선을 위채서 통상 사용되어온 크롬(Cr)의 저항은 높다. 일반적으로, 비정질 실리콘 박막보다 더 우수한 고속 동작인 저온 가공 다결정 실리콘 박막이 반도체층으로서 사용될 경우, 제조 방법이 도핑 과정 및 레이져 방출 과정을 포함하기 때문에, 게이트 전극-배선이 그러한 공정에서 충분히 내성을 갖는지의 여부가 중요하다.

양극 산화 처리된(anodized) 알루미늄은 낮은 저항 및 우수한 가공 내구성과 같은 조건을 만족시키는 물질로서 유망하다. 제1(a)도 내지 1(d)도는 절연물, 절연막 또는 반도체와 같은 바람직한 기본 요소(대상)상에 주로 알루미늄을 함유하는 배선(11) 또는 전극을 형성하기 위한 제조 방법을 도시한 것이다.

제1(a)도에 있어서, 주로 알루미늄을 함유하는 전극 및 배선(11)은 스퍼터링 또는 증착 등에 의해서 기본 요소(10)상에 형성된다. 산화층(12)은 내전압을 향상시키거나, TFT의 오프셋 게이트 영역을 형성하기 위해서 사용된다. 제1(b)도에 있어서, 산화층(12)의 형성 후, 실리콘 산화물 또는 실리콘 질화물이 층간 절연막(13)으로서 형성된다.

전극 또는 배선(11)에 접촉하기 위한 배선을 형성할 필요가 있기 때문에, 제1(c)도에 도시된 바와 같이, 홀 부(hole portion; 15)는 바람직한 마스크(14)를 형성하고(통상 레지스트가 사용된다) 다음에 불화 수소산 완충제(BHF)와 같은 에칭제를 사용하여 전극 또는 배선(11)의 일부를 에칭시킴으로써 형성된다. 홀(15)의 형성후, 마스크(14)는 제거되고, 전극 또는 배선(11)에 접촉시킴으로서 바람직한 금속 배선(16)을 증착 또는 스퍼터링에 의해서 퇴적시킨다(제1(d)도).

통상, 활성 매트릭스 액정 표시 장치는, 글라스 기판들 중의 하나상에 형성된 두 글라스 기판과 TFTs 사이에 액정 물질이 끼어있는 구조를 갖는다. 상술된 TFTs가 형성된 기판에 필요한 조건 중의 하나는 낮은 정도의 알칼리 금속 용해도이다. 그 이유는 많은 양의 Na, K 등을 함유하는 소다석회 글라스와 같은 기판이 사용될 경우, TFT 기판이 형성되는 동안 Na 및 K와 같은 알칼리 금속이 용해되어 TFT 특성이 더욱 열화되기 때문이다. 그와 같은 이유 때문에, 알칼리금속의 양을 적게 함유하는 저 알칼리 글라스가 통상 사용된다.

또 다른 조건은 TFT 기판 형성 공정의 열처리 후 발생하는 기판의 수축이 적어야 된다는 것이다. 이것은, 열처리 후 기판의 수축이 크면, 후속 사진 인쇄 공정에서 패턴 마스크의 정합 마크를 위치시키기가 어렵기 때문이다. 사진 인쇄 공정에서, 기판 수축에 의한 정합 마크 편차의 최대 허용치는 2㎛이하이다. 이 값은 100㎜′의 기판의 경우에 20ppm의 변화에 해당하고, 500㎜′의 기판의 경우에 4ppm의 변화에 해당하는 것이다. TFT 기판을 제조하는 공정에서, 비정질 실리콘 TFTs의 경우 350℃에서 3시간 열처리가 필요하고, 저온 가공 다결정 실리콘 TFTs의 경우 600℃에서 4시간 열처리가 필요하다. 그러한 열처리의 경우 상기 조건을 만족시키는 글라스 기판이 필요하다.

(1) 낮은 알칼리 함유량, 및 (2) 우수한 내열성의 조건을 만족시키고, 현재 활성 매트릭스 액정 표시 장치에서 사용되고 있는 글라스 물질의 예로서 코닝 글라스 워크의 7059번과 1737번, 및 니혼 덴끼 유리 주식회사의 NA45가 있다. 특히, 1737번은 다른 글라스 물질보다 더 높은 변형점을 갖기 때문에 열처리 후 적은 수축량을 갖는 기판으로서 장래가 촉망되는 물질이다. 알루미늄은 쉽게 양극 산화 처리될 수 있기 때문에, 에칭에 의해서 알루미늄 산화물을 제거하기 어렵다.

통상, 알루미늄 산화물(즉, 알루미나) 막의 에칭 제거는 일반적으로 크롬산 무수물을 함유하는 인산 용액을 사용하여 수행된다. (JIS H8680의 “알루미늄 및 알루미늄 합금의 양극 산화물 코팅의 두께 시험 방법” 및 JIS H9500의 “알루미늄 및 알루미늄 합금의 양극 산화 처리 공정 표준” 참조). 그러나, 여기에는 생산성의 관점에서 많은 문제점이 있다. 왜냐하면, 크롬산은 오염-발생 물질이고, 따라서 번거로운 폐액 처리를 필요로 하기 때문이다.

따라서, 크롬산을 사용하지 않는 알루민 에칭 방법으로서, 시중의 50% 불화수소산 및 40%-불화 암모늄이 1:6 내지 1:100의 비율로 서로 혼합된 BHF 또는 아세트산을 함유하는 BHF(ABHF)를 사용한 방법이 연구되어 왔다. BHF는 통상 실리콘 산화물막 등을 에칭시키기 위해서 사용되며, 불화 암모늄은 레지스트가 박리되는 것을 방지하기 위해서 사용된다. 그러나, 이러한 에칭제의 사용은 알루미나 표면상에 1 내지 20㎛의 크기의 등축 장방형 결정의 퇴적을 유발한다. 그 결과, 증착 부분에 있는 알루미나는 다른 부분에 있는 것과 동일한 속도로 에칭되지 않음으로써 돌출부를 잔류시킨다. 그것은 그 위에 형성된 막의 불량한 상황 때문에 부분적으로 안정된 반도체 회로를 형성하기 어렵게 만든다.

BHF 및 ABHF의 사용은, 그에 의해 군집되는 상기 1737번의 표면상에 1 내지 20㎛의 등축의 장방형 결정의 퇴적을 유발한다. 그러나, 통상의 BHF를 사용하여 에칭을 수행하면, 상기 7059번에서 이러한 현상이 발견되지 않으며, 이는 통상 저온 가공 TFTs용 기판으로서 사용된다.

상기 현상의 원인을 고려해서, 표 1은 7059번 및 1737번의 조성을 보여준다.

[표 1]

[저알칼리 글라스 기판상의 조성(%)]

표 1에서 나타낸 바와 같이, 1737번은 7059번보다 더 많은 양의 알루미나(Al₂O₃)를 갖는다. 알루미나 막의 에칭에서 유사한 현상이 발생한다는 사실을 고려하면, 많은 양의 알루미나를 함유하는 부분에서 돌출부가 발생하는 것으로 여겨진다.

상기 BHF 대신에 10 내지 100의 인자에 의해서 순수한 물을 사용하여 염산을 희석시켜 만든 DHF가 에칭제으로서 사용되면, 돌출부가 발생하지 않는다. 게이트 배선의 알루미나/알루미늄에 대한 DHF의 에칭 속도의 비는 1 내지 2이므로, 그것은 시간 조절에 의해서 접촉홀을 형성하기 위해서 충분히 사용될 수 있다. 그러나, 그것은 에칭하는 동안 기판으로부터 레지스트가 박리되기 때문에 TFT 기판 제조 공정에서 DHF를 사용할 수 없었다.

본 발명의 목적은 오염의 원인이 되는 크롬산을 함유하지 않고, 알루미나상에 결정의 증착이 없고, 포토레지스트가 충분이 에칭에 대한 내성을 갖는 높은 재생성을 갖는 알루미늄 산화물층을 에칭하기 위한 에칭제를 제공하는 것이다.

본 발명의 또 다른 목적은 저 알칼리 및 높은 내열성 글라스 기판상에 형성된 천연 산화물막, 실리콘 산화물막, 실리콘 질화물막 또는 아루미나막을 에칭시킬 때 돌출부를 발생시키지 않는 에칭제를 제공하는 것이다. 따라서, 높은 재생성을 갖는 안정한 TFTs의 생산을 가능하게 하는 에칭제가 제공된다.

본 발명에서, 알루미나는 종래의 BHF의 성분인 불화 암모늄의 농도가 낮게 설정된 에칭제를 사용하여 에칭된다.

더욱 상세하게는, 본 발명에서, 불화 수소산, 불화 암모늄, 및 순수한 물을 n : n : 100 (여기서, n은 0.5 내지 5이다)의 용적비로 혼합하여 제조한 에칭제를 사용하여 에칭을 수행한다. 불화 수소산 및 불화 암모늄은 각각 0.49 내지 2.0 중량%, 및 0.19 내지 2.0중량%를 함유한다. 본 발명에서, 시중의 50% 불화 수소산 및 40% 불화 암모늄 수용액이 사용된다. 이 용액에 표면 활성제가 함유될 수 있다.

본 발명에 따르면, 다량의 알루미나를 함유하는 기판상에 형성된 알루미나막, 실리콘 산화물막 및 실리콘 질화물막은, 종래의 BHF의 성분인 불화 암모늄의 농도가 낮게 설정된 에칭제를 사용하여 에칭된다.

더욱 구체적으로는, 본 발명에서, 불화 수소산, 불화 암모늄, 및 물을 x : y : (100-x-y) (여기서, x와 y는 다음의 관계를 만족시킨다 : y＜-2x+10 (0＜x≤5, 0＜y≤10)의 중량비로 혼합하여 생성된 수용액인 에칭제를 사용하여 에칭을 수행한다. 본 발명에서, 시중의 50% 불화 수소산 및 40% 불화 암모늄 수용액이 사용된다. 이 용액에 표면 활성제가 함유될 수 있다.

제5(a)도 내지 5(g)도는 다량의 알루미나를 갖는 저 알칼리 글라수 기판상에 TFTs를 형성하는 방법을 도시한 것이다. 제5(a)도에서, 베이스 산화막(102)이 기판(101)상에 형성된 후, 그 위에 활성층 (103 내지 105)이 형성된다. 다음에, 실리콘 산화물로 만들어진 게이트 절연막(106) 등을 형성시킨다. 알루미늄 등으로 만든 게이트 전극(107 내지 110)을 형성하고 에칭시킨 후, 양극 산화막을 그 게이트 전극상에 형성시킨다. 양극 산화막의 형성 후, 양극 산화 처리를 위한 별도의 게이트 전극 및 배선에서 상기 에칭제가 사용된다. 상기 에칭제는 또한 실리콘 산화물 또는 실리콘 질화물 등으로 만들어진 층간 절연막에서 접촉홀을 형성하는 데에 사용될 수 있다. 상기 에칭제를 사용하면 기판 표면상에서 퇴적 물질이 발견되지 않는다.

종래의 BHF의 성분인 불화 암모늄의 농도가 낮게 설정된 알루미나용 에칭제를 사용하면, 실온에서 선택적인 에칭이 수행될 수 있다. 이 경우에, 알루미늄의 에칭 속도에 대한 알루미나의 에칭 속도의 비는 1 내지 3이다.

제4도는 우수한 에칭을 가능하게 하는 불화 수소산 및 불화 암모늄 사이의 혼합 비율의 비, 및 레지스트 박리가 일어나거나 증착 물질이 기판상에 형성되는 범위를 도시한 것이다. 상기 에칭제에서, 불화 암모늄의 농도가 상기 범위보다 더 높게 되면, 전체 에칭제에 대한 물의 농도비는 낮게 된다. 불화 암모늄 때문에 알루미나(또는 알루미늄)의 반응 생성물이 물에 비해서 낮은 용해도를 갖기 때문에, 그들은 장방형 결정으로서 필수적으로 위치된다. 불화 암모늄의 농도가 상기 범위보다 낮으면, 에칭제가 포토레지스트로부터 박리될 수 있다. 따라서, 상기 범위의 에칭제가 알루미나를 에칭시키기에 적합하며, 에칭 표면이 평평하게 개선될 수 있다.

제12도는 우수한 에칭을 할 수 있는 불화 수소산과 불화 암모늄 사이의 혼합비의 중량%의 범위, 및 불화 수소산과 불화 암모늄의 수용액인 에칭제를 사용한 다량의 알루미나를 함유하는 기판상에 형성된 알루미나 에칭의 경우에 기판상에 퇴적 물질이 형성되는 범위를 도시한다. 즉, 제12도는 퇴적 물질이 형성되거나 형성되지 않는 범위를 도시한 것이며, 여기서 수평축 및 수직축은 수용액 중의 불화 수소산과 불화 암모늄의 비를 나타낸다(전체 용액 : 100중량%). 본 발명에 기재된 퇴적 물질의 형성은 알루미늄 플루오라이드 및 그들의 물에 대한 용해도 때문에 아루미나(또는 알루미늄)의 반응 생성물의 형성의 속도에 의해서 영향을 받는 것으로 여겨진다.

제12도의 음영의 평행선에서, 반응 생성물을 형성하는 경향보다는 용해력이 지배적이며, 따라서, 그러한 범위가 에칭에 적합하며, 에칭 표면의 평평함을 개선시킬 수 있다. 다른 범위에서는 반응 생성물을 형성하는 경향이 우세하기 때문에, 퇴적 물질로서 반응 생성물이 형성될 수 있다.

[실시예 1]

게이트 전극이 글라스 기판상에 형성되는 본 발명의 일 실시예가 설명될 것이다. 제2(a)도에 도시한 바와 같이, 주로 알루미늄을 함유하는 4,000Å 두께의 막 (201)이 증착 등에 의해서 글라스 기판(200)상에 형성된다. 힐럭(hillocks)을 방지하기 위해서, 막(201)은 0.2%의 Sc를 함유한다.

양극으로서 알루미늄막(201)을 사용하여 전해질 중에서 양극 산화 처리에 의해서 약 140Å두께의 산화층(202)을 형성시킨다. 이 공정에서, 3%의 암모니아 수용액을 사용하여 타르타르산을 함유하는 에틸렌 글리콜 용액을 중화시켜서 전해질을 제조하고, 10V의 전압을 인가한다.

마스크로서 포토레지스트(203)를 형성한 후 (제2(b)도), 아래에 기재된 에칭제를 사용하여 에칭함으로써 게이트 전극(204)을 형성시킨다(제2(c)도). 산화물층(202) 및 알루미늄막(201)을 서로 다른 에칭제로 에칭시킨다.

산화물층(202)용 에칭제는 불화 수소산, 불화 암모늄 및 순수한 물을 3 : 2 : 150의 용적비로 혼합하여 제조한 용액이다(불화수소산과 불화 암모늄은 각각 에칭제 중에 0.968중량% 및 0.516중량%를 함유한다). 에칭 시간은 실온(22℃)에서 11초이고, 30%의 과에칭(overetching)을 수행한다. 상기 혼합비를 갖는 에칭제를 사용하여, 기판 표면을 현미경으로 관찰하면 알루미나 표면상에 퇴적 물질이 발견되지 않는다.

알루미늄막(201)은 주로 인산, 아세트산 및 질산을 함유하는 용액인 에칭제를 사용하여 에칭시킨다. 인산 72용적%, 아세트산 2용적%, 질산 9 내지 10용적%, 및 다른 성분으로서 순수한 물을 함유하는 용액을 35℃로 가열한다. 에칭 시간은 90초이다. 그렇게 해서, 나머지 영역 안에 그의 상부 위에 산화물층(202)을 갖는 게이트 전극(204)이 형성되고, 어떠한 퇴적 물질도 없는 매끄러운 표면이 얻어진다(제2(d)도).

본 실시예는 게이트 알루미늄 분리 공정에도 마찬가지로 사용될 수 있다.

[실시예 2]

글라스 기판상에 제공된 게이트 전극에 대한 접촉을 형성하기 위한 본 발명의 일 실시예가 기술된다. 제3(a)도에서, 알루미늄 게이트 전극(301)을 실시예 1과 동일한 방법으로 글라스 기판(300)상에 형성시킨다. 산화물층(302)은 1,700Å의 두께로 형성된다. 산화물층(302)이 형성된 후, 얻어진 게이트 전극(301)의 두께는 3,000Å이다.

다음에 층간 절연막으로서, 500Å 두께의 실리콘 질화물막(303) 및 9,000Å 두께의 실리콘 산화물(304)을 스퍼터링 또는 증착에 의해서 형성시킨다(제3(b)도).

마스크로서 포토레지스트(305)가 형성된 후, 후술하는 에칭제를 사용하여 층간 절연막(303 및 304) 및 산화물막(302)을 에칭시킨다. 서로 다른 에칭제를 사용하여 막(303 및 304) 및 층(302)을 에칭시킨다.

층간 절연막(303 및 304)을 에칭시키기 위해 사용되는 에칭제(하시모토 카세이 주식회사가 제조하고, 표면 활성제를 함유하는)는 LL 10:1이다. 에칭 시간은 5분 45초이다.

산화물층을 에칭시키기 위해 사용된 에칭제는 불화 수소산, 불화 암모늄, 및 순수한 물을 3:2:150의 용적비로 혼합하여 제조된 용액이다(불화 수소산 및 불화 암모늄은 중량%로 각각 0.968% 및 0.516%를 함유한다). 에칭 시간은 실온(22℃)에서 2분 33초이고, 20%과에칭을 수행한다. 상기 혼합비를 갖는 에칭제를 사용하여 산화물층(302)을 에칭시킨다. 제3(c)도에서, 게이트 전극의 표면은 이 에칭 공정에서 약간 에칭시킨다(에칭 깊이 : 500Å).

포토레지스트(305)를 박리시킨 후, 알루미늄의 게이트 전극(301)에 대한 접촉을 형성하기 위해서, 스퍼터링 또는 증착에 의해서, 주로 알루미늄으로 이루어지고 2%의 Si를 함유하는 500Å 두께의 티타늄막(306) 및 8,000Å 두께의 막(307)을 형성시키고, 다음에 공지된 방법 또는 바람직한 방법에 위해서 에칭시켜 패턴화한다.

서로 다른 에칭제를 사용하여 주로 알루미늄으로 이루어진 막(306) 및 막(307)을 에칭시킨다. 티타늄막(306)을 에칭시키기 위해서, 과산화수소, 암모니아 및 순수한 물을 5:2:2의 용적비로 혼합하여 제조된 에칭제를 40℃로 가열시킨다. 에칭 시간은 10초이다.

막(307)을 에칭시키기 위해서, 주로 인산, 아세트산 및 질산을 함유하는 에칭제를 사용한다. 더욱 구체적으로는, 인산 72%, 아세트산 2%, 질산 9 내지 10% (각각 용적%). 및 다른 구성물질인 순수한 물을 함유하는 용액을 35℃까지 가열시킨다. 에칭 시간은 3분이다.

따라서, 제3(d)도에서, 게이트 전극(301)과 알루미늄 배선(307) 사이에서 우수한 접촉이 얻어진다.

[실시예 3]

제5(a)도 내지 5(g)도, 7도, 8(a)도 내지 8(e)도, 및 9(a)도 내지 9(b)도를 참고하여 본 실시예를 설명한다. 본 실시예는 제7도의 구조를 갖는 모놀리딕 활성 매트릭스 회로를 사용한 에칭 표시에 관한 것이다. 제5(a)도 내지 5(g)도 및 8(a)도 내지 8(e)도는 주로 게이트 드라이버 및 게이트 라인 및 픽셀 TFT부 사이에 있는 경계부를 도시한다. 제7도에서, 완충제로서 CMOS 인버터가 게이트 드라이버의 최종 단계에서 제공된다. 이것은 본 실시예에 한정되지는 않는다 : 일반적으로 게이트 라인은 게이트 전극에 연결되지는 않지만, 게이트 드라이버의 최종 단계에서 제공된 TFTs의 소스/드레인에 연결된다. 제9도는 본 실시예의 활성 매트릭스 회로의 일반적인 배열을 나타낸다.

제5(a)도 내지 5(g)도 및 8(a)도 내지 8(e)도를 참조하면서 본 실시예의 모놀리딕 활성 매트릭스 회로의 제조방법이 설명될 것이다. 그의 제조 공정 동안 기판(101) (코닝 1737번. 100㎜×100㎜×1.1㎜ 두께)의 열수축을 감소시키시 위해서, 그것을 710℃에서 4시간 동안 열적으로 어닐링시킨다. 열어닐링은 기판(101)을 1,300ppm까지 수축시킨다. (실리콘 산화물막으로서) 1,000 내지 3,000Å 두께의 베이스 산화물막(102)이 산소를 함유하는 대기중에서 스퍼터링 또는 플라즈마 CVD에 위해서 기판(101)상에 형성된다.

다음에, 플라즈마 CVD 또는 LPCVD에 의해서, 300 내지 1,500Å의 두께, 바람직하게는 500 내지 1,000Å의 두께를 갖는 비정질 또는 결정 실리콘막을 형성시킨다. 결정 실리콘막은, 비정질 실리콘막을 형성시킨 다음, 그것을 레이저 광 또는 그에 동등한 강한 빛을 반사시키거나 500℃ 이상의 장기간 열어닐링을 수행하여 얻을 수 있다. 또한, 결정성을 증가시키기 위해서, 열어닐링에 의해 결정화된 실시콘막을 선택적으로 더욱 어닐링시킬 수도 있다. 일본 특허출원 공개 제 평 6-244103호 및 동 제 평 6-244104호에 기재된 바와 같이, 열적 어닐링에 의한 결정화에서는, 실리콘의 결정화에서, 실리콘의 결정화를 촉진시키기 위해 니켈과 같은 촉매 요소를 첨가할 수 있다. 본 실시예에서 이러한 열적 어닐링은 기판(101)을 10ppm까지 수축시킨다; 이는 후속 정합 공정에서 문제점을 유발하지 않는다.

다음에, 실리콘막의 에칭에 의해서 주변 드라이버 회로의 TFT 활성층(103 및 104), 및 매트릭스 회로의 TFT 활성층(105)을 형성시킨다. 그 위에 산소를 함유하는 대기에서 스퍼터링시킴으로써, 500 내지 2,000Å 두께의 실리콘 산화물 게이트 절연막(106)을 형성시킨다. 그것은 CVD에 의해서 형성시켜도 된다.

본 발명에서, 양극 산화 처리를 하는 동안에 게이트 전극과 실리콘 활성층 사이에 고압(전기장)이 인가되기 때문에 게이트 절연막(101)은 충분히 높은 내전압성을 갖는 것이 바람직하다. 플라즈마 CVD에 의해서 생성된 실리콘 산화막을 사용하여 게이트 절연막을 형성시킬 때, 에칭 가스로서 모노실란(SiH4), N20 또는 O2(산소)를 사용하는 것이 바람직하다(제5(a)도).

전체 기판 표면상에 걸쳐서 스퍼터링시킴으로써 2,000Å 내지 5㎛, 바람직하게는 2,000 내지 6,000Å의 두께를 갖는 (0.1 내지 0.5중량%의 스칸디움을 함유하는) 알루미늄막을 형성시킨다. 상기 알류미늄막을 에칭시킴으로써, 양극 산화 처리를 위한 게이트 전극 또는 게이트 라인(107, 108, 109, 109′, 110 및 110′), 및 배선(129)을 형성시킨다. 게이트 라인(110, 110′)은 배선에 연결시킬수 있도록 설계된다. 주변 드라이버 회로의 게이트 전극(107 및 108)은 양극 산화물 위한 배선(129) (전원선)으로부터 전기적으로 절연되도록 설계된다(제5(b)도 및 8(a)도).

게이트 라인(109, 109′), 및 게이트 전극(110 및 110′)을 양극 산화시키기 위해서, 그 기판을 전해질에 침지시키고, 배선(129)을 통해서 전류가 흐르도록 한다. 그 전해질은 3% 타르타르산을 함유하는 에틸렌 글리콜 용액을 암모니아 수용액을 사용하여 중화시켜서 제조한다.

양극 산화시, 제9(b)도에서 전류는 악어 입 형태의 클립과 같은 전원 공급 클릭을 사용하여 배선(129)을 맞물리게 함으로써 공급된다. 그렇게 함으로써, 양극 산화를 위한 배선(129)에 연결된 게이트 전극(110, 110′) 및 게이트 라인(109, 및 109′)의 상부 및 측부 표면상에 양극 산화물막(111 및 112)이 형성된다. 인가 전압은 120V이고, 양극 산화물막(111 및 112) 두께는 1,700Å이다.

본 실시예에서와 같이 실질적으로 중성 용액을 사용한 양극 산화에 의해서 얻은 양극 산화물은 농후하고 단단하며, 양극 산화 처리 동안 인가된 최대 전압이 70% 이상인 내전압성을 갖는다. 이러한 양극 산화물을 “배리어 타입 양극 산화물(barrier type anodic oxide)”이라고 부른다(제5(c)도).

게이트 라인과 배선(129) 사이의 경계만을 에칭시킬수 있도록 레지스트를 형성시키고, 불화 수소산, 불화 암모늄, 및 물을 3 : 2 : 100의 용적비로 혼합하여 제조된 용액인 에칭제(에칭제 중의 불화 수소산, 불화 암모늄의 함량은 각각 0.968중량% 및 0.516중량%이다)를 사용하여 분리를 위한 에칭을 수행한다. 에칭 시간은 실온(22℃)에서 11초이고, 30% 과에칭을 수행한다. 상기 혼합비를 갖는 에칭제를 사용하면, 기판을 현미경으로 관찰했을 때 기판 및 알루미나 표면상에 퇴적 물질이 발견되지 않는다. 에칭에 의해서 형성된 홈(130)에 의해서 게이트 라인과 배선(129)은 서로 분리된다(제8(b)도).

마스크로서 게이트 전극부(그의 주위에 게이트 전극 및 양극 산화물이 있음)를 사용한 이온 도핑에 의해서 각 TFTs의 섬모양 실리콘막으로 불순물을 주입시킨다. 즉, 도핑 가스로서 포스핀(PH3)을 사용하여 모든 섬모양 영역에 인을 주입시킨 다음, 그 섬 영역(103)만을 포토레지스트로 덮으면서 도핑 가스로서 디보란(B2H6)을 사용하여 섬 모양 영역(104 및 105)에 붕소를 주입시킨다. 인과 붕소의 양은 각각 4x10¹⁴내지 4x10¹⁵원자/㎠ 및 1 내지 8x10¹⁵원자/㎠로 함으로써, 붕소의 양이 인의 양보다 높게 한다. 그렇게 하여 N-형 영역(113 및 P-형 영역(114 및 115)이 형성된다(제5(d)도).

KrF 엑사이머 레이저광(파장 : 248 ㎚, 펄스폭 : 20nsec)을 방출하여, 그 불순물을 도입함으로써 결정성이 열화되었던 부분에서 결정성이 개선되도록 한다: N-형 영역(113) 및 P-형 영역(114 및 115)이 활성화된다. 레이저 에너지 밀도는 200 내지 400 mJ/cm2, 바람직하게는 250 내지 300mJ/cm2이다. 영역(113 및 115)의 시트 저항은 200 내지 800Ω/면적 이다.

층간 절연막(116)으로서 프라즈마 CVD에 의해서 전체 표면에 걸쳐서 500Å 두께의 실리콘 질화물막 및 9,000Å 두께의 실리콘 산화물막의 다층막을 형성시킨다. 층간 절연막(116)은 (하시모또 카세이 주식회사가 제조하고, 표면 활성제를 함유하는) LL 10:1 에칭제를 사용하여 습식 에칭에 의해서 에칭시킨다. 에칭 시간은 5분 45초이다. 그렇게 해서, N-형 영역(113) 및 P-형 영역(114 및 115)에서 접촉홀(117 및 119)이 형성된다. 홀(120)은 게이트 전극 및 게이트 라인에 동시에 형성된다. 그러나, 이 단계에서, 양극 산화물막(111)이 배리어로서 작용하고 에칭이 중단되기 때문에 접촉홀(120)은 게이트 라인에 도달하지 않는다 (제5(e)도 및 8(c)도).

상기 공정에서 형성된 홀(120)에서 사진 인쇄술에 의해서 접촉홀 패턴을 형성시킨 다음, 분리를 위한 상기 에칭에서 사용된 것과 동일한 조성을 갖는 에칭제를 사용하여 에칭시킴으로써 접촉홀(121)을 형성시킨다. 에칭 시간은 2분 33초이고, 20%의 과에칭을 수행한다(제5(f)도 및 8(d)도).

다음에, 스퍼터링에 의해서 500 내지 1,000Å 두께의 티타늄막 및 6,000 내지 8,000Å 두께의 알루미늄막을 차례로 형성한다. 알루미늄막은 힐록(hillock)을 방지하기 위해서 2%의 스칸디늄을 함유한다. 이 막들은 먼저 암모니아 과산화수소(과산화수소 : 암모니아 : 물 = 5 : 2 : 2)를 사용하여 40℃에서 10초 동안 에칭시킨 다음, 알루미늄 혼합산(인산, 아세트산 및 질산)을 사용하여 35℃에서 에칭시켜서, 주변 드라이버 회로의 소스 라인(125) 및 전극-배선(122 및 124), 및 픽셀 TFT의 전극(126)이 형성되도록 한다. 배선(123)은 게이트 라인(109)에 연결되도록 형성된다(제8(e)도).

스퍼터링에 의해서 형성되는 500 내지 1,500Å 두께의 ITO(indium tin oxide : 인듐 주석 산화물)를 에칭시킴으로써 픽셀 전극(127)이 형성된다. 마지막으로, 패시베이션막(passivation film)으로서 실리콘 질소화물막(128)을 플라즈마 CVD에 의해서 1,000 내지 3,000Å의 두께로 형성시킨다. 그렇게 해서 주변 논리 회로 및 활성 매트릭스 회로가 완전한 방법으로 형성된다(제5(g)도).

[실시예 4]

실시예 4는 또한 액정 표시를 위한 모놀리딕 활성 매트릭스 회로에 관한 것이다. 제6(a)도 내지 6(g)도는 본 실시예에 따른 제조 방법을 도시한다. 제7도, 8(a)도 내지 8(e)도, 및 9(a)도 내지 9(b)도는 본 실시예의 회로 구성을 위해서 참고될 수 있다. 본 실시예는 주변 회로에서 CMOS 회로를 사용하지만, 제6(a)도 내지 6(g)도는 설명을 단순화시키기 위한 주변 회로의 TFT로서 NTFT만을 도시한다. 제6(a)도 내지 6(g)도는, 대표적인 방법으로, 좌측에 주변 논리 회로 및 우측에 매트릭스 회로를 도시한다.

실시예 3에서와 같이, 코닝 1737번 글라스 기판이 글라스 기판(401)으로서 사용된다. 먼저, 실시예 3와 같이, 글라스 기판(401)을 710℃에서 4시간 동안 열적 어닐링시킨다. 상기 글라스 기판상에 플라즈마 CVD에 의해서 2,000Å 두께 베이스 실리콘 산화물막(402)을 형성한다. 플라즈마 CVD의 원가스로서 모노실란(SiH4) 및 N20를 사용한다. 필름을 형성하는 동안의 기판 온도는 380 내지 500℃, 예를 들면 430℃이다. 이러한 방법으로 형성된 실리콘 산화물막은 비교적 낮은 에칭 속도를 갖는 단단한 막이다. 이는 기본 가스로서 N20를 사용함으로써 형성된 막이 1 내지 10%의 질소를 함유하는 실리콘 옥시질화물막이기 때문이다. 통상의 에칭 속도로, 분리를 위한 에칭에 실시예 3에서 사용된 에칭제와 동일한 조성을 갖는 에칭제를 사용하여 23℃에서 에칭을 수행할 경우, 에칭 속도는 200 내지 600Å/분이다.

다음에, 500Å 두께의 비정질 실리콘막이 플라즈마 CVD에 의해서 형성된다. 산화 분위기에서 550℃에서 1시간 동안 열적 어닐링에 의해서 비정질 실리콘막의 표면상에 매우 얇은 실리콘 산화물 박막(40 내지 100Å으로 측정됨)을 형성한다. 그 위에 1 내지 100ppm 니켈 아세테이트 수용액을 사용하여 스핀 코팅에 의해서 매우 얇은 니켈 아세테이트 박막을 형성시킨다. 왜 그와 같이 매우 얇은 실리콘 산화물 박막이 비정질 실리콘막의 표면상에 먼저 형성되는지에 대한 이유는, 그 수용액을 비정질 실리콘막의 표면상에 일정하게 적용되도록 하기 위해서이다.

열적 어닐링은 질소를 함유하는 분위기에서 550℃에서 4시간 동안 수행한다. 약 400℃에서 니켈을 생성하기 위해서 니켈 아세테이트를 분해시킨다. 니켈 아세테이트 박막은 실질적으로 비정질 실리콘막과 밀접하게 접촉하기 때문에, 열적 어닐링이 진행되는 동안 니켈이 비정질 실리콘막으로 들어가고 그것을 결정화시켜서 결정 실리콘 영역이 되게 한다.

다음에 그 실리콘 막을 XeCl 엑시머 레이저광(파장 : 308㎚)으로 조사(照射)한다. 레이저의 에너지 밀도는 250 내지 300 mJ/cm2이다. 그 결과, 결정성 실리콘막의 결정성이 더 개선된다.

레이저 방출에 의한 스트레스 변형을 감소시키기 위해서, 550℃에서 4시간 동안 열적 어닐링을 다시 수행한다.

다음에, 실리콘을 에칭시킴으로써 섬 모양의 활성층(403 및 404)을 형성하고, 그 위에 스퍼터링에 의해서 게이트 절연막으로서 1,200Å 두께의 실리콘 산화물막을 형성시킨다.

그 위에 스퍼터링에 의해서, 4,000Å 두께의 알루미늄막(0.2 내지 0.3 중량%의 스칸디늄을 함유한다)을 형성시킨다. 3% 타르타르산을 함유하는 에틸렌 글리콜 용액을 암모니아 수용액을 사용하여 중화시켜서 제조된 전해질 안에 10V의 전압을 인가하여 알루미늄막의 표면을 양극 산화 처리하여 100 내지 300Å 두께의 알루미늄 산화물막(도시되지 않음)을 형성한다. 그 알루미늄 산화물막은 알루미늄 막 및 포토레지스트 사이에 우수한 접착성을 제공할 뿐만 아니라, 포토레지스트를 통한 누전을 억제하여 후속 양극 산화 처리 공정에서 게이트 전극의 측부 표면상에만 다공성 양극 산화물막을 형성하는 데에 효과적이다.

스핀 코팅에 의해서 포토레지스트(예를 들면, 도쿄 오까 코교 주식회사가 제조한 OFPR 800/30cp)를 형성한다. 패턴화 및 에칭에 의해서 게이트 전극(409 및 411), 및 게이트 라인(410)을 형성한다. 주변 회로의 게이트 전극(409)은 매트릭스 회로의 게이트 전극(411) 및 게이트 라인(410)으로부터 전기적으로 절연된다. 에칭에 사용된 포토레지스트 마스크(406 내지 408)는 그대로 둔다(제6(a)도).

잔류하는 포토레지스트 마스크(406 내지 408)를 사용하여 게이트 라인(410)을 통해서 전류가 흐르도록 함으로써 다공형 양극 산화 처리를 수행하여, 게이트 라인(410) 및 게이트 전극(411)의 측부 표면상에 각각 다공성 양극 산화물막이 형성되도록 한다. 시트르산, 옥살산, 인산, 크롬산, 황산 등을 2 내지 20% 함유하는 산 용액을 사용하여, 게이트 전극(411)에 인가된 10 내지 30V의 전압을 사용하여, 양극 산화 처리를 수행한다.

본 실시예에서, 10V의 전압을 적용하여, pH 0.9 내지 1.0의 옥살산 용액(30℃) 중에서 20 내지 40분 동안 양극 산화 처리를 수행한다. 양극 산화물막의 두께는 양극 산화 처리 시간까지 조정한다. 상기 산용액을 사용하여 다공성 양극 산화물을 형성한다. 다공성 양극 산화물막(412 및 413)의 두께는 3,000 내지 10,000Å, 즉 5,000Å이다(제6(b)도).

포토레지스트 마스크(406 내지 408)를 제거한 후, 실시예 3과 같은 방법으로 게이트 라인(410)을 통해서 전류를 흐르게 함으로써 배리어 타입 양극 산화 처리를 수행하여, 게이트 전극(411) 및 게이트 라인(410)의 상부 및 측부 표면상에 배리어 타입 양극 산화물막(414 및 415)을 형성시킨다(제6(c)도).

다음에, 마스크로서 다공성 양극 산화물막(412 및 413)을 사용한 건식 에칭에 의해서 실리콘 산화물막(405)을 에칭시켜서 게이트 절연막(417 및 418)을 형성시킨다. 이 에칭은 플라즈마 방법(등방향 에칭) 또는 반응성 이온 에칭법(비등방향 에칭) 중의 어느 것도 사용할 수 있다. 그러나, 실리콘에 대한 실리콘 산화물의 가장 큰 선택 비율을 제공함으로써 활성층을 과도하게 에칭시키지 않도록 하는 것이 중요하다. 에칭 가스로서 CF4를 사용하는 경우, 실리콘 산화물막(405)만이 에칭되고, 양극 산화물막은 에칭되지 않는다. 다공성 양극 산화물막(412 및 413) 밑에 있는 실리콘 산화물막(417 및 418)은 그대로 잔류한다. 즉, 에칭되지 않는다(제6(d)도).

그 다음에, 인산, 아세트산, 및 질산의 혼합 용액(알루미늄 혼합산)을 사용하여 다공성 양극 산화물막(412 및 413)만을 에칭시킨다. 알루미늄 혼합산이 다공성 양극 산화물막(412 및 413)을 에칭하는 동안, 다공성 양극 산화물막(414 및 415)이 에칭되는 일은 거의 없다. 그러나, 그것이 알루미늄을 에칭시키기 때문에 이러한 부분에 있는 게이트 전극을 보호하기 위해서 포토레지스트를 사용하여 주변 회로부를 마스크 한다. 그렇게 하여, 실시예 3과 비교해서 한 가지 사진 인쇄 공정이 추가로 필요하다. 그러나, 실시예 3과 마찬가지로, 본 실시예는 주변 회로부에서 집적의 정도가 증가할 수 있다는 장점을 갖는다.

게이트 절연막(416 및 418)을 사용하여, 불순물(인 및 붕소 : NMOS TFT만을 도면에 도시하였지만, 붕소 도핑이 실제로 수행된다)을 이온 도핑에 의해서 활성층(403 및 406)으로 주입시킨다. 인 도핑의 경우, 먼저 10 내지 30KeV의 비교적 낮은 가속 전압을 사용하여 5x10¹⁴내지 5x10¹⁵원자/cm2의 비교적 높은 양으로 인을 주입한다. 이온 주입은 낮은 가속 전압 때문에 얕으므로, 인은 주로 실리콘이 노출되는 영역(419 및 420)으로 도입된다.

따라서, 인 이온은 60 내지 95KeV의 비교적 높은 가속 전압을 사용하여 1x10¹²내지 1x10¹⁴원자/cm2의 비교적 낮은 양으로 주입한다. 이온 주입은 높은 가속 전압에 의해서 깊게 되므로, 인은 게이트 절연막(418)으로 덮인 영역(421)으로 도입된다.

따라서, 높은 농도의 인으로 도핑된 영역(419 및 420), 및 낮은 농도의 인으로 도핑된 영역(421)이 형성된다. 즉, 이중 드레인 구조로 불리는 픽셀 TFT가 생성된다. 유사한 방법으로 붕소 도핑을 수행한다. 도핑 후, 불순물 활성화를 위해서 실시예 3와 동일한 방법으로 레이저 어닐링을 수행한다(제6도).

다음에, 제1 층간 절연체로서 플라즈마 CVD에 의해서 200Å 두께의 실리콘 산화물막 및 4,000Å 두께의 실리콘 질화물막의 다층막(422)이 적층된다. 분리를 위한 에칭을 위해서 실시예 3에서 사용된 에칭제와 동일한 조성을 갖는 에칭제를 사용하여 다층막(422)를 에칭시킴으로써 접촉홀(423 내지 427)을 형성시킨다(제6(f)도). 에칭되는 동안 기판 표면상에 퇴적 물질이 발견되지 않는다.

스퍼터링에 의해서, 500Å 두께의 티타늄막, 4,000Å 두께의 알루미늄막, 및 500Å 두께의 티타늄막의 3-층 금속막을 형성한 다음, 에칭시켜 전극-배선(428 내지 431)을 형성한다.

플라즈마 CVD에 의해서 (제2 층간 절연막으로서) 2,000Å 두께의 실리콘 산화물막(432)을 형성시킨다. 픽셀 TFT의 드레인측 전극(431)을 위한 접촉홀이 형성된 후, ITO로 이루어진 픽셀 전극(433)이 형성된다. 그렇게 해서, 모놀리딕 활성 매트릭스 회로가 완성될 수 있다(제6(g)도).

[실시예 5]

실시예 5 또한 액정 표시용 모놀리딕 활성 매트릭스 회로에 관한 것이다. 제10(a)도 내지 10(f)도 및 제11(a)도 내지 11(e)도는 각각 본 실시예에 따른 제조 방법의 단면도 및 평면도이다. 제10(a)도 내지 10(f)도는 좌측에 주변 논리 회로 및 우측에 매트릭스 회로를 도시한다.

상기 실시예들에서와 같이, 글라스 기판(501)을 710℃에서 4시간 동안 열적 어닐링시킨 후, 상기 글라스 기판(501)상에 2,000Å 두께의 베니스 실리콘 산화물막(502), 섬 모양 결정성 실리콘 영역(503 및 504), 1,500Å 두께의 실리콘 산화물막(게이트 절연막으로서), 및 게이트 전극(506, 507 및 509) 및 게이트 라인(508)(이들은 모두 0.2중량%의 스칸디늄을 함유하는 알루미늄으로 이루어짐)을 형성시킨다. 실시예 4에서와 같이, 절연 성능을 개선시키기 위해서, 게이트 전극(506, 507 및 509), 및 게이트 라인(508)의 표면상에 100 내지 300Å 두께의 알루미늄 산화물막(도시되지 않음)을 형성시킨다. 제11(a)도에 도시된 바와 같이, 게이트 라인(508) 및 게이트 전극(509)을 서로 집적시키고, 양극 산화 처리를 위해 배선(525)에 연결시킨다(제10(a)도 및 11(a)도).

다음에, 공지된 사진 인쇄술에 의해서 포토레지스트 마스크(510)를 형성시킨다. 상기 마스크(510)는 N-형 불순물의 도핑 뿐만 아니라 선택적인 양극 산화 처리를 위해서 사용된다. 따라서, 상부 배선에 접촉이 형성되는 게이트 라인(508)의 부분을 덮도록 하기 위해서 마스크(510)를 형성시킨다(제10(b)도).

다음에, 게이트 라인(508){즉, 양극 산화 처리를 위한 배선(525)}을 통해서 전류를 흐르게 함으로써 배리어 타입 양극 산화 처리를 수행하여, 게이트 라인(508) 및 게이트 전극(509)의 상부 및 측부 표면상에 2,000Å 두께의 농후한 배리어 타입 양극 산화물막(511 및 512)을 형성시킨다. 주변 논리 회로의 TFTs의 게이트 전극(506 및 507)상에 자연적으로 양극 산화물막이 형성되지 않는다(제10(c)도 및 11(b)도).

다음에, 잔류하는 마스크(510)로 이온 도핑하여 활성층(503 및 504)으로 N-형 불순물(인)을 주입시킴으로써 N-형 불순물 영역(513 및 514)을 형성한다. 도핑 조건은 실시예 3에서와 같다(제10(d)도).

P-형 불순물의 도핑을 위한 마스크가 형성된 후, 이온 도핑에 의해서 활성층(503)으로 P-형 불순물(붕소)을 주입시켜서 P-형 불순물 영역(516)을 형성시킨다. 도핑 조건은 실시예 3와 동일하다. 도핑 조건이 붕소가 인보다 더 낮은 농도를 갖도록 될 경우, 그 도핑은 마스크(515) 없이 수행될 수 있다(제10(e)도 및 11(c)도).

제1 층간 절연체로서 4,000Å 두께의 실리콘 질화물막(517)을 플라즈마 CVD에 의해서 형성시킨다. 접촉홀은 분리를 위한 에칭을 위해 실시예 3에서 사용된 에칭제와 동일한 조성을 갖는 에칭제를 사용하여 실리콘 질화물(517)을 습식 에칭시킴으로써 형성된다. 본 실시예에서, 게이트 라인(508)과 상부층 배선 사이에 접촉이 제공된 부분에 양극 산화물막이 존재하지 않기 때문에, 통상의 에칭 방법 및 조건이 사용된다. 기판 표면상에 퇴적 기판이 발견되지 않는다.

스퍼터링에 의해서, 500Å 두께의 티타늄막, 4,000Å 두께의 알루미늄막, 및 500Å 두께의 티타늄막의 3-층 금속막을 적층시킨 다음, 먼저 암모늄 과산화수소 (과산화수소 : 암모니아 : 물 = 5 : 2 : 2)를 사용하여 40℃에서 에칭시킨 다음, 알루미늄 혼합산(인산, 아세트산, 및 질산)을 사용하여 35℃에서 에칭시켜서 전극-배선(518 내지 522)을 형성한다.

제2 층간 절연체로서 2,000Å 두께의 실리콘 산화물막(523)을 플라즈마 CVD에 의해서 형성한다. 분리를 위한 패턴화를 위해 실시예 3에서 사용된 에칭액과 같은 조성을 갖는 실리콘 산화물막(523)을 에칭시킴으로써 픽셀 TFT의 드레인측 전극을 위한 접촉홀을 형성한 후, ITO로 이루어진 픽셀 전극(524)을 형성시킨다. 그렇게 해서, 모놀리딕 활성 매트릭스 회로가 완성될 수 있다(제10(f)도 및 제11(d)도).

액정 판넬 조립에서 정전기 차단을 방지하기 위해서, 활성 매트릭스 회로가 액정 판넬에 끼워질 때까지 양극 산화 처리 배선(525) 및 게이트 라인(508)을 서로 연결시킨 채로 놓는다. 양극 산화 처리 배선(525) 및 게이트 라인(508)은 결국 스캐닝하는 동안 레이저 광(Nd:YAG 레이저의 세컨트 하모믹)을 방출함으로써 점(526)에서 서로로부터 용융-분리된다. 레이저 광이 사용되는 이유는 기계적 수단이 정전기를 유발할 수 있기 때문이다. 그렇게 해서, 활성 매트릭스 회로 타입 액정 판넬이 완성된다. 본 발명에 따라, 주로 알루미늄으로 이루어진 산화물 또는 알루미늄을 에칭시키기 위한 에칭제로서, 주로 불화 수소산 및 불화 암모늄으로 구성된 BHF를 사용함으로써, 오염 유발 물질인 크롬산의 사용을 피할 수 있다.

상기 에칭제의 조성을 불화 암모늄의 비가 낮게 유지되도록 조정하면, 상기 언급된 결정의 퇴적이 발생하지 않으며, 산화물과 알루미늄 사이에 선택적인 에칭이 수행될 수 있다.

또한, 다량의 알루미나를 함유하는 글라스 물질상에 형성된 알루미늄 또는 주로 알루미늄으로 이루어진 산화물이, 상기 언급된 결정의 퇴적 없이 에칭될 수 있다.

Claims (8)

1. 기판상에 제공된 배선상에 형성된 산화 알루미늄으로 구성되는 절연막을 제거하기 위한 에칭 재료에 있어서, 적어도 0.49 내지 2.0중량%의 불화 수소산과 0.19 내지 2.0중량%의 불화 암모늄을 함유하는 수용액으로 구성되는 에칭 재료.
2. 제1항에 있어서, 상기 수용액은 불화 수소산, 불화 암모늄 및 순수한 물을 n : n : 100 (n은 0.5 내지 5)의 용적비로 함유하는 것을 특징으로 하는 에칭 재료.
3. 알루미늄을 함유하는 물질의 표면상에 알루미늄 산화물층을 형성하는 단계와; 적어도 0.49 내지 2.0중량%의 불화 수소산과 0.19 내지 2.0중량%의 불화 암모늄을 각기 함유하는 수용액으로 구성되는 에칭 재료를 준비하는 단계; 및 상기 에칭 재료를 사용하여 알루미늄 산화물층을 에칭하는 단계를 포함하는 것을 특징으로 하는 에칭 방법.
4. 제3항에 있어서, 상기 수용액은 불화 수소산, 불화 암모늄 및 순수한 물을 n : n : 100 (n은 0.5 내지 5)의 용적비로 함유하는 것을 특징으로 하는 에칭 방법.
5. 알루미늄 산화물을 포함하는 기판상에 제공된 배선상에 형성된 절연막을 제거하기 위한 에칭 재료에 있어서, 불화 수소산, 불화 암모늄 및 물을 x : y : (100-x-y) {여기서, x와 y는 y＜-2x+10 (0＜x≤5, 0＜y≤10)의 관계를 만족시킨다}의 중량비로 함유하는 수용액으로 구성되는 에칭 재료.
6. 알루미늄 산화물을 함유하는 기판상에 알루미늄 함유 물질을 형성시키는 단계와; 상기 알루미늄 함유 물질의 표면상에 알루미늄 산화물층을 형성시키는 단계와; 적어도 0.49 내지 2.0중량%의 불화 수소산과 0.19 내지 2.0중량%의 불화 암모늄을 함유하는 수용액으로 구성되는 에칭 재료를 준비하는 단계; 및 상기 에칭 재료를 사용하여 알루미늄 산화물층을 에칭시키는 단계를 포함하는 것을 특징으로 하는 에칭 방법.
7. 전자 장치의 제조 방법에 있어서, 기판 위에 형성된 알루미늄으로 구성되는 배선을 형성하는 단계와; 상기 배선의 면을 산화시켜, 산화 면을 형성하기 위해 상기 면상에 알루미늄 산화막을 형성하는 단계와; 산화된 면의 일부가 포토레지스트 마스크로부터 노출되도록, 상기 산화된 면을 갖는 배선 위에 포토레지스트 마스크를 제공하는 단계; 및 0.49 내지 2.0중량%의 불화 수소산과 0.19 내지 2.0중량%의 불화 암모늄을 함유하는 수용액을 사용하여 포토레지스트 마스크를 따라서 산화 알루미늄막의 일부를 제거하는 단계를 포함하는 전자 장치 제조 방법.
8. 제7항에 있어서, 상기 기판은 산화 알루미늄을 함유하는 전자 장치 제조 방법.