JPH0936378A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 アクティブマトリクス型の液晶表示装置にお
いて、周辺回路を高速動作可能な回路とする。 【構成】 画素回路と周辺回路とが集積化されたアクテ
ィブマトリクス型の液晶表示装置において、周辺回路を
Ｐチャネル型とＮチャネル型とをそれぞれ複数個直列に
したＣＭＯＳ構造とする。こような構成とすることで、
周辺回路の耐圧を高くすることができ、高速動作を行わ
すことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本明細書で開示する発明は、薄膜
トランジスタを利用した集積回路に関する。特に薄膜ト
ランジスタを用いたアクティブマトリクス型の液晶表示
装置に利用される構成に関する。

【０００２】

【従来の技術】従来よりガラス基板上に薄膜トランジス
タを集積化したアクティブマトリクス型の液晶表示装置
が知られている。このアクティブマトリクス型の液晶表
示装置は、マトリクス状に配置された画素領域の画素
（数百×数百以上の数で配置されている）の一つ一つに
配置された一つ以上の薄膜トランジスタと、この画素領
域に配置された薄膜トランジスタを駆動するための周辺
回路を構成するための薄膜トランジスタとを同一ガラス
基板上または同一石英基板上に集積化した構成を有して
いる。

【０００３】このような構成においては、リアリティー
のよい高速動作を行わせるために周辺回路にはできるだ
け高い駆動電圧を加えることが要求される。しかし一方
で得られる薄膜トランジスタの耐圧があまり高くないの
で、駆動電圧を高くすることには限界がある。

【０００４】

【発明が解決しようとする課題】本明細書で開示する発
明は、アクティブマトリクス型の液晶表示装置におい
て、高い駆動電圧で駆動できる周辺回路構成を提供する
ことを課題とする。

【０００５】

【課題を解決するための手段】本明細書で開示する発明
の一つは、絶縁表面を有する基板上に集積化された構成
であって、Ｐチャネル型の薄膜トランジスタを複数直列
に接続した構成と、Ｎチャネル型の薄膜トランジスタを
複数直列に接続した構成と、を有し、前記複数直列接続
された構成の出力同士を接続し相補型の構成を有してい
ることを特徴とする。

【０００６】他の発明の構成は、絶縁表面を有する基板
上に集積化された構成であって、前記基板上にはアクテ
ィブマトリクス型の液晶表示装置の画素回路と周辺回路
とが集積化されており、前記周辺回路はＰチャネル型の
薄膜トランジスタとＮチャネル型の薄膜トランジスタと
を相補型に組み合わした構成を有し、前記相補型に組み
合わされたＰチャネル型の薄膜トランジスタとＮチャネ
ル型の薄膜トランジスタとは、複数個の同一チャネル型
の薄膜トランジスタを直列に接続した構成を有している
ことを特徴とする。

【０００７】他の発明の構成は、複数個直列に接続され
たＰチャネル型の薄膜トランジスタ群と、複数個直列に
接続されたＮチャネル型の薄膜トランジスタ群と、が相
補型に構成されていることを特徴とする。

【０００８】

【実施例】

〔実施例１〕図４に本実施例で示す構成が利用されるア
クティブマトリクス型の液晶表示装置の概略の構成を示
す。図４に示す構成はガラス基板上に集積化されたマト
リクス状に配置された４つの画素領域と、この画素領域
に配置された薄膜トランジスタを駆動するためのアナロ
グバッファー回路（周辺回路に配置される）４０１と４
０２とが示されている。

【０００９】図４に示す構成においては、アナログバッ
ファー回路の耐圧を高めるために、Ｐチャネル型の薄膜
トランジスタとＮチャネル型の薄膜トランジスタとをそ
れぞれ直列に接続し、相補型の回路を構成している。

【００１０】図１〜図３に図４に示す回路の一部の作製
工程を示す。図１〜図３に示されているのは、図４のア
ナログバッファー回路と一つの画素領域において画素電
極に接続される薄膜トランジスタとを同一のガラス基板
上に集積化して作製する工程である。なお以下において
は、アナログバッファー回路を周辺回路と称することと
する。また画素に配置される薄膜トランジスタの部分を
画素回路と称することとする。

【００１１】まずガラス基板１０１上に下地膜として酸
化珪素膜１０２を３０００Åの厚さにプラズマＣＶＤ法
で成膜する。次に非晶質珪素膜１０３をプラズマＣＶＤ
法または減圧熱ＣＶＤ法で５００Åの厚さに成膜する。
（図１（Ａ））

【００１２】次にレーザー光の照射によって非晶質珪素
膜を結晶化させる。この結晶化の方法は、加熱による方
法、光の照射による方法、ニッケル等の珪素の結晶化を
助長する金属元素を利用して加熱によって結晶化させる
方法等の手段を利用することができる。

【００１３】次にパターニングを施すことにより、周辺
回路を構成する薄膜トランジスタ（図ではＴＦＴと略記
する）の活性層１０４〜１０７を形成する。また同時に
画素回路に配置される薄膜トランジスタの活性層１０８
を形成する。（図１（Ｂ））

【００１４】さらにゲイト絶縁膜となる酸化珪素膜１０
９を１０００Åの厚さにプラズマＣＶＤ法で成膜する。
（図１（Ｂ））

【００１５】次ぎにゲイト電極を形成するためのアルミ
ニウム膜１１０を５０００Åの厚さにスパッタ法または
電子ビーム蒸着法で成膜する。このアルミニウム中に
は、スカンジウムを0.2wt 重量％の割合で含有させる。
次に陽極酸化方法を用いて緻密な陽極酸化膜１１１を１
００Å程度の厚さに成膜する。（図１（Ｃ））

【００１６】この緻密な陽極酸化膜の形成方法は、３〜
１０％の酒石酸を含んだＰＨ≒７のエチレングルコール
溶液を電解溶液として用いて行う。この方法において
は、印加電圧によって陽極酸化膜の膜厚を制御すること
ができる。

【００１７】またこの緻密な陽極酸化膜の代わりにオゾ
ン水（またはオゾン水を含む溶液）による洗浄を行い、
アルミニウム膜の表面に酸化膜を形成するのでもよい。
ただしこの酸化膜は緻密なバリア効果の高いものである
ことが必要とされる。

【００１８】この陽極酸化膜１１１は、ゲイト電極のパ
ターニングの際に配置されるレジストマスクの密着性を
高めるために利用される。また後の工程において、画素
領域に配置される薄膜トランジスタのゲイト電極の側面
に多孔質状の陽極酸化膜を形成するために利用される。

【００１９】次に図１（Ｄ）に示すようにレジストマス
ク１１２を用いて、陽極酸化膜１１１とアルミニウム膜
１１０とをパターニングすることによって、各薄膜トラ
ンジスタのゲイト電極１１３〜１１７を形成する。

【００２０】さらにゲイト電極１１７のみに通電して陽
極酸化を行い、多孔質状の陽極酸化膜１１８を４０００
Åの厚さに成膜する。（図１（Ｅ））

【００２１】この工程は、３〜２０％の硝酸の酸性水溶
液を用いて行う。この工程においては、陽極酸化時間を
制御することによって、陽極酸化膜の厚さを制御するこ
とができる。またこの厚さの制御は１００〜２μｍの範
囲で調整が可能である。

【００２２】またこの工程においては、緻密な陽極酸化
膜１１１とその上のレジストマスク１１２が存在する関
係で、１１８で示される多孔質状の陽極酸化膜はゲイト
電極１１７の側面方向のみにおいて形成される。また図
１（Ｅ）に示すようにこの工程において、ゲイト電極１
１７の寸法は目減りすることになる。

【００２３】さらに緻密な陽極酸化膜を５００Åの厚さ
に形成する。この陽極酸化膜は、後の工程において、ア
ルミニウムの異常成長やクラックの発生が起こらないよ
うにするために形成される。なおこの陽極酸化膜を厚く
形成すると、後の不純物イオンの注入工程において、オ
フセットゲイト構造を形成することができる。次にレジ
ストマスク１１２を除去する。（図２（Ａ））

【００２４】なお図においては、緻密な陽極酸化膜１１
１は１２１に含まれた状態で記載されている。

【００２５】次にＲＩＥ法によるエッチングを行うこと
により、露呈したゲイト絶縁膜１０９を除去する。この
結果、図２（Ｂ）に示すように１２４〜１２８で示され
る残存したゲイト絶縁膜を得る。なお、図１（Ｄ）のレ
ジストマスク１１２が配置された状態でゲイト絶縁膜１
０９のエッチングを行い、その後にレジストマスクを除
去することにより、図２（Ｂ）に示す状態を得てもよ
い。

【００２６】次に図２（Ｃ）に示すように周辺回路に配
置される４つの薄膜トランジスタの半分を覆うレジスト
マスク１２９を形成し、Ｐ（リン）イオンの注入をプラ
ズマドーピング法でもって行う。この工程において、周
辺回路を構成するＮチャネル型の薄膜トランジスタのソ
ース領域１３０と１３３、ドレイン領域１３２と１３
５、さらにチャネル形成領域１３１と１３４が自己整合
的に形成される。また画素に配置される薄膜トランジス
タのソース領域１３６、ドレイン領域１４０、チャネル
形成領域１３８、低濃度不純物領域１３７、１３９がや
はり自己整合的に形成される。ここで１３９が一般にＬ
ＤＤ領域と称される領域となる。

【００２７】低濃度不純物領域１３７と１３９は、その
上部のゲイト絶縁膜１２８が存在するために形成され
る。即ち、活性層の露呈した領域（１３６と１４０で示
される）には高濃度に不純物イオンが注入されるが、絶
縁膜１２８が残存している領域１３７と１３９には、ゲ
イト絶縁膜で遮断される分だけ注入さえるイオン数が少
なくなる。こうしてこの１３７と１３９の領域は低濃度
不純物領域として形成される。（図２（Ｃ））

【００２８】次にレジストマスク１２９を取り除き、新
たにレジストマスク１４１を配置する。そして図２
（Ｄ）に示すようにＢ（ボロン）イオンの注入を行う。
この工程で周辺回路を構成するＰチャネル型の薄膜トラ
ンジスタのソース領域１４２、１４５、ドレイン領域１
４４、１４７を形成することができる。またチャネル形
成領域１４３と１４６とが同時に形成される。

【００２９】そしてレジストマスク１４１を取り除き、
全体にレーザー光の照射を行う。このレーザー光の照射
を行うことで、先にＰイオン及びＢイオンの注入された
領域の活性化とイオンの注入によって生じた損傷をアニ
ールすることができる。

【００３０】上記レーザー光の照射によるアニール工程
の後、層間絶縁膜となる酸化珪素膜１４８をプラズマＣ
ＶＤ法によって成膜する。（図３（Ａ））

【００３１】次に画素電極を構成するＩＴＯ電極１５７
を形成する。その後、コンタクトホールの形成を行い、
周辺回路のＮチャネル型の薄膜トランジスタ（ＮＴＦ
Ｔ）のソース配線１４９、一方のＮＴＦＴのドレイン領
域と他方のＮＴＦＴのソース領域とを接続する接続配線
１５０を形成する。こうしてＮチャネル型の薄膜トラン
ジスタ（ＮＴＦＴ）が直列接続される。

【００３２】一方、Ｐチャネル型の薄膜トランジスタ
（ＰＴＦＴ）のソース配線１５４、一方のＰＴＦＴのド
レイン領域と他方のＰＴＦＴのソース領域とを接続する
接続配線１５３を形成する。こうしてＰチャネル型の薄
膜トランジスタが直列接続される。そして、直列接続さ
れたＮチャネル型の薄膜トランジスタの出力（ドレイ
ン）と直列接続されたＰチャネル型の薄膜トランジスタ
の出力（ドレイン）とを接続するための配線１５１が形
成される。

【００３３】また画素回路に配置される薄膜トランジス
タ（ＮＴＦＴ）のドレイン配線１５５と画素電極１５７
に接続されたドレイン配線１５６が形成される。

【００３４】これらの配線は、チタン膜とアルミニウム
膜とチタン膜との３層構造を有する積層膜でもって構成
される。

【００３５】こうして、直列接続されたＰチャネル型の
薄膜トランジスタ（ＰＴＦＴ）と直列接続されたＮチャ
ネル型の薄膜トランジスタ（ＮＴＦＴ）でもって、相補
型に構成された薄膜トランジスタ回路を構成することが
できる。（図３（Ｂ））

【００３６】図３（Ｂ）に示す構成において、画素回路
に配置される薄膜トランジスタにのみ低濃度不純物領域
が形成されているのは、この薄膜トランジスタのＯＦＦ
電流の値を小さくするためである。

【００３７】画素回路においては、画素電極に所定の時
間において電荷を保持させておく必要がある。従って、
薄膜トランジスタのＯＦＦ動作時においてソース／ドレ
イン間に電流が流れてしまうことを極力防ぐことが必要
とされる。そこで低濃度不純物領域を配置し、特にチャ
ネル形成領域とドレイン領域との間に加わる電界強度を
緩和した構成をとることでＯＦＦ電流の値を低減させ
る。

【００３８】この低濃度不純物領域を配置する構成は、
薄膜トランジスタの耐圧を高めることができる有効な手
段であるが、低濃度不純物領域を配置することはソース
／ドレイン間に高抵抗領域を配置することになり、薄膜
トランジスタの高速動作を妨げる要因となる。従って、
高速動作が要求される周辺回路の薄膜トランジスタに低
濃度不純物領域を設けることは好ましくない。

【００３９】そこで図３（Ｂ）に示す構成においては、
周辺回路の高速動作性を確保した上でさらに耐圧を高め
るために、周辺回路においてはＰ及びＮチャネル型の薄
膜トランジスタをそれぞれ直列接続とし、さらに画素回
路においてはそのＯＦＦ電流特性を改善するために低濃
度不純物領域を配置した構成としたものである。

【００４０】〔実施例２〕図５〜図７に本実施例の作製
工程を示す。本実施例で示す実施例も図４に示す回路の
構成を実現する例である。

【００４１】実施例１で示した作製工程は、１１３〜１
１７で示されるゲイト電極およびこのゲイト電極から延
在したゲイト配線を形成した後に陽極酸化を行い、多孔
質状の陽極酸化膜と緻密な陽極酸化膜とを形成する工程
を採用している。

【００４２】このような構成は、配線パターンがそれほ
ど複雑でない場合には特に問題なく実施することができ
る。しかし、配線パターンが微細で込み入ったものとな
った場合に以下に示すような事項が問題となる。

【００４３】陽極酸化工程は、陽極酸化被膜を形成せん
とする配線パターンに電解溶液中において電流を流し
て、その表面に被膜形成を行うものである。従って、配
線パターンが微細で込み入ったものとなると、配線自身
の電圧降下が問題となって均一な陽極酸化膜の形成が困
難なものとなる。

【００４４】また、陽極酸化膜の形成に伴って応力が発
生するので、あまり配線が微細で込み入ったものとなる
と、その応力の影響で配線パターンの断線やクラックの
発生といった問題が生じてしまう。

【００４５】一方で陽極酸化膜を形成する技術は、配線
を電気的にあるいは機械的に保護する意味で非常に有用
な手段であり、この効果は配線パターンが微細で込み入
ったものとなるに従って大きなものとなる。

【００４６】そこで本実施例においては、配線パターン
の必要とする領域においてのみ陽極酸化膜を形成するこ
とで、陽極酸化膜の形成に従う不良の発生を抑制すると
ともに、陽極酸化膜を形成することで得られる効果が得
られるようにする。

【００４７】まず図５（Ａ）に示すようにガラス基板５
０１上に下地膜として酸化珪素膜５０２を成膜する。さ
らにプラズマＣＶＤ法または減圧熱ＣＶＤ法により、非
晶質珪素膜５０３を成膜する。（図５（Ａ））

【００４８】次に加熱処理を施すことにより、非晶質珪
素膜５０３を結晶化させ、結晶性珪素膜に変成する。さ
らにこの結晶性珪素膜をパターニングすることにより、
各薄膜トランジスタの活性層５０４〜５０８を形成す
る。そしてゲイト絶縁膜を構成する酸化珪素膜５０９を
成膜する。（図５（Ｂ））

【００４９】図５（Ｂ）に示す状態を得たら、後にゲイ
ト電極及びゲイト配線を構成するためのアルミニウム膜
５１０を成膜する。このアルミニウム膜中にはヒロック
の発生を抑制するためにスカンジウムを0.2wt ％含有さ
せる。さらにその表面に緻密な陽極酸化膜５１１を成膜
する。（図５（Ｃ））

【００５０】なおヒロックとは、アルミニウムの異常成
長による角状あるいは針状の突起物のことをいう。この
突起物は、数μｍもの長さで成長する。ヒロックの存在
は、隣合う配線間においてショートを起こしたりクロス
トークの悪化を招いてしまう要因となる。

【００５１】次に配線間のショートやクロストークが問
題となる領域に陽極酸化膜を形成するためのスリットま
たは開口部５１３をレジストマスク５１２を用いて形成
する。（図５（Ｄ））

【００５２】このスリットまたは開口部は部分的に形成
されるもので、配線パターンを形成するものではない。
従って、陽極酸化を行うために流れる電流は膜として残
存しているアルミニウム膜５１０を流れ、その電圧効果
は問題とならない程度のものとすることができる。また
アルミニウム膜５１０が膜として残存しているので、陽
極酸化膜の形成に従う応力による不良の発生を抑制する
ことができる。

【００５３】次に画素回路の薄膜トランジスタのゲイト
電極５１４にのみ電流を流し、その側面に多孔質状の陽
極酸化膜５１５を形成する。（図５（Ｅ））

【００５４】次に全てのゲイト電極およびゲイト配線に
電流を流し、図６（Ａ）に示されるように例えば５２０
で示される緻密な陽極酸化膜を形成する。この緻密な陽
極酸化膜は、ヒロックの発生を防ぐためには非常に有用
なバリア膜となる。

【００５５】次にレジストマスクを取り除き図６（Ｂ）
に示す状態を得る。さらに不要なアルミニウム膜の残存
部を除去するためと、最終的な配線パターンを得るため
に各ゲイト電極を覆って新たなレジストマスク５２１を
配置する。（図６（Ｃ））

【００５６】そして露呈したアルミニウム膜（その表面
には緻密な陽極酸化膜が形成されている）を除去して図
６（Ｄ）に示す状態を得る。こうして、周辺回路の薄膜
トランジスタのゲイト電極５１６〜５１９、さらに画素
回路の薄膜トランジスタのゲイト電極５１４がゲイト絶
縁膜５０９上に配置された状態を得る。

【００５７】次に各ゲイト電極とその周囲の陽極酸化膜
をマスクとして、露呈したゲイト絶縁膜５０９を除去す
る。このようにして残存したゲイト絶縁膜５２２〜５２
６を得る。（図６（Ｅ））

【００５８】次に図７（Ａ）に示されるように、レジス
トマスク５２７を配置し、Ｐ（リン）イオンの注入を行
う。この工程において、周辺回路を構成するＮチャネル
型の薄膜トランジスタのソース領域５２８と５３１、ま
たドレイン領域５３０と５３３とが自己整合的に形成さ
れる。また同時にチャネル形成領域５２９と５３２が自
己整合的に形成される。さらに画素回路の薄膜トランジ
スタのソース領域５２４、ドレイン領域５３８、チャネ
ル形成領域５３６が自己整合的に形成される。また、５
３５と５３７が低濃度不純物領域として形成される。こ
こで５３７で示される領域が一般にＬＤＤ領域と称され
ている領域となる。

【００５９】次にレジストマスク５２７を取り除き、新
たなレジストマスク５３９を配置する。そして図７
（Ｂ）に示すようにＢ（ボロン）イオンの注入を行う。
この工程において、５４０で示される領域と５４３で示
される領域が周辺回路を構成するＰチャネル型の薄膜ト
ランジスタのドレイン領域となる。また５４２と５４５
がソース領域となる。また５４１と５４４がチャネル形
成領域となる。

【００６０】次にレジストマスク５３９を取り除く。そ
して層間絶縁膜５４６として酸化珪素膜を成膜する。
（図７（Ｃ））

【００６１】図７（Ｃ）に示す状態を得たら、コンタク
トホールの形成を行う。そして画素電極５５５となるＩ
ＴＯ電極を成膜する。そしてチタン膜とアルミニウム膜
とチタン膜との積層でなる積層膜を成膜する。さらにこ
れをパターニングすることにより、周辺回路を構成する
Ｎチャネル型の薄膜トランジスタ（ＮＴＦＴ）のソース
電極（ソース配線をも兼ねる）５４７、２つのＮＴＦＴ
のソースとドレインとを接続する接続配線５４８、周辺
回路を相補型に構成された回路構成とするために一方の
ＮＴＦＴのドレインと他方のＰＴＦＴのドレインとを接
続する接続配線５４９、２つのＰＴＦＴのソースとドレ
インとを接続する接続配線５５１、周辺回路の他方のＰ
ＴＦＴのソース電極５５２が形成される。

【００６２】また、画素回路の薄膜トランジスタのソー
ス電極５５３、ドレイン電極５４３を形成する。またド
レイン電極５４３は画素電極５４４となるＩＴＯ電極に
接続さえる。こうして図７（Ｄ）に示す周辺回路と画素
回路とが集積化された構成を得ることができる。

【００６３】図７（Ｄ）に示す構成は、等価回路的に
は、図３（Ｂ）に示すものと同じである。本実施例に示
す構成は、周辺回路を高速動作が可能で耐圧が高いもの
としたことを特徴とする。また選択的に陽極酸化を行う
ことによって、回路の微細化を進めた場合でも配線間の
ショートやクロストークの問題が生じることを抑制し、
このことと同時に回路の微細化に従い増加する陽極酸化
時の応力の影響による不良の発生の増加を抑制したこと
を特徴とする。

【００６４】

【発明の効果】アクティブマトリクス型の液晶表示装置
の周辺回路に、それぞれ直列接続されたＰチャネル型と
Ｎチャネル型の薄膜トランジスタを相補型に接続した構
成を採用することで、高い耐圧を有しており高速動作を
行わすことができる構成を実現することができる。

【図面の簡単な説明】

【図１】 薄膜トランジスタ回路の作製工程を示す図。

【図２】 薄膜トランジスタ回路の作製工程を示す図。

【図３】 薄膜トランジスタ回路の作製工程を示す図。

【図４】 薄膜トランジスタ回路の概要を示す図。

【図５】 薄膜トランジスタ回路の作製工程を示す図。

【図６】 薄膜トランジスタ回路の作製工程を示す図。

【図７】 薄膜トランジスタ回路の作製工程を示す図。

【符号の説明】

１０１ ガラス基
板 １０２ 下地膜
（酸化珪素膜） １０３ 非晶質珪
素膜 １０４、１０５、１０６、１０７、１０８ 結晶性珪
素膜 １０９ ゲイト絶
縁膜 １１０ アルミニ
ウム膜 １１１ 緻密な陽
極酸化膜 １１２ レジスト
マスク １１３、１１４、１１５、１１６、１１７ ゲイト電
極 １１８ 多孔質状
の陽極酸化膜 １１９、１２０、１２１、１２２、１２３ 緻密な陽
極酸化膜 １２４、１２５、１２６、１２７、１２８ 残存した
ゲイト絶縁膜 １２９ レジスト
マスク １３０、１３３、１３６ Ｎ型を有
するソース領域 １３１、１３４、１３８ チャネル
形成領域 １３２、１３５、１４０ Ｎ型を有
するドレイン領域 １４１ レジスト
マスク １４２、１４５ Ｐ型を有
するソース領域 １４３、１４６ チャネル
形成領域 １４４、１４７ Ｐ型を有
するドレイン領域 １４８ 層間絶縁
膜 １４９、１５４ ソース電
極（ソース配線） １５０、１５３ 接続配線 １５１ ドレイン
電極（出力） １５５ ソース電
極（ソース配線） １５６ ドレイン
電極 １５７ 画素電極
（ＩＴＯ電極） ４０１、４０２ アナログ
バッファー ５０１ ガラス基
板 ５０２ 下地膜
（酸化珪素膜） ５０３ 非晶質珪
素膜 ５０４、５０５、５０６、５０７、５０８ 結晶性珪
素膜 ５０９ ゲイト絶
縁膜 ５１０ アルミニ
ウム膜 ５１１ 緻密な陽
極酸化膜 ５１２ レジスト
マスク ５１３ スリット
または開口部 ５１４ ゲイト電
極 ５１５ 多孔質状
の陽極酸化膜 ５１６、５１７、５１８、５１９ ゲイト電
極 ５２０ 緻密な陽
極酸化膜 ５１２ レジスト
マスク ５２２、５２３、５２４、５２５、５２６ 残存した
ゲイト絶縁膜 ５２７ レジスト
マスク ５２８、５３１、５２４ Ｎ型を有
するソース領域 ５２９、５３２、５３６ チャネル
形成領域 ５３０、５３３、５３４ Ｎ型を有
するドレイン領域 ５３９ レジスト
マスク ５４２、５４５ Ｐ型を有
するソース領域 ５４１、５４４ チャネル
形成領域 ５４０、５４３ Ｐ型を有
するドレイン領域 ５４６ 層間絶縁
膜 ５４７、５５２ ソース電
極（ソース配線） ５４８、５５１ 接続配線 ５４９ ドレイン
電極（出力） ５５３ ソース電
極（ソース配線） ５５４ ドレイン
電極 ５５５ 画素電極
（ＩＴＯ電極）

Claims (3)

【特許請求の範囲】
1. 【請求項１】絶縁表面を有する基板上に集積化された構
   成であって、 Ｐチャネル型の薄膜トランジスタを複数直列に接続した
   構成と、 Ｎチャネル型の薄膜トランジスタを複数直列に接続した
   構成と、 を有し、 前記複数直列接続された構成の出力同士を接続し相補型
   の構成を有していることを特徴とする半導体装置。
2. 【請求項２】絶縁表面を有する基板上に集積化された構
   成であって、 前記基板上にはアクティブマトリクス型の液晶表示装置
   の画素回路と周辺回路とが集積化されており、 前記周辺回路はＰチャネル型の薄膜トランジスタとＮチ
   ャネル型の薄膜トランジスタとを相補型に組み合わした
   構成を有し、 前記相補型に組み合わされたＰチャネル型の薄膜トラン
   ジスタとＮチャネル型の薄膜トランジスタとは、複数個
   の同一チャネル型の薄膜トランジスタを直列に接続した
   構成を有していることを特徴とする半導体装置。
3. 【請求項３】複数個直列に接続されたＰチャネル型の薄
   膜トランジスタ群と、 複数個直列に接続されたＮチャネル型の薄膜トランジス
   タ群と、 が相補型に構成されていることを特徴とする半導体装
   置。