JP2011024216A - Soi構造シングルイベント耐性のnand素子、及びnor素子 - Google Patents
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Abstract
【解決手段】チャネルが並列に接続された第1のpチャネルMOSトランジスタ及び第2のpチャネルMOSトランジスタと、チャネルが直列に接続された第1のnチャネルMOSトランジスタ及び第2のnチャネルMOSトランジスタと、が第1の電圧源側に接続されたノードから第2の電圧源側に接続されたノードに向かって直列にSOI構造の基板上で接続され、それらのトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのMOSトランジスタがチャネルが直列に更に接続された二重化構造を有する。
【選択図】図13
Description
D 入力データ信号;
G 入力クロック信号;
Gi クロック信号(入力クロック信号Gと同相)
GBi 反転クロック信号;
Q 出力データ信号;
XQ 反転出力データ信号;
VDD 第1の電圧源からの電源電圧;及び
VSS 第2の電圧源からの電源電圧(0V)。
本発明は、出力が第2のインバータの入力に接続された第1のインバータと、出力が前記第1のインバータの入力に接続された第2のインバータと、お互いに相補な論理値の相補クロック信号に基づいたオンオフ制御の下に、入力を前記第1のインバータの入力に反転出力するクロックドインバータと、を有するSOI構造の基板上で形成されたデータラッチ回路において、前記第1のインバータ及び前記第2のインバータのうちの少なくともいずれかは、ソース又はドレインのラインに関して直列に、第1の電圧源側に接続されたノードから第2の電圧源側に接続されたノードに向かって、第1のpチャネルMOSトランジスタ及び第1のnチャネルMOSトランジスタがその順番にSOI構造の基板上で接続された構造を有するインバータであって、前記第1のpチャネルMOSトランジスタ及び前記第1のnチャネルMOSトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの第2のMOSトランジスタが、ソース又はドレインのラインに関して直列に更にそれぞれ接続され、かつ、前記第1のpチャネルMOSトランジスタと前記第2のpチャネルMOSトランジスタの間のノードと、前記第1のnチャネルMOSトランジスタと前記第2のnチャネルMOSトランジスタの間のノードとが接続された二重化構造を有するものであり、前記第1のインバータ及び前記第2のインバータのうちの少なくともいずれかは、前記相補クロック信号とそれぞれ逆相の逆相相補クロック信号に基づいたオンオフ制御がなされるクロックドインバータであるようにも構成できる。
これから回路図(図4〜6)を参照して、本発明の一実施形態としてのインバータ、データラッチ回路の構成及び動作を説明する。図4は、本発明の第1の実施形態に係る、二重化構造を有するトランジスタを含むインバータ3Iの構成を表わす回路図である。インバータ3Iにおいては、インバータ1I1におけるトランジスタ1P1に対応する(pチャネルMOS)トランジスタ3P1に対して、それとゲート同士が相互に接続された同じ導電型のチャネルの(pチャネルMOS)トランジスタ3P2が、ソース又はドレインのラインに関して直列に更に接続された二重化構造が形成されている。これらの2個のトランジスタ3P1及び3P2は、ゲートが共通であり、そのゲートによって制御されるソース又はドレインのラインがお互いに直列に接続されているため、それら2つで1個のトランジスタと同じ動作を実行する。同様に、(nチャネルMOS)トランジスタ3N1に対して(nチャネルMOS)トランジスタ3N2が、ソース又はドレインのラインに関して直列に更に接続されている。さらにインバータ3Iは、トランジスタ3P1とトランジスタ3P2の間のノード(図中のノードA)と、トランジスタ3N1とトランジスタ3N2の間のノード(図中のノードB)とが接続されており、AB間の電位差はほぼゼロとなっている。このノードAとノードBの間の接続を「AB短絡線」と呼ぶことにする。トランジスタ3P1のソースには電源電圧VDDの第1の電圧源からの接続点(図中で右上がりの斜線)が接続され、トランジスタ3N1のソースには電源電圧VSSの第2の電圧源からの接続点(図中でシャーシ接地のシンボル)が接続される。VSSは好適には0Vとされる。
これから図4を参照して、本発明の第1の実施形態に係るインバータ3Iの動作を説明する。まず、クロック信号Gがハイレベルの場合の動作について説明する。この場合、インバータ3Iにおいて、トランジスタ3P1及びトランジスタ3P2はオフ、トランジスタ3N1及びトランジスタ3N2はオンである。従って反転クロック信号GBiはローレベルとなる。ここでAB短絡線により、ノードAはローレベルであるため、トランジスタ3P2のソース・ドレイン間はほぼ同電位となる。このとき、シングルイベントは効果的に防止されることが確認されたが、それは以下のような動作機構によるものと考えられる。シングルイベントアップセットは、基本的には、オフのトランジスタがシングルイベントによってオンになることによって発生する。従って、シングルイベントが発生し得るのは、オフであるトランジスタ3P1及びトランジスタ3P2である。しかし、トランジスタ3P2については、上述のように、AB短絡線によってソース・ドレイン間はほぼ同電位となり、内部に強電界領域はほぼ存在しない。従って、高エネルギー粒子の入射によって電荷が発生したとしても、それが電界によって異領域に収集されて一時的な電流が流れることが非常に起こりにくい。このように、トランジスタ3P2は、それ自身、シングルイベントが発生しにくい構成となっている。次にトランジスタ3P1については、シングルイベントは発生し得るものの、それはインバータ3Iの出力にはほとんど影響を与えない。これは以下のような動作機構によるものと考えられる。トランジスタ3P1がシングルイベントでオンになったとしても、トランジスタ3P2はオフであるため、そこを通じて影響が反転クロック信号GBiに及ぶことはない。AB短絡線によってノードBの電位が上昇しようとするが、そのためにノードAからノードBに流れ込んできた電流は、トランジスタ3N1を通じて負荷抵抗の小さい第2の電圧源側(電圧VSS)に大部分が流れることになり、トランジスタ3N2を通じて反転クロック信号GBiとの接続点側にはほとんど流れない。従って、トランジスタ3P1がシングルイベントでオンになったとしても、反転クロック信号GBiのレベルにはほとんど影響を与えない。このように、トランジスタ3P1及びトランジスタ3P2のいずれにシングルイベントが生じたとしても、インバータ3Iの出力レベルの反転は効果的に防止されることになる。
次に、本発明の第2の実施形態に係るメモリ素子について説明する。2つのインバータの出力と入力とを直接あるいはオンオフゲートを介してそれぞれ交差接続すると、記憶ノードを構成できる。そのような記憶ノードを含むメモリ素子として、メモリ素子、例えば、SRAM、フリップフロップ回路、ラッチ回路などがある。本発明の第2の実施形態に係るメモリ素子の構成は、図示しないが、その記憶ノードに含まれるインバータが、上述の第1の実施形態に係るインバータ3Iと同じ構成のインバータで置換された構成である。これにより、高いシングルイベント耐性を有するメモリ素子を実現することができる。このメモリ素子の動作については、その記憶ノードを構成するそれぞれのインバータが上述の第1の実施形態に係るインバータ3Iと同じ動作を行うことになる。
本発明の第3の実施形態に係るデータラッチ回路4について説明する。まず、データラッチ回路4の構成について説明する。図6は、データラッチ回路4の回路図である。また図5のバッファ回路4Bは、データラッチ回路4に入力されるクロック信号Gや反転クロック信号GBiの波形整形などのために、組み合わせて使用されるものであり、インバータ4I1とインバータ4I2とが縦続接続された構成をしている。データラッチ回路4は、大きく入力段のクロックドインバータ4I3、トランスミッションゲート4S1、インバータ4I4、及びインバータ4I5から構成される。
次に、本発明の第4の実施形態に係るNAND素子について説明する。まず、2入力NAND素子13について説明する。図13は、2入力NAND素子13の回路図である。2入力NAND素子13の構成は、チャネルが並列に接続された第1のpチャネルMOSトランジスタ13P1及び第2のpチャネルMOSトランジスタ13P2と、チャネルが直列に接続された第1のnチャネルMOSトランジスタ13N1及び第2のnチャネルMOSトランジスタ13N2と、が第1の電圧源側に接続されたノードから第2の電圧源側に接続されたノードに向かって直列にSOI構造の基板上で接続され、第1のpチャネルMOSトランジスタ13P1及び第1のnチャネルMOSトランジスタ13N1のゲートに接続された第1の入力Aと、第2のpチャネルMOSトランジスタ13P2及び第2のnチャネルMOSトランジスタ13N2のゲートに接続された第2の入力Bと、前記のpチャネルMOSトランジスタ(13P1,13P2)と前記のnチャネルMOSトランジスタ(13N1,13N2)の間のノードに接続された出力Yと、を有するSOI構造2入力NAND素子であって、第1のpチャネルMOSトランジスタ13P1、第2のpチャネルMOSトランジスタ13P2、第1のnチャネルMOSトランジスタ13N1、及び第2のnチャネルMOSトランジスタ13N2のそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのMOSトランジスタ(それぞれ、13P3,13P4,13N3,13N4)がチャネルが直列に更に接続された二重化構造を有することを特徴とするSOI構造シングルイベント耐性2入力NAND素子とした構成である。
次に、本発明の第5の実施形態に係るNOR素子について説明する。まず、2入力NOR素子15について説明する。図15は、2入力NOR素子15の回路図である。2入力NOR素子15の構成は、チャネルが直列に接続された第1のpチャネルMOSトランジスタ15P1及び第2のpチャネルMOSトランジスタ15P2と、チャネルが並列に接続された第1のnチャネルMOSトランジスタ15N1及び第2のnチャネルMOSトランジスタ15N2と、が第1の電圧源側に接続されたノードから第2の電圧源側に接続されたノードに向かって直列にSOI構造の基板上で接続され、第1のpチャネルMOSトランジスタ15P1及び第1のnチャネルMOSトランジスタ15N1のゲートに接続された第1の入力Aと、第2のpチャネルMOSトランジスタ15P2及び第2のnチャネルMOSトランジスタ15N2のゲートに接続された第2の入力Bと、前記のpチャネルMOSトランジスタ(15P1,15P2)と前記のnチャネルMOSトランジスタ(15N1,15N2)の間のノードに接続された出力Yと、を有するSOI構造2入力NOR素子であって、第1のpチャネルMOSトランジスタ15P1、第2のpチャネルMOSトランジスタ15P2、第1のnチャネルMOSトランジスタ15N1、及び第2のnチャネルMOSトランジスタ15N2のそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのMOSトランジスタ(それぞれ、15P3,15P4,15N3,15N4)がチャネルが直列に更に接続された二重化構造を有することを特徴とするSOI構造シングルイベント耐性2入力NOR素子とした構成である。
1I1〜1I6 インバータ
1N1〜1N8 nチャネルMOSトランジスタ
1P1〜1P8 pチャネルMOSトランジスタ
2I インバータ
2N1〜2N2 nチャネルMOSトランジスタ
2P1〜2P2 pチャネルMOSトランジスタ
3I シングルイベント耐性インバータ
3N1〜3N2 nチャネルMOSトランジスタ
3P1〜3P2 pチャネルMOSトランジスタ
4 シングルイベント耐性データラッチ回路
4B バッファ回路
4I1〜4I5 インバータ
4N1〜4N10 nチャネルMOSトランジスタ
4P1〜4P10 pチャネルMOSトランジスタ
4S1 トランスミッションゲート
9 2入力NAND素子
9P1〜9P2 pチャネルMOSトランジスタ
9N1〜9N2 nチャネルMOSトランジスタ
10 3入力NAND素子
10P1〜10P3 pチャネルMOSトランジスタ
10N1〜10N3 nチャネルMOSトランジスタ
11 2入力NOR素子
11P1〜11P2 pチャネルMOSトランジスタ
11N1〜11N2 nチャネルMOSトランジスタ
12 3入力NOR素子
12P1〜12P3 pチャネルMOSトランジスタ
12N1〜12N3 nチャネルMOSトランジスタ
13 2入力NAND素子
13P1〜13P2 pチャネルMOSトランジスタ
13N1〜13N2 nチャネルMOSトランジスタ
14 3入力NAND素子
14P1〜14P3 pチャネルMOSトランジスタ
14N1〜14N3 nチャネルMOSトランジスタ
15 2入力NOR素子
15P1〜15P2 pチャネルMOSトランジスタ
15N1〜15N2 nチャネルMOSトランジスタ
16 3入力NOR素子
16P1〜16P3 pチャネルMOSトランジスタ
16N1〜16N3 nチャネルMOSトランジスタ
30 SOI基板nチャネルMOSトランジスタ
31 ソース
32 ゲート
33 ドレイン
34 p領域
35 SiO2絶縁膜
36 基板
40 バルク基板nチャネルMOSトランジスタ
41 ソース
42 ゲート
43 ドレイン
46 基板
47 強電界領域
Claims (14)
- ソース又はドレインのラインに関して直列に、第1の電圧源側に接続されたノードから第2の電圧源側に接続されたノードに向かって、第1のpチャネルMOSトランジスタ及び第1のnチャネルMOSトランジスタがその順番にSOI構造の基板上で接続された構造を有するインバータにおいて、
前記第1のpチャネルMOSトランジスタ及び前記第1のnチャネルMOSトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの第2のMOSトランジスタが、ソース又はドレインのラインに関して直列に更にそれぞれ接続され、かつ、前記第1のpチャネルMOSトランジスタと前記第2のpチャネルMOSトランジスタの間のノードと、前記第1のnチャネルMOSトランジスタと前記第2のnチャネルMOSトランジスタの間のノードとが接続された二重化構造を有することを特徴とするSOI構造シングルイベント耐性インバータ。 - ソース又はドレインのラインに関して直列に、第1の電圧源側に接続されたノードから第2の電圧源側に接続されたノードに向かって、第1のpチャネルMOSトランジスタ、第2のpチャネルMOSトランジスタ、第1のnチャネルMOSトランジスタ、及び第2のnチャネルMOSトランジスタがその順番にSOI構造の基板上で接続されており、
前記第1のpチャネルMOSトランジスタ、前記第2のpチャネルMOSトランジスタ、前記第1のnチャネルMOSトランジスタ、及び前記第2のnチャネルMOSトランジスタはインバータを構成し、
前記第1のpチャネルMOSトランジスタ、前記第2のpチャネルMOSトランジスタ、前記第1のnチャネルMOSトランジスタ、及び前記第2のnチャネルMOSトランジスタのゲートは共通接続され、かつ、前記インバータの入力に接続され、
前記第1のpチャネルMOSトランジスタと前記第2のpチャネルMOSトランジスタの間のノードと、前記第1のnチャネルMOSトランジスタと前記第2のnチャネルMOSトランジスタの間のノードとが接続され、
前記第1のpチャネルMOSトランジスタと前記第2のpチャネルMOSトランジスタとによって二重化構造を有するpチャネルMOSトランジスタが形成されるようになっており、及び
前記第1のnチャネルMOSトランジスタと前記第2のnチャネルMOSトランジスタとによって二重化構造を有するnチャネルMOSトランジスタが形成されるようになっていることを特徴とするSOI構造シングルイベント耐性インバータ。 - 一方の出力が他方の入力に直接あるいはオンオフゲートを介してそれぞれ交差接続された2個のインバータを含むSOI構造の基板上に形成された半導体メモリにおいて、
前記インバータの内の少なくとも1個のインバータは、請求項1又は2に記載のSOI構造シングルイベント耐性インバータであることを特徴とするSOI構造シングルイベント耐性半導体メモリ素子。 - 出力が第2のインバータの入力に接続された第1のインバータと、
お互いに相補な論理値の相補クロック信号に基づくオンオフ制御がなされる接続を通じて出力が第1のインバータの入力に接続された第2のインバータと、
前記相補クロック信号とそれぞれ逆相の逆相相補クロック信号に基づいたオンオフ制御の下に、入力を前記第1のインバータの入力に反転出力するクロックドインバータと、を有するSOI構造の基板上で形成されたデータラッチ回路において、
前記第1のインバータ及び前記第2のインバータのうちの少なくともいずれかは請求項1又は2に記載のSOI構造シングルイベント耐性インバータであることを特徴とするSOI構造シングルイベント耐性データラッチ回路。 - 請求項4に記載のSOI構造シングルイベント耐性データラッチ回路において、
前記クロックドインバータは、ソース又はドレインのラインに関して直列に、第1の電圧源側に接続されたノードから第2の電圧源側に接続されたノードに向かって、第1のpチャネルMOSトランジスタ、第2のpチャネルMOSトランジスタ、第3のpチャネルMOSトランジスタ、第1のnチャネルMOSトランジスタ、第2のnチャネルMOSトランジスタ、及び第3のnチャネルMOSトランジスタがその順番に接続され、
前記第1のpチャネルMOSトランジスタ及び前記第3のpチャネルMOSトランジスタのゲートの組と、前記第1のnチャネルMOSトランジスタ及び前記第3のnチャネルMOSトランジスタのゲートの組には、それぞれ前記逆相相補クロック信号が印可され、
前記第2のpチャネルMOSトランジスタ及び前記第2のnチャネルMOSトランジスタは、当該SOI構造シングルイベント耐性データラッチ回路の入力を構成し、及び
前記第3のpチャネルMOSトランジスタと前記第1のnチャネルMOSトランジスタの間のノードは前記クロックドインバータの出力を構成することを特徴とするSOI構造シングルイベント耐性データラッチ回路。 - チャネルが並列に接続された第1のpチャネルMOSトランジスタ及び第2のpチャネルMOSトランジスタと、チャネルが直列に接続された第1のnチャネルMOSトランジスタ及び第2のnチャネルMOSトランジスタと、が第1の電圧源側に接続されたノードから第2の電圧源側に接続されたノードに向かって直列にSOI構造の基板上で接続され、前記第1のpチャネルMOSトランジスタ及び前記第1のnチャネルMOSトランジスタのゲートに接続された第1の入力と、前記第2のpチャネルMOSトランジスタ及び前記第2のnチャネルMOSトランジスタのゲートに接続された第2の入力と、前記のpチャネルMOSトランジスタと前記のnチャネルMOSトランジスタの間のノードに接続された出力と、を有するSOI構造2入力NAND素子であって、
前記第1のpチャネルMOSトランジスタ、前記第2のpチャネルMOSトランジスタ、前記第1のnチャネルMOSトランジスタ、及び前記第2のnチャネルMOSトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのMOSトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とするSOI構造シングルイベント耐性2入力NAND素子。 - 前記第1のnチャネルMOSトランジスタと前記第2のnチャネルMOSトランジスタとの間には二重化構造のための前記チャネルが直列に更に接続された他のnチャネルMOSトランジスタが接続されていないことを特徴とする請求項6に記載のSOI構造シングルイベント耐性2入力NAND素子。
- チャネルが並列に接続された、第1のpチャネルMOSトランジスタ、第2のpチャネルMOSトランジスタ、及び第3のpチャネルMOSトランジスタと、チャネルが直列に接続された、第1のnチャネルMOSトランジスタ、第2のnチャネルMOSトランジスタ、及び第3のnチャネルMOSトランジスタと、が第1の電圧源側に接続されたノードから第2の電圧源側に接続されたノードに向かって直列にSOI構造の基板上で接続され、前記第1のpチャネルMOSトランジスタ及び前記第1のnチャネルMOSトランジスタのゲートに接続された第1の入力と、前記第2のpチャネルMOSトランジスタ及び前記第2のnチャネルMOSトランジスタのゲートに接続された第2の入力と、前記第3のpチャネルMOSトランジスタ及び前記第3のnチャネルMOSトランジスタのゲートに接続された第3の入力と、前記のpチャネルMOSトランジスタと前記のnチャネルMOSトランジスタの間のノードに接続された出力と、を有するSOI構造3入力NAND素子であって、
前記第1のpチャネルMOSトランジスタ、前記第2のpチャネルMOSトランジスタ、前記第3のpチャネルMOSトランジスタ、前記第1のnチャネルMOSトランジスタ、前記第2のnチャネルMOSトランジスタ、及び前記第3のnチャネルMOSトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのMOSトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とするSOI構造シングルイベント耐性3入力NAND素子。 - 前記第1のnチャネルMOSトランジスタ、前記第2のnチャネルMOSトランジスタ、及び前記第3のnチャネルMOSトランジスタのどのいずれか2つの間にも二重化構造のための前記チャネルが直列に更に接続された他のnチャネルMOSトランジスタが接続されていないことを特徴とする請求項8に記載のSOI構造シングルイベント耐性3入力NAND素子。
- チャネルが直列に接続された第1のpチャネルMOSトランジスタ及び第2のpチャネルMOSトランジスタと、チャネルが並列に接続された第1のnチャネルMOSトランジスタ及び第2のnチャネルMOSトランジスタと、が第1の電圧源側に接続されたノードから第2の電圧源側に接続されたノードに向かって直列にSOI構造の基板上で接続され、前記第1のpチャネルMOSトランジスタ及び前記第1のnチャネルMOSトランジスタのゲートに接続された第1の入力と、前記第2のpチャネルMOSトランジスタ及び前記第2のnチャネルMOSトランジスタのゲートに接続された第2の入力と、前記のpチャネルMOSトランジスタと前記のnチャネルMOSトランジスタの間のノードに接続された出力と、を有するSOI構造2入力NOR素子であって、
前記第1のpチャネルMOSトランジスタ、前記第2のpチャネルMOSトランジスタ、前記第1のnチャネルMOSトランジスタ、及び前記第2のnチャネルMOSトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのMOSトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とするSOI構造シングルイベント耐性2入力NOR素子。 - 前記第1のpチャネルMOSトランジスタと前記第2のpチャネルMOSトランジスタとの間には二重化構造のための前記チャネルが直列に更に接続された他のpチャネルMOSトランジスタが接続されていないことを特徴とする請求項10に記載のSOI構造シングルイベント耐性2入力NOR素子。
- チャネルが直列に接続された、第1のpチャネルMOSトランジスタ、第2のpチャネルMOSトランジスタ、及び第3のpチャネルMOSトランジスタと、チャネルが並列に接続された、第1のnチャネルMOSトランジスタ、第2のnチャネルMOSトランジスタ、及び第3のnチャネルMOSトランジスタと、が第1の電圧源側に接続されたノードから第2の電圧源側に接続されたノードに向かって直列にSOI構造の基板上で接続され、前記第1のpチャネルMOSトランジスタ及び前記第1のnチャネルMOSトランジスタのゲートに接続された第1の入力と、前記第2のpチャネルMOSトランジスタ及び前記第2のnチャネルMOSトランジスタのゲートに接続された第2の入力と、前記第3のpチャネルMOSトランジスタ及び前記第3のnチャネルMOSトランジスタのゲートに接続された第3の入力と、前記のpチャネルMOSトランジスタと前記のnチャネルMOSトランジスタの間のノードに接続された出力と、を有するSOI構造3入力NOR素子であって、
前記第1のpチャネルMOSトランジスタ、前記第2のpチャネルMOSトランジスタ、前記第3のpチャネルMOSトランジスタ、前記第1のnチャネルMOSトランジスタ、前記第2のnチャネルMOSトランジスタ、及び前記第3のnチャネルMOSトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのMOSトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とするSOI構造シングルイベント耐性3入力NOR素子。 - 前記第1のpチャネルMOSトランジスタ、前記第2のpチャネルMOSトランジスタ、及び前記第3のpチャネルMOSトランジスタのどのいずれか2つの間にも二重化構造のための前記チャネルが直列に更に接続された他のpチャネルMOSトランジスタが接続されていないことを特徴とする請求項12に記載のSOI構造シングルイベント耐性3入力NOR素子。
- 出力が第2のインバータの入力に接続された第1のインバータと、
出力が前記第1のインバータの入力に接続された第2のインバータと、
お互いに相補な論理値の相補クロック信号に基づいたオンオフ制御の下に、入力を前記第1のインバータの入力に反転出力するクロックドインバータと、を有するSOI構造の基板上で形成されたデータラッチ回路において、
前記第1のインバータ及び前記第2のインバータのうちの少なくともいずれかは、ソース又はドレインのラインに関して直列に、第1の電圧源側に接続されたノードから第2の電圧源側に接続されたノードに向かって、第1のpチャネルMOSトランジスタ及び第1のnチャネルMOSトランジスタがその順番にSOI構造の基板上で接続された構造を有するインバータであって、前記第1のpチャネルMOSトランジスタ及び前記第1のnチャネルMOSトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの第2のMOSトランジスタが、ソース又はドレインのラインに関して直列に更にそれぞれ接続され、かつ、前記第1のpチャネルMOSトランジスタと前記第2のpチャネルMOSトランジスタの間のノードと、前記第1のnチャネルMOSトランジスタと前記第2のnチャネルMOSトランジスタの間のノードとが接続された二重化構造を有するであり、
前記第1のインバータ及び前記第2のインバータのうちの少なくともいずれかは、前記相補クロック信号とそれぞれ逆相の逆相相補クロック信号に基づいたオンオフ制御がなされるクロックドインバータであることを特徴とするSOI構造シングルイベント耐性データラッチ回路。
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