JP3634743B2 - 単電子トランジスタを用いた演算回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、単電子トランジスタを複数個用いて構成された演算回路に関する。
【０００２】
【従来の技術】
来るべきマルチメディア社会の実現には、コンピュータのさらなる高性能化が必要不可欠であることは言うまでもない。このコンピュータの高性能化は、内蔵するＬＳＩチップの高機能化、高速化によって実現される。しかし、近年、ＬＳＩチップの高機能化、高速化に伴う副作用である消費電力の増大が、ＬＳＩの発展を阻害しつつある。永続的なＬＳＩの発展には、その低消費電力化は避けて通れない問題である。
【０００３】
特に、ＡＳＳＰやマイクロプロセッサなどのＬＳＩに関しては、クロック系と並んで、論理部の消費電力がＬＳＩ全体の消費電力を支配しており、論理部の低消費電力化が非常に重要である。この論理部は、主に乗算機と加算機よりなる。乗算機は加算機を基本としていることを考えると、論理部は加算機の集合であると言ってもよい。この加算機は、他のＬＳＩ部品同様にＭＯＳトランジスタで構成されている。これまでに加算機の低消費電力化について様々な検討がなされているが、いずれも１／２〜１／３程度の消費電力削減にとどまっており、根本的な解決には至っていない。これは、ＭＯＳトランジスタが単純なスイッチとしてしか動作しないために、加算機を構成するための素子数が必然的に多くなることと、駆動能力を確保するために比較的大きな電流を流していることに起因してる。したがって、ＭＯＳトランジスタを用いている限り、低消費電力化の根本的な解決は非常に困難であることが予想される。
【０００４】
このような背景において、近年注目されているのが単電子素子である。単電子素子は、微小トンネル接合における単電子トンネル現象を利用する。微小トンネル接合における単電子トンネル現象は、電子のトンネルがそれに伴う帯電エネルギーに起因する自由エネルギーの増大により引き起こされる現象である。このような単電子トンネル現象を利用する単電子素子は、素子を流れ出る電流や素子に蓄積される電荷を単電子の単位で制御することが可能であるため、一素子あたりの消費電力が極めて小さく、さらに素子面積も極めて小さいという特徴を有し、既存の集積回路の集積化限界をはるかに上回る集積化が期待されている。上述の加算機もＭＯＳトランジスタの代わりに単電子素子を用いることにより、大幅な低消費電力化が期待できる。
【０００５】
ここで、単電子素子の中で最も基本となる単電子トランジスタ（Ｓｉｎｇｌｅ Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｉｓｔｏｒ：以下、ＳＥＴと略記する）について説明する。図２９は、入力ゲートを１つだけもつＳＥＴの等価回路図である。このＳＥＴ１Ａは、単電子島２と呼ばれる微小な導電性の島の両端にトンネル容量ＣＳ ，ＣＤ を介して第１，第２のソースドレイン電極３，４が接続されると共に、容量ＣＧ を介してゲート電極５が接続された構造をしている。このＳＥＴ１Ａでは、ソース・ドレイン間に微小な電圧Ｖｄｄを印加した状態でゲート電圧ＶＧ を掃引することにより、ソース・ドレイン間を流れる電流Ｉの値が振動的に変化することが知られいている。その原理を説明する。
【０００６】
単電子島２は小さい容量ＣＤ ，ＣＳ で囲まれているために、電子１個が単電子島２に入ることによるエネルギー増加分が大きくなって、単電子島２に電子に対するエネルギー準位ができる（以下、エネルギー準位はすべて電子に対するものとする）。ゲート電圧ＶＧ を変化させると、ゲート電極５と単電子島２との容量的な結合により、このエネルギー準位が一定のギャップを保ったまま上下する。ソース・ドレイン間の電圧Ｖｄｄがこのギャップよりも小さい場合は、ギャップ内にソース及びドレインの準位が入ると、ソース・ドレイン間に電流が流れないブロッケード状態となる。一方、ソース及びドレインのエネルギー準位の間に単電子島２の準位のいずれかが入ると、この準位を介してソース・ドレイン間に電流Ｉが流れる状態になる。
【０００７】
よって、あるゲート電圧ではブロッケードの効果で単電子島２内の電子個数がｎ個（ｎは整数）で安定となり、電流Ｉが流れないが、ゲート電圧が増加するとブロッケードが破れ、もう１個電子が増えることが可能となる。後者の領域にゲート電圧ＶＧ が入ると、単電子島２の電子数がｎとｎ＋１の両方の値をとれるので、電子が１個島２内に入り、次に出て行く（島２内の電子数はｎとｎ＋１との間を往復する）ことで電流Ｉが流れるようになる。したがって、ゲート電圧ＶＧ を変化せると、ソース・ドレイン間の電流Ｉが振動することになる。
【０００８】
図３０は、ＳＥＴ１Ａのソース・ドレイン間の電流Ｉのゲート電圧ＶＧ 依存性を示す特性図である。オフセット電荷と呼ばれる浮遊電荷が単電子島２の近傍に存在しない場合には、ゲート電圧ＶＧ を規格化したｑ＝ＣＧＶＧ／ｅ（ｅは素電荷）を横軸にとると、ｑが整数、半整数のときに電流Ｉの振動の谷と山がそれぞれ現れる。図３０では、ｑが正の場合のみが描かれているが、負の場合も同様に振動構造を呈する。
【０００９】
ＳＥＴは、ＭＯＳトランジスタと異なり、複数の入力ゲートをもつことが可能である。ここではこれを多入力ＳＥＴと呼ぶ。図３１は、入力ゲートを２個もつＳＥＴの等価回路及びその電流電圧特性図である。ＳＥＴ１Ｂにおいて、２個のゲート電極５１ ，５２ の容量，印加電圧をＣＧｉ，ＶＧｉ（ｉ＝１，２）とすれば、ｑ＝（ΣＣＧｉＶＧｉ）／ｅがｎ（整数）に等しいときに振動の谷となり、ｎ＋１／２に等しいときに振動の山となる。
【００１０】
今、容量ＣＧ１，ＣＧ２が互いに等しいとし（ＣＩＮとおく）、印加電圧ＶＧ１，ＶＧ２をＶＩＮ（＝ｅ／２ＣＩＮ）又は０のいずれかとする場合を考える。図３２は、この条件下のＳＥＴの等価回路及びその電流電圧特性図である。この条件下では、（ＶＧ１，ＶＧ２）＝（ＶＩＮ，０）又は（０，ＶＩＮ）のときに電流Ｉのピークの位置、（ＶＧ１，ＶＧ２）＝（０，０）又は（ＶＩＮ，ＶＩＮ）のときにはどちらも谷の位置となる。すなわち、入力が異なる場合のみＳＥＴ１Ｃはオンする。これは排他的論理和（ＸＯＲ）の動作である。
【００１１】
このように、２入力ＳＥＴ１Ｃを用いることにより、２入力ＸＯＲを生成することができる。同様にＮ入力ゲートＳＥＴ（Ｎは３以上の整数）を用いることによりＮ入力ＸＯＲ（Ｎ入力のうち、奇数個がオンならばＳＥＴがオン、偶数個ならばオフ）を生成することができる。このように、ＳＥＴの周期的に振動する電流電圧特性を利用することにより、排他的論理和を１つの素子で実現できる。このことは「Ｔａｋａｈａｓｈｉら、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，ｖｏｌ．７６，ｐ．６３７−６３９，２０００」に記載されている。
排他的論理和は加算回路の基本であり、この排他的論理和を簡便に実現できる多入力ＳＥＴは、極めて有用な加算回路用素子であると言うことができる。
【００１２】
【発明が解決しようとする課題】
しかしながら、多入力ＳＥＴを用いた加算機は、これまでに実現できていない。この原因の一端は、多入力ＳＥＴを用いた加算機の具体的な構成方法が、これまでに考案されていないことにある。
本発明はこのような状況に鑑みてなされたものであり、その目的は、多入力ＳＥＴを用いて加算動作に必要となる演算回路を実現することにある。
【００１３】
【課題を解決するための手段】
このような目的を達成するために、本発明は、両側がトンネル容量により挟まれた単電子島と，この単電子島の両側にトンネル容量を介してそれぞれ接続された第１及び第２のソースドレイン電極と，単電子島に容量結合したＮ個（Ｎは１以上の整数）のゲート電極とをそれぞれ有する第１及び第２の単電子トランジスタと、第２の単電子トランジスタのゲート入力電圧特性をシフトさせる第１の制御手段とを備え、第１の単電子トランジスタのＮ個のゲート電極と第２の単電子トランジスタのＮ個のゲート電極は、それぞれ共通に接続されてＮ個の入力ゲートをなし、第１及び第２の単電子トランジスタのそれぞれの第１のソースドレイン電極は、共通に接続されて出力端子をなし、第１及び第２の単電子トランジスタのそれぞれの第２のソースドレイン電極は、互いに独立な２個のパス入力端子をなすことを特徴とする。これを第１の加算機基本回路と呼ぶ。
【００１４】
この第１の加算機基本回路において、入力ゲートの数は、２であり、これら２個の入力ゲートには、互いに独立な第１及び第２の２値信号がそれぞれ入力され、２個のパス入力端子には、第３の２値信号が相補の形で入力され、第１の制御手段は、第２の単電子トランジスタのゲート入力電圧特性を１／２周期シフトさせる。これによりサム回路を構成できる。
また、第１の加算機基本回路において、入力ゲートの数は、２であり、これら２個の入力ゲートには、互いに独立な第１及び第２の２値信号がそれぞれ入力され、２個のパス入力端子の一方には、第３の２値信号が入力され、２個のパス入力端子の他方には、第１又は第２の２値信号が入力され、第１の制御手段は、第２の単電子トランジスタのゲート入力電圧特性を１／２周期シフトさせる。これによりキャリー回路を構成できる。
【００１５】
ここで、パス入力電圧とゲート入力電圧に異なるレベルの電圧を使用する場合には、電圧変換用の付加回路を加える必要がある。この付加回路は、両側がトンネル容量により挟まれた単電子島と，この単電子島の両側にトンネル容量を介してそれぞれ接続された第３及び第４のソースドレイン電極と，単電子島に容量結合した１個のゲート電極とをそれぞれ有する第３及び第４の単電子トランジスタと、第４の単電子トランジスタのゲート入力電圧特性を１／２周期シフトさせる第２の制御手段とを更に備え、第３及び第４の単電子トランジスタのそれぞれのゲート電極には、第１又は第２の２値信号が入力され、第３及び第４の単電子トランジスタのそれぞれの第１のソースドレイン電極には、互いに異なる直流電圧が印加され、第３及び第４の単電子トランジスタのそれぞれの第２のソースドレイン電極は、パス入力端子の他方に共通に接続された構成であってもよい。
【００１６】
また、上記サム回路１個と上記キャリー回路２個とを有し，サム回路の２個の入力ゲートと２個のキャリー回路のそれぞれ２個の入力ゲートとがそれぞれ共通に接続された１ビット加算ユニットを少なくとも２個有し、１つの１ビット加算ユニットに含まれる一方のキャリー回路の出力端子が、他の１つの１ビット加算ユニットに含まれる一方のキャリー回路の一方のパス入力端子及びサム回路の一方のパス入力端子に接続され、１つの１ビット加算ユニットに含まれる他方のキャリー回路の出力端子が、他の１つの１ビット加算ユニットに含まれる他方のキャリー回路の一方のパス入力端子及びサム回路の他方のパス入力端子に接続された構成とすることにより、リップルキャリー加算機を構成できる。
【００１７】
ここで、１つの１ビット加算ユニットに含まれる２個のキャリー回路のそれぞれ一方のパス入力端子に、第３の２値信号が相補の形で入力されるように構成してもよい。
また、１ビット加算ユニットに含まれるサム回路は、その１ビット加算ユニットに含まれる２個のキャリー回路の間に配置されるようにするとよい。これにより、各ユニット間を繋ぐ配線を互いに交差することなく結線できるので、各ユニット間を直接接続できる。これにより演算速度を飛躍的に向上させることができる。
【００１８】
また、本発明は、両側がトンネル容量により挟まれた単電子島と，この単電子島の両側にトンネル容量を介してそれぞれ接続された第１及び第２のソースドレイン電極と，単電子島に容量結合したＮ個（Ｎは１以上の整数）のゲート電極とをそれぞれ有する第１及び第２の単電子トランジスタと、第２の単電子トランジスタのゲート入力電圧特性をシフトさせる第１の制御手段とを備え、第１の単電子トランジスタのＮ個のゲート電極と第２の単電子トランジスタのＮ個のゲート電極は、それぞれ共通に接続されてＮ個の入力ゲートをなし、第１及び第２の単電子トランジスタのそれぞれの第１のソースドレイン電極が共通に接続されると共に、第１及び第２の単電子トランジスタのそれぞれの第２のソースドレイン電極が共通に接続されていることを特徴とする。これを第２の加算機基本回路と呼ぶ。
【００１９】
上述した第１の加算機基本回路において、入力ゲートの数は、３であり、これら３個の入力ゲートには、互いに独立な２値信号がそれぞれ入力され、２個のパス入力端子には、互いに異なる直流電圧が印加され、第１の制御手段は、第２の単電子トランジスタのゲート入力電圧特性を１／２周期シフトさせる。これによりサム回路を構成できる。
【００２０】
このサム回路に適合するキャリー回路は、次のようにして構成できる。すなわち、上記第２の加算機基本回路を２個有し、一方の基本回路では、入力ゲートの数が、４であり、これらの入力ゲートの１つには、所定の直流電圧が印加され、第１の制御手段が、第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期（ｍは４以上の整数）シフトさせ、第１及び第２の単電子トランジスタの第２のソースドレイン電極には、所定の直流電圧が印加され、また他方の基本回路にでは、入力ゲートの数が、４であり、これらの入力ゲートの１つには、第１及び第２の単電子トランジスタのゲート入力電圧特性を一方の演算回路に含まれる第１及び第２の単電子トランジスタのゲート入力電圧特性に対して２／ｍ周期シフトさせる直流電圧が印加され、第１の制御手段が、第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期シフトさせ、第１及び第２の単電子トランジスタの第２のソースドレイン電極には、一方の演算回路に含まれる第１及び第２の単電子トランジスタの第２のソースドレイン電極とは異なる直流電圧が印加され、さらに、２個の演算回路の残りの３つの入力ゲートは、それぞれ共通に接続されて、互いに独立な２値信号が入力され、２個の演算回路に含まれる第１及び第２の単電子トランジスタの第１のソースドレイン電極は、共通に接続されて出力端子をなすようにする。
【００２１】
また、上記サム回路と上記キャリー回路とを１個ずつ有し，サム回路の３個の入力ゲートとキャリー回路の３個の入力ゲートとがそれぞれ共通に接続された１ビット加算ユニットを少なくとも２個有し、１つの１ビット加算ユニットに含まれるキャリー回路の出力端子が、他の１つの１ビット加算ユニットに含まれるサム回路及びキャリー回路に共通な入力ゲートの１つに接続された構成とすることにより、リップルキャリー加算機を構成できる。
ここで、パス入力電圧とゲート入力電圧に異なるレベルの電圧を使用する場合には、互いに接続された出力端子と入力ゲートとの間に増幅器を介在させるとよい。
【００２２】
また、上述した第２の加算機基本回路を３個有し、これら３個の基本回路の１つである第１の回路では、入力ゲートの数が、３であり、これらの入力ゲートの１つには、所定の直流電圧が印加され、第１の制御手段が、第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期（ｍは６以上の整数）シフトさせ、第１及び第２の単電子トランジスタの第２のソースドレイン電極には、所定の直流電圧が印加され、上記基本回路の他の１つである第２の回路では、入力ゲートの数が、３であり、これらの入力ゲートの１つには、第１及び第２の単電子トランジスタのゲート入力電圧特性を第１の演算回路に含まれる第１及び第２の単電子トランジスタのゲート入力電圧特性に対して２／ｍ周期シフトさせる直流電圧が印加され、第１の制御手段が、第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期シフトさせ、第１及び第２の単電子トランジスタの第２のソースドレイン電極には、第１の演算回路に含まれる第１及び第２の単電子トランジスタの第２のソースドレイン電極とは異なる直流電圧が印加され、上記基本回路の残りの１つである第３の演算回路は、入力ゲートの数が、３であり、これらの入力ゲートの１つには、第１及び第２の単電子トランジスタのゲート入力電圧特性を第１の演算回路に含まれる第１及び第２の単電子トランジスタのゲート入力電圧特性に対して−２／ｍ周期シフトさせる直流電圧が印加され、第１の制御手段が、第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期シフトさせ、第１及び第２の単電子トランジスタの第２のソースドレイン電極には、第１及び第２の演算回路に含まれる第１及び第２の単電子トランジスタの第２のソースドレイン電極とは異なる直流電圧が印加され、さらに、第１〜第３の演算回路の残りの２つの入力ゲートは、それぞれ共通に接続されて、互いに独立な第１及び第２の３値信号が入力され、第１〜第３の演算回路に含まれる第１及び第２の単電子トランジスタの第１のソースドレイン電極は、共通に接続されて出力端子をなすようにする。これにより、２進ｓｉｇｎｅｄ ｄｉｇｉｔ（ＳＤ）数演算用のキャリー回路の入力部を構成できる。
【００２３】
また、上述した第２の加算機基本回路を２個有し、一方の基本回路では、入力ゲートの数が、２であり、これらの入力ゲートの１つには、所定の直流電圧が印加され、第１の制御手段が、第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期（ｍは６以上の整数）シフトさせ、他方の基本回路では、入力ゲートの数が、２であり、これらの入力ゲートの１つには、第１及び第２の単電子トランジスタのゲート入力電圧特性を一方の演算回路に含まれる第１及び第２の単電子トランジスタのゲート入力電圧特性に対して２／ｍ周期シフトさせる直流電圧が印加され、第１の制御手段が、第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期シフトさせ、さらに、２個の演算回路の他の入力ゲートは、共通に接続されて第３の３値信号が入力され、２個の演算回路に含まれる第１及び第２の単電子トランジスタの第１のソースドレイン電極は、共通に接続されて出力端子をなし、２個の演算回路に含まれる第１及び第２の単電子トランジスタの第２のソースドレイン電極は、互いに独立な２個のパス入力端子をなすようにする。これにより、ＳＤ−キャリー回路のセレクタ回路を構成できる。
【００２４】
また、上記入力部２個と上記セレクタ回路１個とを有し、入力部のそれぞれの出力端子がセレクタ回路の２個のパス入力端子に接続された構成とすることにより、ＳＤ−キャリー回路を構成できる。
また、上述した第１の加算機基本回路と上記セレクタ回路とを１個ずつ有し、セレクタ回路の２個のパス入力端子には、互いに異なる第１及び第２の直流電圧がそれぞれ印加され、第１の加算機基本回路では、入力ゲートの数が、２であり、これら２個の入力ゲートには、互いに独立な第１及び第２の３値信号がそれぞれ入力され、２個のパス入力端子の一方には、第３の直流電圧が印加され、２個のパス入力端子の他方には、セレクタの出力端子が接続され、第１の制御手段は、第２の単電子トランジスタのゲート入力電圧特性を１／２周期シフトさせる。これによりＳＤ−サム回路を構成できる。
【００２５】
また、上記ＳＤ−サム回路とＳＤ−キャリー回路とを１個ずつ有する１ビット加算ユニットを少なくとも２個有し、１つの１ビット加算ユニットに含まれるＳＤ−キャリー回路の出力端子が、他の１つの１ビット加算ユニットに含まれるＳＤ−サム回路及びＳＤ−キャリー回路のそれぞれの入力ゲートに第３の３値信号を出力するように構成することにより、並列加算機を構成できる。
ここで、パス入力電圧とゲート入力電圧に異なるレベルの電圧を使用する場合には、互いに接続された出力端子と入力ゲートとの間に増幅器を介在させるとよい。
【００２６】
また、上記ＳＤ−キャリー回路、ＳＤ−サム回路及び並列加算機が、第１及び第２の単電子トランジスタのそれぞれの単電子島に容量結合し、所定の直流電圧が印加されるシフトゲートを有していてもよい。これにより、３値信号の１つの電圧レベルを０に合わせることができる。
また、上記第１の制御手段は、第２の単電子トランジスタの単電子島に容量結合し、所定の直流電圧が印加されるタイプ制御ゲートで構成してもよい。同様に、上記第２の制御手段は、第４の単電子トランジスタの単電子島に容量結合し、所定の直流電圧が印加されるタイプ制御ゲートで構成してもよい。
【００２７】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を詳細に説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態である多入力ＳＥＴを用いた加算機基本回路の等価回路図である。この加算機基本回路は、第１のＳＥＴとしての２入力ＳＥＴ１１Ａと、第２のＳＥＴとしての３入力ＳＥＴ１１Ｂとから構成されている。２入力ＳＥＴ１１Ａは、図３２に示した２入力ＳＥＴ１Ｃと同じものであり、３入力ＳＥＴ１１Ｂは、この２入力ＳＥＴ１Ｃに入力ゲートを更に１個付加したものである。ただし、２個のＳＥＴ１１Ａ，１１Ｂは、それぞれの第１のソースドレイン電極を共有すると共に、それぞれの２個のゲート電極を共有した構造となっている。
【００２８】
２個のＳＥＴ１１Ａ，１１Ｂが共有する２個のゲート電極を単に入力ゲート１５１ ，１５２ 、３入力ＳＥＴ１１Ｂの残りのゲート電極をタイプ制御ゲート１６と呼ぶことにする。入力ゲート１５１ ，１５２ にそれぞれ入力される互いに独立な第１，第２の２値信号を変数Ａ，Ｂで表し、タイプ制御ゲート１６に入力される２値信号を変数ＴＹＰＥで表す。ＣＩＮは入力ゲート１５１ ，１５２ の容量である。ここでは、４個の入力ゲート容量がすべて等しいとした。タイプ制御ゲート１６の容量はＣＴＹＰＥとした。
２個のＳＥＴ１１Ａ，１１Ｂが共有する第１のソースドレイン電極は出力端子１３であり、この出力端子１３から出力される２値信号を変数ＯＵＴで表す。２個のＳＥＴ１１Ａ，１１Ｂのそれぞれの第２のソースドレイン電極をパス入力端子１４Ａ，１４Ｂと呼び、このパス入力端子１４Ａ，１４Ｂにそれぞれ入力される２値信号を変数Ｐ１，Ｐ２で表す。
【００２９】
図２は、図１に示した加算機基本回路が有する３入力ＳＥＴ１１Ｂの動作状態を示す図である。この図において、横軸はゲート入力電圧ΣＶＩＮを表し、縦軸は出力電流Ｉを表す。
今、タイプ制御ゲート１６に印加する電圧を０に固定し、入力ゲート１５１ ，１５２ に信号Ａ，Ｂとして０又はＶＩＮ（＝ｅ／２ＣＩＮ）のどちらかの電圧を印加する場合を考える。この場合のゲート入力電圧特性は図２（ａ）に示すようになる。これは既に図３２で示した２入力ＳＥＴと同じ特性であり、ＸＯＲの動作をする。ここでは、信号ＡとＢのＸＯＲを記号Ａ○Ｂで表わすことにする。論理動作Ｘの否定を／Ｘ、論理積（ＡＮＤ）を＊、論理和（ＯＲ）を＋で表すこととすると、Ａ○Ｂは、（Ａ○Ｂ）＝Ａ＊／Ｂ＋／Ａ＊Ｂで定義される。
【００３０】
次に、タイプ制御ゲート１６に正の電圧ＶＴＹＰＥ（＝ｅ／２ＣＴＹＰＥ）を印加する場合を考える。この場合、図２（ｂ）に示すように、ゲート入力電圧特性は負側にシフトし、振動の周期が１８０゜反転する。このようにゲート入力電圧特性がシフトした状態で入力ゲート１５１ ，１５２ に信号電圧を印加すると、今度は両者の電圧が揃ったときのみ電流Ｉが流れ、どちらか一方のみがＶＩＮのときは電流Ｉが流れない。この動作はＸＯＲの否定であり、ＸＮＯＲと呼ばれる。ここでは、信号ＡとＢのＸＮＯＲを／（Ａ○Ｂ）と記すことにする。
【００３１】
このように、タイプ制御ゲート１６を利用することにより、１個の回路で２入力のＸＯＲとＸＮＯＲの両方の回路を実現できる。
図１に示した加算機基本回路においては、タイプ制御ゲート１６にＶＴＹＰＥを印加して、３入力ＳＥＴ１１ＢがＸＮＯＲの動作をするように設定しておく。すると、入力信号Ａ，Ｂがどのような組合せであっても、必ずＳＥＴ１１Ａ，１１Ｂの一方がオンで他方がオフとなる。これにより、セレクタとして動作させることができる。
【００３２】
次に、２値信号Ｐ１，Ｐ２を２個のパス入力端子１４Ａ，１４Ｂ（電圧レベルＶｄｄ）に入力することを考える。（Ａ○Ｂ）＝１のときには、２入力ＳＥＴ１１Ａがオンするので、信号Ｐ１が出力端子１３に現れる。すなわち、Ｐ１＝１ならＶｄｄの電圧が、Ｐ１＝０なら０の電圧が出力端子１３に現れる。逆に、（Ａ○Ｂ）＝０すなわち／（Ａ○Ｂ）＝１のときには、３入力ＳＥＴ１１Ｂがオンするので、信号Ｐ２が出力される。
【００３３】
ここで、図３（ａ）に示すように２値信号Ｐ１，Ｐ２をそれぞれ／Ｃ，Ｃとし、２個のパス入力端子１４Ａ，１４Ｂに第３の２値信号Ｃが相補の形で入力されるとすれば、出力端子１３には３入力のＸＯＲ（Ａ○Ｂ○Ｃ）が出力される。これは、入力信号Ａ，Ｂ，Ｃに１が奇数個あれば１を出力し、偶数個あれば０を出力する演算である。３入力のＸＯＲはＳｕｍ（サム）とも呼ばれ、２つの１ビット２進数の下位ビットの加算を実行する。ここで、Ａ，Ｂを加算すべき２つの数とすると、Ｃは下位桁からの桁上げを表す。
【００３４】
同様に、図３（ｂ）に示すように信号Ｐ１をＣとし、信号Ｐ２をＢ（又はＡ）とすると、出力信号ＯＵＴはＡ＊Ｂ＋Ｂ＊Ｃ＋Ｃ＊Ａとなる。したがって、信号Ａ，Ｂ，Ｃの中で２つ以上１があれば、１が出力される。これは、２つの１ビット２進数の上位ビットの加算（すなわち桁上げ）を実行するもので、Ｃａｒｒｙ（キャリー）と呼ばれている（（Ａ○Ｂ）＝１のとき、Ａ，Ｂのどちらかが１なので、Ｃ＝１なら１が、Ｃ＝０なら０が出力される。（Ａ○Ｂ）＝０のときには、Ａ，Ｂのどちらかをパス入力としておけば、Ａ，Ｂ両方１なら１が、両方０なら０が出力される。したがって、１が少なくとも２個あれば１が出力されるので、Ｃａｒｒｙとなる。）。
【００３５】
さらに、図４に示すように信号Ｐ１を／Ｃとし、信号Ｐ２を／Ｂ（又は／Ａ）とすると、出力信号ＯＵＴは／（Ａ＊Ｂ＋Ｂ＊Ｃ＋Ｃ＊Ａ）となり、Ｃａｒｒｙの否定となる。この回路はＣａｒｒｙ回路の一種であり、ここでは／Ｃａｒｒｙ回路と呼ぶことにする。
以上見たように、図１に示した加算機基本回路を用いて、その入力信号を変えることにより、ＳｕｍとＣａｒｒｙを実行できる。Ｓｕｍ回路とＣａｒｒｙ回路とを合わせたものは全加算機と呼ばれ、すべての加算機の基本となる。
【００３６】
ここで、各容量の大きさに言及しておく。
単電子島１２Ａ又は１２Ｂの総容量をＣｔｏｔａｌ とすると、Ｃｔｏｔａｌ は、
Ｃｔｏｔａｌ ＝ΣＣＩＮ＋２ＣＪ
で表される。ここにＣＪ はソースとドレインの接合容量で、ここでは両者が等しいと仮定した（実際には必ずしも等しくなくてもよい）。また、ΣＣＩＮはすべての入力ゲート容量の和である。
【００３７】
図１に示した加算機基本回路を動作させるためには、電流振動の山谷比がとれていなくてはならない。ｋをボルツマン定数、Ｔを絶対温度とすると、ピークの半値幅δＶＧ は、（２ｋＴ／ｅ）・（Ｃｔｏｔａｌ／ＣＩＮ）で与えられ、ピークの周期ΔＶＧ は、ｅ／ＣＩＮで与えられるので、
ΔＶＧ ＞ δＶＧ より
２ｋＴ ＜ ２ｅ２／Ｃｔｏｔａｌ
が得られる。右辺は単電子島１２Ａ又は１２Ｂのチャージングエネルギーを表し、これが熱揺らぎのエネルギーに比べて大きくなければならないことを示している。室温で動作させる場合には、室温の熱エネルギー（２６ｍｅＶ）より大きくする必要がある。このためには、Ｃｔｏｔａｌ を１ａＦよりも十分小さくする必要がある。ただし、上記条件が満たされていれば、２個のＳＥＴ１１Ａ，１１ＢでＣｔｏｔａｌ を等しくする必要はない。
【００３８】
次に、入力ゲート容量ＣＩＮであるが、今の場合は加算機として用いるので、２個の入力ゲート１５１ ，１５２ に印加される電圧レベルは等しくしなければならない。したがって、２個の入力ゲート１５１ ，１５２ を等価に働かせるために、入力ゲート容量はなるべく等しいことが望ましい。また、ＣＴＹＰＥはＣＩＮに等しいことが望ましいが、必須ではない。ただし、これらを異にする場合には、入力ゲート１５１ ，１５２ とタイプ制御ゲート１６の電圧レベルを同じにできず、これらの電圧比をＶＩＮ／ＶＴＹＰＥ＝ＣＴＹＰＥ／ＣＩＮとする必要がある。
【００３９】
（第２の実施の形態）
図１に示した加算機基本回路においては、一般に、ゲート入力電圧レベルＶＩＮとパス入力電圧レベルＶｄｄとは等しくなく、ＶＩＮ＞Ｖｄｄである。特に、パス入力端子１４Ａ，１４Ｂに印加される電圧レベルＶｄｄは、振動のピークの半値幅δＶＧ 以下にすることが望ましい。これは、出力電圧の論理振幅をパス入力電圧レベルＶｄｄと等しくするために重要である。
このように、パス入力電圧とゲート入力電圧に異なるレベルの電圧を使用する場合には、図３（ｂ）に示したＣａｒｒｙ回路において電圧変換用の付加回路を加える必要がある。Ｃａｒｒｙ回路では、２値信号Ｂ（又はＡ）を入力ゲート１５２ （又は１５１ ）にも、パス入力端子１４Ｂにも入力させる必要があるからである。
【００４０】
図５は、本発明の第２の実施の形態である多入力ＳＥＴを用いたＣａｒｒｙ回路の等価回路図であり、（ａ）は付加回路を加えたＣａｒｒｙ回路の等価回路図、（ｂ）は付加回路の詳細な構成を示す等価回路図である。この図において、図３（ｂ）と同一部分を同一符号をもって示し、適宜その説明を省略する。
図５（ｂ）に示すように、付加回路２０Ａは、第３のＳＥＴとしての１入力ＳＥＴ２１Ａと、第４のＳＥＴとしての２入力ＳＥＴ２１Ｂとから構成されている。ただし、２個のＳＥＴ２１Ａ，２１Ｂは、それぞれの第１のソースドレイン電極を共有すると共に、それぞれの１個のゲート電極を共有した構造となっている。
【００４１】
２個のＳＥＴ２１Ａ，２１Ｂが共有する１個のゲート電極は、Ｃａｒｒｙ回路の入力ゲート１５２ に接続され、２値信号Ｂが入力される。２入力ＳＥＴ２１Ｂの残りのゲート電極は、Ｃａｒｒｙ回路のタイプ制御ゲート１６に接続され、２値信号ＴＹＰＥが入力される。２個のＳＥＴ２１Ａ，２１Ｂが共有する第１のソースドレイン電極は、Ｃａｒｒｙ回路のパス入力端子１４Ｂに接続されている。また、１入力ＳＥＴ２１Ａの第２のソースドレイン電極は電源電圧端子２４Ｂ（電圧レベルＶｄｄ）に、２入力ＳＥＴ２１Ｂの第２のソースドレイン電極は接地端子２４Ａに接続されている。この付加回路２０Ａは、図１に示した加算機基本回路の入力ゲートを１個にしたものであると見ることもできる。
【００４２】
図３（ｂ）に示したＣａｒｒｙ回路と同様に、ゲート入力電圧レベルをＶＩＮ＝ｅ／２ＣＩＮとし、タイプ制御ゲート１６にはＶＴＹＰＥ＝ｅ／２ＣＴＹＰＥの電圧を印加することとする。なお、入力ゲート容量ＣＩＮは、付加回路２０Ａと主回路であるＣａｒｒｙ回路とにおいて等しくしておく必要がある。
この付加回路２０Ａにおいて、入力ゲート１５２ に印加される２値信号Ｂ＝１の場合には、１入力ＳＥＴ２２Ａがオンし、Ｖｄｄがパス入力端子１４Ｂに出力される。逆に、Ｂ＝０の場合には、２入力ＳＥＴ２２Ｂがオンし、０がパス入力端子１４Ｂに出力される。したがって、ゲート入力電圧レベルＶＩＮをパス入力電圧レベルＶｄｄに変換している。
【００４３】
なお、信号Ｂの代わりに信号Ａを付加回路２０Ａに供給するようにしてもよい。
また、図４に示した／Ｃａｒｒｙ回路の付加回路２０Ｂでは、図６（ｂ）に示すように、図５（ｂ）に示した付加回路２０Ａの接地端子２４Ａと電源電圧端子２４Ｂとの接続を入れ替えればよい。
【００４４】
（第３の実施の形態）
図３に示したＳｕｍ回路、図５に示したＣａｒｒｙ回路、及び図６に示した／Ｃａｒｒｙ回路を組み合わせることにより、多ビットの加算機を実現できる。図７は、本発明の第３の実施の形態である４ビットリップルキャリー加算機のブロック図である。図７（ａ）におけるＳｕｍ回路、Ｃａｒｒｙ回路及び／Ｃａｒｒｙ回路は、図７（ｂ）に示した略記号で表記されている。ただし、Ｃａｒｒｙ回路のパス入力端子１４Ｂには信号Ｂ（又はＡ）が入力され、／Ｃａｒｒｙ回路のパス入力端子１４Ｂには信号／Ｂ（又は／Ａ）が入力されることは上述したとおりである。
【００４５】
図７（ａ）に示すように、Ｓｕｍ回路（Ｓ）とＣａｒｒｙ回路（Ｃ）と／Ｃａｒｒｙ回路（／Ｃ）、各１個ずつにより、１ビット加算ユニット３Ｎ（Ｎ＝１，２，３，４）が構成されている。接地端子２４Ａは、ユニット３１に含まれるＣａｒｒｙ回路（Ｃ）のパス入力端子１４Ａ及びＳｕｍ回路（Ｓ）のパス入力端子１４Ｂに接続され、電源電圧端子２４Ｂは、ユニット３１に含まれる／Ｃａｒｒｙ回路（／Ｃ）のパス入力端子１４Ａ及びＳｕｍ回路（Ｓ）のパス入力端子１４Ａに接続されている。また、前段のユニット３（Ｎ−１）（Ｎ＝２，３，４）に含まれるＣａｒｒｙ回路（Ｃ）の出力端子１３は、それぞれその次段のユニット３Ｎに含まれるＣａｒｒｙ回路（Ｃ）のパス入力端子１４Ａ及びＳｕｍ回路（Ｓ）のパス入力端子１４Ｂに接続され、前段のユニット３（Ｎ−１）に含まれる／Ｃａｒｒｙ回路（／Ｃ）の出力端子１３は、それぞれその次段のユニット３Ｎに含まれる／Ｃａｒｒｙ回路（／Ｃ）のパス入力端子１４Ａ及びＳｕｍ回路（Ｓ）のパス入力端子１４Ａに接続されている。各ユニット３Ｎにおいて、Ｓｕｍ回路（Ｓ）とＣａｒｒｙ回路（Ｃ）と／Ｃａｒｒｙ回路（／Ｃ）は２個の入力ゲート１５１ ，１５２ を共有しており、それぞれ２値信号Ａ（Ｎ），Ｂ（Ｎ）が入力される。そして、各ユニット１３ＮのＳｕｍ回路（Ｓ）の出力Ｓ（Ｎ）と、ユニット３４のＣａｒｒｙ回路（Ｃ）の出力Ｃ（４）とから、加算結果が得られる。
【００４６】
このリップルキャリー加算機では、各１ビット加算ユニット３Ｎにおいて、Ｓｕｍ回路（Ｓ）がＣａｒｒｙ回路（Ｃ）と／Ｃａｒｒｙ回路（／Ｃ）との間に配置されていることが重要である。これにより、各段の間を繋ぐ配線を互いに交差することなく結線できる。このことは、出力端子１３を次段のパス入力端子１４Ａ，１４Ｂに接続するにあたって、金属配線に上げることなく直接接続できることを意味している。金属配線を用いることがなくなるので、小さな領域に集積化できる共に、各段間の配線容量を大幅に削減できる。
結線に金属配線を使用した場合、この配線の容量を１００ａＦ以下にすることは非常に難しい。しかし、上記のように配置してＳＥＴのリード部分を直接結線すると、その容量を容易に１０ａＦ以下にすることができる。
【００４７】
回路の応答速度は、配線容量の大きさにほぼ比例すると考えてよいので、このような構成にすることにより、演算速度を飛躍的に向上させることができる。このことは、駆動力の小さいＳＥＴ回路においては非常に重要である。なお、ＭＯＳトランジスタを用いた回路の場合、金属配線を用いない構成にすることが非常に難しいことを記しておく。このように無配線が可能となったのは、ＳＥＴを用いることにより図１に示した加算機基本回路の構成を簡単化できたことが大きな要因である。
【００４８】
ゲート入力電圧レベルＶＩＮは一定であるので、すべての入力ゲート容量をなるべく等しくしておくことが望ましい。また、前述したように、一般には、ゲート入力電圧レベルＶＩＮとパス入力電圧レベルＶｄｄは異なり、ＶＩＮの方が大きい。したがって、ＶＩＮとＶｄｄの少なくとも２つの電源電圧が必要である。加えて、他の論理回路へＶＩＮのレベルで出力する場合には、増幅率ＶＩＮ／Ｖｄｄで増幅する必要がある。図７には、このための増幅器ＡＭＰが表記されている。
このリップルキャリー加算機の構成にあたっては、信号の入力方法に冗長性がある。例えば、Ｓｕｍ回路（Ｓ）のパス入力端子１４Ａ，１４Ｂに入力されるＣと／Ｃとを入れ替えると出力はＳｕｍの否定（／Ｓｕｍ）となるが、このように入れ替えても、出力を反転する増幅器（インバータ）を設置しておけば得られる結果は同じである。この冗長性は、後述する別の加算機も同様に有している。
【００４９】
また、さらに多段に組むことにより、より大きいビット数の加算を実行できることは言うまでもない。ただし、このリップルキャリー加算機の場合、桁上げの連鎖があるので、段数の増加は遅延を招く。したがって、所定の段数ごとに区切り、桁上げ出力に対してバッファを介することが有効な手段となる。例えば、４〜６ビットごとに区切って、桁上げ選択加算機を構成することにより、高速な多ビット加算機を実現できる。このことは、ＭＯＳトランジスタを用いた場合と同様である。
【００５０】
（第４の実施の形態）
図８は、本発明の第４の実施の形態である多入力ＳＥＴを用いた加算機基本回路を示す図であり、（ａ）は等価回路図、（ｂ）は略記号を示す図である。この図において、図１と同一部分を同一符号をもって示し、適宜その説明を省略する。
この加算機基本回路は、第１のＳＥＴとしての４入力ＳＥＴ１１１Ａと、第２のＳＥＴとしての５入力ＳＥＴ１１１Ｂとから構成されている。
２個のＳＥＴ１１１Ａ，１１１Ｂは、それぞれの４個のゲート電極を共有した構造となっている。これら４個のゲート電極は入力ゲートをなす。このうち３個を単に入力ゲート１１５１ ，１１５２ ，１１５３ 、残りの１個を極性変更用制御ゲート１１７と呼ぶことにする。５入力ＳＥＴ１１１Ｂの残りのゲート電極はタイプ制御ゲート１１６である。
【００５１】
入力ゲート１１５１ 〜１１５３ にそれぞれ入力される互いに独立な２値信号を変数Ａ〜Ｃで表し、タイプ制御ゲート１１６に入力される２値信号を変数ＴＹＰＥで表し、極性変更用制御ゲート１１７に入力される２値信号を変数ＰＯＬで表すことにする。
また、２個のＳＥＴ１１１Ａ，１１１Ｂは並列接続されている。すなわち、２個のＳＥＴ１１１Ａ，１１１Ｂは、第１のソースドレイン電極１１３を共有するだけでなく、第２のソースドレイン電極１１４をも共有する構造となっており、ここが図１に示した加算機基本回路と異なっている。
【００５２】
図８に示した加算機基本回路の特性を説明するために、まず、この回路を簡略化した回路に関して説明する。図９は、１入力ＳＥＴと２入力ＳＥＴとを並列接続した回路の等価回路図である。１入力ＳＥＴ１１１Ａと２入力ＳＥＴ１１１Ｂは、１個の入力ゲート１１５として共有し、更に２入力ＳＥＴ１１１Ｂは独立したタイプ制御ゲート１１６をもつ。
図１０は、図９に示した並列回路の動作状態を示す図である。この図において、横軸はゲート入力電圧ΣＶＩＮを表し、縦軸は出力電流Ｉを表す。ここでは、ピーク間隔を６等分し、１／６周期に対応する電圧をＶＩＮ（＝ｅ／６ＣＩＮ）としている。
【００５３】
タイプ制御ゲート１１６の電圧を０とした場合の２入力ＳＥＴ１１１Ｂの特性を図１０（ａ）に示す。これは１入力ＳＥＴ１１１Ａの特性と同じものである。タイプ制御ゲート１１６にＶＴＹＰＥ＝ｅ／６ＣＴＹＰＥの電圧を印加すると、この特性が図１０（ｂ）に示すように１／６周期分負側にシフトする。図９に示した並列回路では２つのＳＥＴ１１１Ａ，１１１Ｂの特性を重ね合わせたものが出力される。したがって、タイプ制御ゲート１１６をオンすることにより、並列回路の特性は図１０（ｃ）に示すようになる。ＳＥＴ単体ではピーク間隔が一定であったが、この並列回路ではピーク間隔が変調されていることがわかる。
今の場合、間隔ＶＩＮの２つの連続したピークが周期６ＶＩＮで現れている。同様に、間隔ＶＩＮの２つの連続したピークを周期ｍＶＩＮ（ｍは３以上の整数）で実現するためには、ＶＩＮ＝ｅ／ｍＣＩＮ、ＶＴＹＰＥ＝ｅ／ｍＣＴＹＰＥとすればよい。また、ＶＩＮとＶＴＹＰＥの電圧レベルを等しくしたい場合には、ＣＩＮ＝ＣＴＹＰＥとすればよい。
【００５４】
続いて図８に示した加算機基本回路の特性を説明する。ここでは、再びｍ＝６の場合を考える。図１１は、図８に示した加算機基本回路の動作状態を示す図である。この図において、横軸はゲート入力電圧ΣＶＩＮを表し、縦軸は出力電流Ｉを表す。なお、入力ゲート、タイプ制御ゲート、極性変更用制御ゲートの入力状態を、Ａ，Ｂ，ＴＹＰＥ，ＰＯＬ＝０，１のように表記する。後掲の図においても同様である。
【００５５】
タイプ制御ゲート１１６には、図１０に示した場合と同様に、ＶＴＹＰＥ＝ｅ／６ＣＴＹＰＥを印加しておく。極性変更用制御ゲート１１７に印加する電圧が０の場合には、図１１（ａ）のような特性となる。これは、図１０（ｃ）に示したものと同じである。ここで、入力ゲート１１５１ 〜１１５３ のそれぞれに電圧レベルＶＩＮの信号Ａ〜Ｃを入力すると、信号Ａ〜Ｃの総和は０，ＶＩＮ，２ＶＩＮ，３ＶＩＮのいずれかをとる（Ａ，Ｂ，Ｃすべてが０なら０、すべてＶＩＮがなら３ＶＩＮ）。図１１（ａ）には、これらの信号レベルが丸印で示されている。この図より、入力信号Ａ〜Ｃのうち２つ以上ＶＩＮが入力されれば、回路がオンとなることがわかる。Ａ，Ｂを入力、Ｃを前段からの桁上げとすれば、これは２入力のＣａｒｒｙに他ならない。
【００５６】
図１１（ｂ）には、極性変更用制御ゲート１１７にＶＰＯＬ ＝２ｅ／６ＣＰＯＬ の電圧を印加した場合が示されている。この場合、特性がピーク２つ分だけ、すなわち２／６周期だけ負側にシフトする。したがって、図１１（ａ）に示したＣａｒｒｙの否定（／Ｃａｒｒｙ）になっている。
上記を実現するためには、ｍを４以上に設定しなければならない。ｍを３以下にすると、極性変更用制御ゲート１１７を用いて特性をシフトさせても、シフト前の特性と重なる部分が生じ、／Ｃａｒｒｙを生成することができないからである。なお、入力ゲート１１５１ 〜１１５３ 、タイプ制御ゲート１１６、極性変更用制御ゲート１１７の入力電圧レベルを等しくしたいときには、ＣＩＮ：ＣＴＹＰＥ：ＣＰＯＬ ＝１：１：２としておけばよい。
【００５７】
（第５の実施の形態）
図１２は、本発明の第５の実施の形態であるＣａｒｒｙ回路のブロック図である。この図において、図８と同一部分を同一符号をもって示し、適宜その説明を省略する。
図１２に示したＣａｒｒｙ回路は、図８に示した加算機基本回路２個で構成される。一方の加算機基本回路１１０Ａの極性変更用制御ゲート１１７にはＰＯＬ＝０が、他方の加算機基本回路１１０Ｂの極性変更用制御ゲート１１７にはＰＯＬ＝１がそれぞれ入力される。また、基本回路１１０Ａのソースドレイン電極１１４が電源電圧Ｖｄｄを印加する電源電圧端子１２４Ａに接続され、基本回路１１０Ｂのソースドレイン電極１１４が接地端子１２４Ｂに接続され、さらに両基本回路１１０Ａ，１１０Ｂのソースドレイン電極１１３が繋げられて出力端子１２３となっている。
【００５８】
この回路では、入力信号Ａ〜Ｃに２つ以上１があれば、ＰＯＬ＝０とした基本回路１１０Ａがオンし、出力はＶｄｄとなる。すなわち、１が出力される。逆に、入力信号Ａ〜Ｃに１が２つ以上ない場合には、ＰＯＬ＝１とした基本回路１１０Ｂがオンし、０が出力される。よって、ＯＵＴ＝Ａ＊Ｂ＋Ｂ＊Ｃ＋Ｃ＊Ａとなる。図５に示したＣａｒｒｙ回路と比べると、桁上げの部分がパス入力端子ではなく入力ゲート１１５３ に入っているところが異なっている。
【００５９】
図１３は、図１２に示したＣａｒｒｙ回路に適合するＳｕｍ回路の等価回路図である。このＳｕｍ回路は図１に示した加算機基本回路に類似した構成を有している。ただし、第１のＳＥＴは３入力ＳＥＴ１１Ａ、第２のＳＥＴは４入力ＳＥＴ１１Ｂであり、２個のＳＥＴ１１Ａ，１１Ｂが共有する３個の入力ゲート１１５１ 〜１１５３ のそれぞれに２値信号Ａ〜Ｃが入力される。３入力ＳＥＴ１１Ａは３信号Ａ〜ＣのＸＯＲ、４入力ＳＥＴ１１ＢはＴＹＰＥ＝１ならば３信号Ａ〜ＣのＸＮＯＲとなるので、各ＳＥＴ１１Ａ，１１Ｂのパス入力端子１４Ａ，１４Ｂにそれぞれ電源電圧端子１２４Ｂ，接地端子１２４Ａを接続することにより、Ｓｕｍ回路を構成することができる。
【００６０】
（第６の実施の形態）
図１２に示したＣａｒｒｙ回路と図１３に示したＳｕｍ回路とを組み合わせることにより、多ビットの加算機を実現できる。図１４は、本発明の第６の実施の形態である４ビットリップルキャリー加算機のブロック図である。図１４（ａ）におけるＣａｒｒｙ回路及びＳｕｍ回路は、図１２（ｂ）に示した略記号で表記されている。
【００６１】
図１４（ａ）に示すように、Ｃａｒｒｙ回路（Ｃ）とＳｕｍ回路（Ｓ）各１個ずつにより、１ビット加算ユニット１３Ｎ（Ｎ＝１，２，３，４）が構成されている。各ユニット１３Ｎにおいて、Ｃａｒｒｙ回路（Ｃ）及びＳｕｍ回路（Ｓ）は３個の入力ゲート１１５１ ，１１５２ ，１１５３ を共有しており、それぞれ２値信号Ａ（Ｎ），Ｂ（Ｎ），Ｃ（Ｎ−１）が入力される。ここに、Ｃ（Ｎ−１）（Ｎ＝２，３，４）は、前段のユニット１３（Ｎ−１）に含まれるＣａｒｒｙ回路（Ｃ）の出力、すなわち前段からの桁上げ信号である。なお、Ｃ（０）＝０である。そして、各ユニット１３ＮのＳｕｍ回路（Ｓ）の出力Ｓ（Ｎ）と、ユニット１３４のＣａｒｒｙ回路（Ｃ）の出力Ｃ（４）とから、加算結果が得られる。
【００６２】
既に述べたように、ＳＥＴで回路を構成する場合、一般には、パス入力に比ベゲート入力のレベルを大きく設定することが必要となる。今の場合、前段のユニット１３（Ｎ−１）（Ｎ＝２，３，４）に含まれるＣａｒｒｙ回路（Ｃ）の出力端子１１３が、その次段のユニット１３Ｎ（Ｎ＝２，３，４）に含まれるＣａｒｒｙ回路（Ｃ）及びＳｕｍ回路（Ｓ）の入力ゲート１１５３ に接続されるので、これらの間に電圧レベルを上げる増幅器ＡＭＰを挿入する必要がある。増幅率は、ＶＩＮ／Ｖｄｄである。
また、ゲート入力電圧レベルはすべての要素回路で同じでなければならないので、Ｓｕｍ回路（Ｓ）のゲート容量はＣａｒｒｙ回路（Ｃ）のゲート容量の３倍に設定しておく必要がある。
【００６３】
図１４に示した加算機では、ビットごとのゲートの段数はわずかに１であり、１段ごとにバッファとして機能する増幅器ＡＭＰを介在させている。しかも、すべてのＳＥＴ１１Ａ，１１Ｂ，１１１Ａ，１１１Ｂは電源電圧端子１２４Ｂと接地端子１２４Ａに直接に接続されているので、ノイズに対して強い構成となっている。ただし、増幅器ＡＭＰの挿入により、一度金属配線に上げなければならないので、速度は図７に示した加算機に比べ遅くなる。
【００６４】
（第７の実施の形態）
以上述べてきた加算機は、通常の２進数の演算規則を基礎においていた。以下では、２進ｓｉｇｎｅｄ ｄｉｇｉｔ（ＳＤ）数の演算規則を基礎においた加算機の構成法について説明する。
ＳＤ数とは、数の表現に冗長性をもたせるために、進数よりも多くの数字を用いる数表現法のことをいう。通常の２進数は、０と１の２つの数字を用いて表現される。しかし、２進ＳＤ数では、−１，０，１の３つの数字を用いて数を表す。具体的に言えば、通常の２進数の０と１０（１０進法の０と２）は、２進ＳＤ数系でも０と１０であるが、通常の２進数の１は、２進ＳＤ数系では１の他に（１，−１）という表現がある。この表現では、第２桁が１（１０進法で２）で第１桁が−１であるので、１と等価である。このように数の表現に冗長性をもたせることにより、通常の加算機において演算速度を律速することの多い桁上げの連鎖を解消させることができる。
【００６５】
２進ＳＤ数を用いた２つの１ビット２進数の加算の規則は以下のとおりである。すなわち、加えるべき数のｉ桁目の数字をＡｉ ，Ｂｉ 、ＳｕｍをＳｉ 、ＣａｒｒｙをＣｉ とすれば、
Ｃｉ＝１，Ｓｉ＝０， （Ａｉ＋Ｂｉ＝２のとき）
Ｃｉ＝１，Ｓｉ＝−１， （Ａｉ＋Ｂｉ＝１、Ｃｉ−１≧０のとき）
Ｃｉ＝０，Ｓｉ＝１， （Ａｉ＋Ｂｉ＝１、Ｃｉ−１≦０のとき）
Ｃｉ＝０，Ｓｉ＝０， （Ａｉ＋Ｂｉ＝０のとき）
Ｃｉ＝−１，Ｓｉ＝１， （Ａｉ＋Ｂｉ＝−１、Ｃｉ−１≦０のとき）
Ｃｉ＝０，Ｓｉ＝−１， （Ａｉ＋Ｂｉ＝−１、Ｃｉ−１≧０のとき）
Ｃｉ＝−１，Ｓｉ＝０， （Ａｉ＋Ｂｉ＝−２のとき）
である。
【００６６】
Ａｉ ＋Ｂｉ ＝±１のときは、前桁からの桁上げの大きさによって場合分けが必要となる。Ｃｉ−１ ＝０は、場合分け両方に含まれているが、これはＣｉ−１ ＝０の場合にはどちらの表現方法をとっても構わないことを意味している（状況に応じて設計者が選択できる）。上記式を、マトリックスの形に表したものを図１５に示す。
このように複雑な論理関数ゆえ、ＭＯＳトランジスタを用いて構成することは極めて困難であり、電流モード回路を用いた構成法のみが議論されている。しかし、ＳＤ数系を用いたときのＳｕｍ回路、Ｃａｒｒｙ回路も、これまでに述べてきた加算機基本回路を用いて構成することができる。以下、前述のＳｕｍ回路、Ｃａｒｒｙ回路と区別するために、それぞれＳＤ−Ｓｕｍ回路、ＳＤ−Ｃａｒｒｙ回路と呼ぶことにする。
【００６７】
はじめにＳＤ−Ｃａｒｒｙ回路について説明する。
図１６は、本発明の第７の実施の形態である、多入力ＳＥＴを用いたＳＤ−Ｃａｒｒｙ回路の入力部の単位回路（以下、入力単位回路と呼ぶ）を示す図であり、（ａ）は等価回路図、（ｂ）は略記号を示す図である。この図において、図８と同一部分を同一符号をもって示し、適宜その説明を省略する。
図１６に示すように、ＳＤ−Ｃａｒｒｙ回路の入力単位回路２１０は、図８に示した加算機基本回路を用いて構成できる。ただし、図８に示した基本回路と比べると、入力ゲート１１５３ がシフトゲート２１８に置き換わっている。このシフトゲート２１８には、以下に説明する回路では、ＳＨＩＦＴ電圧として常に正の電圧ＶＳＨＩＦＴ ＝ｅ／２ＣＳＨＩＦＴ を印加しておく。ここに、ＣＳＨＩＦＴ はシフトゲート２１８のゲート容量である。ＴＹＰＥ＝１の場合に、シフトゲート２１８への電圧印加のありなしで特性を比較したのが、図１７である。
【００６８】
また、ＳＤ−Ｃａｒｒｙ回路の構成では、場合に応じて、タイプ制御ゲート１１６にＴＹＰＥ＝−１，１を印加することがある。タイプ制御ゲート１１６に−１と１を印加した場合の特性を比較したのが、図１８である。これまでと同じように、ＶＴＹＰＥ＝ｅ／６ＣＴＹＰＥとすると、±ＶＴＹＰＥで１／３周期シフトしている（シフトするＳＥＴ１１２Ｂの特性は太い曲線で示されている）。
さらに、極性変更用ゲート１１７には、場合に応じてＰＯＬ＝−１，０，１の３種類が入力される。ここでも前述同様、ＶＰＯＬ ＝２ｅ／６ＣＰＯＬ としている。ＴＹＰＥ＝１について比較したものを図１９に、ＴＹＰＥ＝−１について比較したものを図２０に示す。両図には、入力ゲート１１５１ ，１１５２ のそれぞれに信号Ａ，Ｂを印加した場合に可能電流レベルが丸印で示されている。信号Ａ，Ｂは−１，０，１の３値を取るので、２入力での取り得る範囲は、［−２，２］である。
【００６９】
図１９と図１５を比較してみると、図１９（ＴＹＰＥ＝１）がＣｉ−１ ≧０のときのＳＤ−Ｃａｒｒｙの出力に対応していることがわかる。すなわち、入力単位回路２１０は、ＰＯＬ＝１の場合、Ａ＋Ｂ＝−２のときのみオンとなり、ＰＯＬ＝０の場合、Ａ＋Ｂ＝−１，０のときのみオンとなり、そしてＰＯＬ＝−１の場合、Ａ＋Ｂ＝１，２のときのみオンとなる。これは、符号を除けばＣｉ−１ ≧０の場合の出力に対応している。同様に、ＴＹＰＥ＝−１としておけば、符号を除いてＣｉ−１ ≦０の場合のＳＤ−Ｃａｒｒｙの出力に対応する。
【００７０】
そこで、３種類の電源電圧を用意しておき、図２１に示すように結線し、入力部を構成する。すなわち、図２１（ａ）に示すように、ＴＹＰＥ＝１とした３個の入力単位回路２１０のうち、ＰＯＬ＝１とした入力単位回路２１０のソースドレイン電極１１４を電圧−Ｖｄｄを印加する電源電圧端子２２４Ａに接続し、ＰＯＬ＝０とした入力単位回路２１０のソースドレイン電極１１４を接地端子２２４Ｂに接続し、ＰＯＬ＝−１とした入力単位回路２１０のソースドレイン電極１１４を電圧Ｖｄｄを印加する電源電圧端子２２４Ｃに接続し、さらにこれら３個の入力単位回路２１０のソースドレイン電極１１３を共通に接続して出力端子２２３Ａとする。また、ＴＹＰＥ＝−１とした３個の入力単位回路２１０についても、図２１（ｂ）に示すように同様に結線する。図２１（ａ），（ｂ）に示した入力部の出力端子２２３Ａ，２２３Ｂのそれぞれから出力される３値信号を変数ＯＵＴ１，ＯＵＴ２で表す。
【００７１】
これにより、図２１（ａ）に示した入力部（ＴＹＰＥ＝１）に関しては、Ａ＋Ｂ＝−２のとき、ＰＯＬ＝１の入力単位回路２１０がオンとなるので、−Ｖｄｄすなわち−１が出力され、Ａ＋Ｂ＝−１，０のとき、ＰＯＬ＝０の入力単位回路２１０がオンとなるので０が出力され、Ａ＋Ｂ＝１，２のとき、ＰＯＬ＝−１の入力単位回路２１０がオンとなるので、Ｖｄｄすなわち１が出力される。図２１（ａ）に示した入力部（ＴＹＰＥ＝−１）に関しても同様である。したがって、ＳＤ−ＣａｒｒｙのＣｉ−１ ≧０、Ｃｉ−１ ≦０の両方の出力が得られる。
なお、上記ＳＤ−Ｃａｒｒｙ回路を構成するためには、ｍは６以上でなければならない。５以下であると、特性をシフトさせたときに互いに重なる部分が生じてしまうからである。
【００７２】
（第８の実施の形態）
図２１（ａ），（ｂ）に示した２個のＳＤ−Ｃａｒｒｙの入力部の出力は、前段の桁上げ信号Ｃによって選択されなければならないので、セレクタ回路が必要となる。このセレクタ回路も、図１６に示した入力単位回路２１０と同様に、図８に示した加算機基本回路を用いて構成できる。図２２は、本発明の第８の実施の形態である、多入力ＳＥＴを用いたＳＤ−Ｃａｒｒｙ回路のセレクタ回路の一構成例を示すブロック図である。
このセレクタ回路は、２個の単位回路（以下、セレクタ単位回路と呼ぶ）２２０Ａ，２２０Ｂから構成されている。このセレクタ単位回路２２０Ａ，２２０Ｂは、図１６に示した入力単位回路２１０の入力ゲート１１５１ ，１１５２ を、前段の桁上げ信号Ｃが入力される入力ゲート１１５３ に置き換えたものである。この入力ゲート１１５３ は、２個の単位回路２２０Ａ，２２０Ｂによって共有されている。
【００７３】
セレクタ単位回路２２０Ａについては、ＰＯＬ＝−１，ＴＹＰＥ＝１（ＳＨＩＦＴ＝１）とし、ソースドレイン電極１１４をパス入力端子２３４Ａとし信号ＯＵＴ１が入力されるものとする。また、セレクタ単位回路２２０Ｂについては、ＰＯＬ＝０，ＴＹＰＥ＝１（ＳＨＩＦＴ＝１）とし、ソースドレイン電極１１４をパス入力端子２３４Ｂとし信号ＯＵＴ２が入力されるものとする。そして、２個のセレクタ単位回路２２０Ａ，２２０Ｂはソースドレイン電極１１３を共有しており、これを出力端子２３３とする。
セレクタ単位回路２２０Ｂ，２２０Ａのそれぞれの特性を図２３（ａ），（ｂ）に示す。信号Ｃが−１，０，１の３値を取るとして、信号Ｃを印加した場合に可能な電流レベルが丸印で示されている。図２３（ａ）よりＣｉ−１ ≦０のときＯＵＴ２が、図２３（ｂ）よりＣｉ−１ ＞０のときにＯＵＴ１が出力されており、望ましいセレクタ回路となっていることがわかる。
【００７４】
図２４は、セレクタ回路の他の構成例を示すブロック図である。このセレクタ回路では、セレクタ単位回路２２０ＡについてＰＯＬ＝０，ＴＹＰＥ＝−１（ＳＨＩＦＴ＝１）とし、セレクタ単位回路２２０Ｂについては、ＰＯＬ＝１，ＴＹＰＥ＝−１（ＳＨＩＦＴ＝１）としている。セレクタ単位回路２２０Ｂ，２２０Ａのそれぞれの特性を図２５（ａ），（ｂ）に示す。この場合には、Ｃｉ−１ ＜０のときＯＵＴ２が、Ｃｉ−１ ≧０のときにＯＵＴ１が出力される。
図２２，図２４に示した構成のどちらを用いてもＳＤ−Ｃａｒｒｙのセレクタとして動作することは、既に述べたとおりである。
【００７５】
（第９の実施の形態）
以上より、ＳＤ−Ｃａｒｒｙ回路は図２６に示すような構成となる。すなわち、図２１（ａ）に示した入力部の出力端子２２３Ａを、図２２（又は図２４）に示したセレクタ回路のパス入力端子２３４Ａに接続し、図２１（ｂ）に示した入力部の出力端子２２３Ｂを、図２２（又は図２４）に示したセレクタ回路のパス入力端子２３４Ｂに接続することにより、ＳＤ−Ｃａｒｒｙ回路を実現できる。入力信号レベルは一定であるので、回路中のすべての入力容量は等しいことが望ましい。また、タイプ制御ゲート１１６及び極性変更用制御ゲート１１７の入力電圧レベルをゲート入力信号に等しくしたい時には、ＣＩＮ：ＣＴＹＰＥ：ＣＰＯＬ ＝１：１：２としておけばよい。
【００７６】
（第１０の実施の形態）
図２７は、本発明の第１０の実施の形態である多入力ＳＥＴを用いたＳＤ−Ｓｕｍ回路を示す図である。
図１５を見てわかるように、ＳＤ−Ｓｕｍ回路の出力は、２値信号Ａ，Ｂの和が偶数のとき０、奇数のとき±１である。したがって、電源電圧として±Ｖｄｄ，０の３種類を設け、ＳＥＴのＸＯＲ回路で信号Ａ，Ｂの和の偶奇を選択し、偶数の場合には電源電圧０に接続し、奇数の場合には、さらにセレクタ回路を用いて前段の桁上げ信号Ｃにより±１を選択して、それぞれ電源電圧±Ｖｄｄに接続すればよい。
【００７７】
この演算は、図５（ａ）と類似の回路構成で実現できる。ただし、図２７（ａ）に示すように、３入力ＳＥＴ１１Ｂのソースドレイン電極に接地端子２２４Ｂが接続され、２入力ＳＥＴ１１Ａのソースドレイン電極に、図２２又は図２４に示されたセレクタ回路の出力端子２３３に接続される。このセレクタ回路のパス入力端子２３４Ａ，２３４ＢにはそれぞれＶｄｄ，−Ｖｄｄが印加される。
【００７８】
（第１１の実施の形態）
図２８は、本発明の第１１の実施の形態である４ビットＳＤ加算機のブロック図である。図２８（ａ）における要素回路（ＳＤ−Ｃａｒｒｙ回路及びＳＤ−Ｓｕｍ回路）は、図２８（ｂ）に示した略記号で表記されている。
図２８（ａ）に示す要素回路間の接続関係は、図１４に示した加算機と同じであるが、それぞれの要素回路が３つの電源電圧端子２２４Ａ〜２２４Ｃに接続されていることと、桁上げ連鎖がないことが異なっている。桁上げ連鎖がないので、図７，図１４に示した加算機と異なり、ビット数を増やしても演算速度が低下せず、完全な並列加算が可能となる。
【００７９】
なお、入力信号レベルは一定であるので、Ｓｕｍ回路（ＳＤ−Ｓ）中の主回路の４個の入力ゲート容量を除いて、回路中のすべての入力容量は等しいことが望ましい。Ｓｕｍ回路中の主回路の４個の入力ゲート容量は、他の入力容量の３倍であることが望ましい。
また、タイプ制御ゲート、極性変更用制御ゲートの入力電圧レベルをゲート入力信号に等しくしたいときには、ＣＩＮ：ＣＴＹＰＥ：ＣＰＯＬ ＝１：１：２としておけばよい。ここに、ＣＩＮは、Ｓｕｍ回路（ＳＤ−Ｓ）の主回路の４個の入力ゲート容量以外のゲート容量を表す。
なお、図２８において、増幅器ＡＭＰは、±Ｖｄｄを±ＶＩＮに増幅するものである。
【００８０】
（補足）
以上では、説明の簡単化のために、電圧０Ｖが信号レベル０に対応するとして話を進めた。一般の演算回路でこれが必要条件でないことは明らかである。したがって、２値の信号レベルに対しては、２つの異なる電圧、３値の信号レベルには、３つの異なる電圧を準備しておけばよく、３値の場合、各電圧の差分も必ずしも等しくなくてよい。
【００８１】
このことを勘案すると、例えば、図２に示した２入力ＳＥＴ１１Ａの動作に関しては、入力ゲート１５１ ，１５２ への入力電圧は、０とＶＩＮの代わりに、２ＶＩＮと３ＶＩＮを用いても構わない。このようにしても、図７に示した加算機をまったく同じ構成で組めることは明らかである。同様にパス入力に関しても、接地端子を使用する必要はなく、相異なる所定の直流電圧源を必要な数だけ揃えればよい。なお、２電源電圧をＶ１ とＶ２ とすれば、他の回路へ信号を送るときに電圧変換用に使用する増幅器ＡＭＰには、Ｖ１ を２ＶＩＮに、Ｖ２ を３ＶＩＮに変換できるものを使用すればよい。また、図１６（ａ）に示した加算機基本回路において、シフトゲート２１８には常に一定電圧を印加していたが、これは回路の信号レベル０を電圧０に合わせるためである。入力信号Ａ，Ｂに用いる電圧を変更すれば、シフトゲート２１８は必要なくなる。
【００８２】
ＳＥＴの単電子島近傍に浮遊電荷が存在すると、ＳＥＴの特性はこの電荷の影響を受け、あたかもゲート電極に電圧を印加したかのように特性がシフトしてしまう。このような状況を考慮にいれなければならないときには、これまで述べてきた回路において、タイプ制御ゲートをもたないＳＥＴにもあらかじめタイプ制御ゲートを特性補償用として取り付けておけばよい。そして、この補償用制御ゲートに浮遊電荷による特性シフトをキャンセルするだけの電圧を印加しておけばよい。そして、もともとタイプ制御ゲートを有しているＳＥＴでは、その制御ゲートを用いて、他方のＳＥＴに対して所望の量だけ特性をシフトさせ、回路を動作させればよい。
【００８３】
これとは逆に、どの端子にも接続されていないフローティングゲート、又は導電体や半導体の島を形成し、これに適切な電荷を注入して所望の電位に充電し、タイプ制御ゲートの機能を果たすようにしてもよい。もちろん、ＳＥＴの近くに電荷を有する粒子又はイオンを、イオン注入技術等を用いて打ち込んで、所望の電位に充電するようにしてもよい。この場合、タイプ制御ゲートを設けなくても、ＳＥＴの特性をシフトさせることができる。
【００８４】
【発明の効果】
以上説明したように単電子トランジスタを組み合わせることにより、加算動作に必要となるサム回路とキャリー回路を構成することができる。また、このサム回路とキャリー回路を組み合わせることにより、加算機を構成することができる。単電子トランジスタは消費電力が極めて小さいので、加算機及びその要素回路の大幅な小電力化を実現できる。また、単電子トランジスタは一素子あたりの素子面積が極めて小さいので、既存の集積回路の集積か限界をはるかに上回る集積化が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である多入力ＳＥＴを用いた加算機基本回路の等価回路図である。
【図２】図１に示した加算機基本回路が有する３入力ＳＥＴの動作状態を示す図である。
【図３】図１に示した加算機基本回路から構成されるＳｕｍ回路及びＣａｒｒｙ回路の等価回路図である。
【図４】図１に示した加算機基本回路から構成される／Ｃａｒｒｙ回路の等価回路図である。
【図５】本発明の第２の実施の形態である多入力ＳＥＴを用いたＣａｒｒｙ回路の等価回路図である。
【図６】本発明の第２の実施の形態である多入力ＳＥＴを用いた／Ｃａｒｒｙ回路の等価回路図である。
【図７】本発明の第３の実施の形態である４ビットリップルキャリー加算機のブロック図である。
【図８】本発明の第４の実施の形態である多入力ＳＥＴを用いた加算機基本回路の等価回路図である。
【図９】１入力ＳＥＴと２入力ＳＥＴとを並列接続した回路の等価回路図である。
【図１０】図９に示した並列回路の動作状態を示す図である。
【図１１】図８に示した加算機基本回路の動作状態を示す図である。
【図１２】本発明の第５の実施の形態であるＣａｒｒｙ回路のブロック図である。
【図１３】図１２に示したＣａｒｒｙ回路に適合するＳｕｍ回路の等価回路図である。
【図１４】本発明の第６の実施の形態である４ビットリップルキャリー加算機のブロック図である。
【図１５】２進ＳＤ数の加算規則を示す図である。
【図１６】本発明の第７の実施の形態である、多入力ＳＥＴを用いたＳＤ−Ｃａｒｒｙ回路の入力部の単位回路を示す図である。
【図１７】図１６に示した入力単位回路の特性図である。
【図１８】図１６に示した入力単位回路の特性図である。
【図１９】図１６に示した入力単位回路の特性図である。
【図２０】図１６に示した入力単位回路の特性図である。
【図２１】本発明の第７の実施の形態である、多入力ＳＥＴを用いたＳＤ−Ｃａｒｒｙ回路の入力部のブロック図である。
【図２２】本発明の第８の実施の形態である、多入力ＳＥＴを用いたＳＤ−Ｃａｒｒｙ回路のセレクタ回路の一構成例を示すブロック図である。
【図２３】図２２に示したセレクタ回路の動作状態を示す図である。
【図２４】本発明の第８の実施の形態である、多入力ＳＥＴを用いたＳＤ−Ｃａｒｒｙ回路のセレクタ回路の他の構成例を示すブロック図である。
【図２５】図２４に示したセレクタ回路の動作状態を示す図である。
【図２６】本発明の第９の実施の形態である多入力ＳＥＴを用いたＳＤ−Ｃａｒｒｙ回路のブロック図である。
【図２７】本発明の第１０の実施の形態である多入力ＳＥＴを用いたＳＤ−Ｓｕｍ回路を示す図である。
【図２８】本発明の第１１の実施の形態である４ビットＳＤ加算機のブロック図である。
【図２９】入力ゲートを１つだけもつＳＥＴの等価回路図である。
【図３０】図２９に示したＳＥＴの電流電圧特性図である。
【図３１】入力ゲートを２個もつＳＥＴの等価回路及びその電流電圧特性図である。
【図３２】図３１に示したＳＥＴにおいて、入力ゲート容量を等しくしたときの等価回路及びその電流電圧特性図である。
【符号の説明】
１１Ａ，１１Ｂ，２１Ａ，２１Ｂ，１１１Ａ，１１１Ｂ…単電子トランジスタ（ＳＥＴ）、１２Ａ，１２Ｂ，２２Ａ，２２Ｂ，１１２Ａ，１１２Ｂ…単電子島、１３，１２３，２２３Ａ，２２３Ｂ，２３３…出力端子、１４Ａ，１４Ｂ，２３４Ａ，２３４Ｂ…パス入力端子、１５１ ，１５２ ，１１５１ 〜１１５３ …入力ゲート、１６，１１６…タイプ制御ゲート、２０Ａ，２０Ｂ…付加回路、２４Ａ，２２４Ｂ…接地端子、２４Ｂ，２２４Ａ，２２４Ｃ…電源電圧端子、３Ｎ，１３Ｎ（Ｎ＝１，２，３，４）…１ビット加算ユニット、１１０，１１０Ａ，１１０Ｂ…加算機基本回路、１１３，１１４…ソースドレイン電極、１１７…極性変更用制御ゲート、２１０…入力単位回路、２１８…シフトゲート、２２０Ａ，２２０Ｂ…セレクタ単位回路、ＣＤ ，ＣＩＮ，ＣＰＯＬ ，ＣＳ ，ＣＴＹＰＥ…容量、Ｉ…電流、ＶＩＮ，ＶＴＹＰＥ…電圧。
【発明の属する技術分野】
本発明は、単電子トランジスタを複数個用いて構成された演算回路に関する。
【０００２】
【従来の技術】
来るべきマルチメディア社会の実現には、コンピュータのさらなる高性能化が必要不可欠であることは言うまでもない。このコンピュータの高性能化は、内蔵するＬＳＩチップの高機能化、高速化によって実現される。しかし、近年、ＬＳＩチップの高機能化、高速化に伴う副作用である消費電力の増大が、ＬＳＩの発展を阻害しつつある。永続的なＬＳＩの発展には、その低消費電力化は避けて通れない問題である。
【０００３】
特に、ＡＳＳＰやマイクロプロセッサなどのＬＳＩに関しては、クロック系と並んで、論理部の消費電力がＬＳＩ全体の消費電力を支配しており、論理部の低消費電力化が非常に重要である。この論理部は、主に乗算機と加算機よりなる。乗算機は加算機を基本としていることを考えると、論理部は加算機の集合であると言ってもよい。この加算機は、他のＬＳＩ部品同様にＭＯＳトランジスタで構成されている。これまでに加算機の低消費電力化について様々な検討がなされているが、いずれも１／２〜１／３程度の消費電力削減にとどまっており、根本的な解決には至っていない。これは、ＭＯＳトランジスタが単純なスイッチとしてしか動作しないために、加算機を構成するための素子数が必然的に多くなることと、駆動能力を確保するために比較的大きな電流を流していることに起因してる。したがって、ＭＯＳトランジスタを用いている限り、低消費電力化の根本的な解決は非常に困難であることが予想される。
【０００４】
このような背景において、近年注目されているのが単電子素子である。単電子素子は、微小トンネル接合における単電子トンネル現象を利用する。微小トンネル接合における単電子トンネル現象は、電子のトンネルがそれに伴う帯電エネルギーに起因する自由エネルギーの増大により引き起こされる現象である。このような単電子トンネル現象を利用する単電子素子は、素子を流れ出る電流や素子に蓄積される電荷を単電子の単位で制御することが可能であるため、一素子あたりの消費電力が極めて小さく、さらに素子面積も極めて小さいという特徴を有し、既存の集積回路の集積化限界をはるかに上回る集積化が期待されている。上述の加算機もＭＯＳトランジスタの代わりに単電子素子を用いることにより、大幅な低消費電力化が期待できる。
【０００５】
ここで、単電子素子の中で最も基本となる単電子トランジスタ（Ｓｉｎｇｌｅ Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｉｓｔｏｒ：以下、ＳＥＴと略記する）について説明する。図２９は、入力ゲートを１つだけもつＳＥＴの等価回路図である。このＳＥＴ１Ａは、単電子島２と呼ばれる微小な導電性の島の両端にトンネル容量ＣＳ ，ＣＤ を介して第１，第２のソースドレイン電極３，４が接続されると共に、容量ＣＧ を介してゲート電極５が接続された構造をしている。このＳＥＴ１Ａでは、ソース・ドレイン間に微小な電圧Ｖｄｄを印加した状態でゲート電圧ＶＧ を掃引することにより、ソース・ドレイン間を流れる電流Ｉの値が振動的に変化することが知られいている。その原理を説明する。
【０００６】
単電子島２は小さい容量ＣＤ ，ＣＳ で囲まれているために、電子１個が単電子島２に入ることによるエネルギー増加分が大きくなって、単電子島２に電子に対するエネルギー準位ができる（以下、エネルギー準位はすべて電子に対するものとする）。ゲート電圧ＶＧ を変化させると、ゲート電極５と単電子島２との容量的な結合により、このエネルギー準位が一定のギャップを保ったまま上下する。ソース・ドレイン間の電圧Ｖｄｄがこのギャップよりも小さい場合は、ギャップ内にソース及びドレインの準位が入ると、ソース・ドレイン間に電流が流れないブロッケード状態となる。一方、ソース及びドレインのエネルギー準位の間に単電子島２の準位のいずれかが入ると、この準位を介してソース・ドレイン間に電流Ｉが流れる状態になる。
【０００７】
よって、あるゲート電圧ではブロッケードの効果で単電子島２内の電子個数がｎ個（ｎは整数）で安定となり、電流Ｉが流れないが、ゲート電圧が増加するとブロッケードが破れ、もう１個電子が増えることが可能となる。後者の領域にゲート電圧ＶＧ が入ると、単電子島２の電子数がｎとｎ＋１の両方の値をとれるので、電子が１個島２内に入り、次に出て行く（島２内の電子数はｎとｎ＋１との間を往復する）ことで電流Ｉが流れるようになる。したがって、ゲート電圧ＶＧ を変化せると、ソース・ドレイン間の電流Ｉが振動することになる。
【０００８】
図３０は、ＳＥＴ１Ａのソース・ドレイン間の電流Ｉのゲート電圧ＶＧ 依存性を示す特性図である。オフセット電荷と呼ばれる浮遊電荷が単電子島２の近傍に存在しない場合には、ゲート電圧ＶＧ を規格化したｑ＝ＣＧＶＧ／ｅ（ｅは素電荷）を横軸にとると、ｑが整数、半整数のときに電流Ｉの振動の谷と山がそれぞれ現れる。図３０では、ｑが正の場合のみが描かれているが、負の場合も同様に振動構造を呈する。
【０００９】
ＳＥＴは、ＭＯＳトランジスタと異なり、複数の入力ゲートをもつことが可能である。ここではこれを多入力ＳＥＴと呼ぶ。図３１は、入力ゲートを２個もつＳＥＴの等価回路及びその電流電圧特性図である。ＳＥＴ１Ｂにおいて、２個のゲート電極５１ ，５２ の容量，印加電圧をＣＧｉ，ＶＧｉ（ｉ＝１，２）とすれば、ｑ＝（ΣＣＧｉＶＧｉ）／ｅがｎ（整数）に等しいときに振動の谷となり、ｎ＋１／２に等しいときに振動の山となる。
【００１０】
今、容量ＣＧ１，ＣＧ２が互いに等しいとし（ＣＩＮとおく）、印加電圧ＶＧ１，ＶＧ２をＶＩＮ（＝ｅ／２ＣＩＮ）又は０のいずれかとする場合を考える。図３２は、この条件下のＳＥＴの等価回路及びその電流電圧特性図である。この条件下では、（ＶＧ１，ＶＧ２）＝（ＶＩＮ，０）又は（０，ＶＩＮ）のときに電流Ｉのピークの位置、（ＶＧ１，ＶＧ２）＝（０，０）又は（ＶＩＮ，ＶＩＮ）のときにはどちらも谷の位置となる。すなわち、入力が異なる場合のみＳＥＴ１Ｃはオンする。これは排他的論理和（ＸＯＲ）の動作である。
【００１１】
このように、２入力ＳＥＴ１Ｃを用いることにより、２入力ＸＯＲを生成することができる。同様にＮ入力ゲートＳＥＴ（Ｎは３以上の整数）を用いることによりＮ入力ＸＯＲ（Ｎ入力のうち、奇数個がオンならばＳＥＴがオン、偶数個ならばオフ）を生成することができる。このように、ＳＥＴの周期的に振動する電流電圧特性を利用することにより、排他的論理和を１つの素子で実現できる。このことは「Ｔａｋａｈａｓｈｉら、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，ｖｏｌ．７６，ｐ．６３７−６３９，２０００」に記載されている。
排他的論理和は加算回路の基本であり、この排他的論理和を簡便に実現できる多入力ＳＥＴは、極めて有用な加算回路用素子であると言うことができる。
【００１２】
【発明が解決しようとする課題】
しかしながら、多入力ＳＥＴを用いた加算機は、これまでに実現できていない。この原因の一端は、多入力ＳＥＴを用いた加算機の具体的な構成方法が、これまでに考案されていないことにある。
本発明はこのような状況に鑑みてなされたものであり、その目的は、多入力ＳＥＴを用いて加算動作に必要となる演算回路を実現することにある。
【００１３】
【課題を解決するための手段】
このような目的を達成するために、本発明は、両側がトンネル容量により挟まれた単電子島と，この単電子島の両側にトンネル容量を介してそれぞれ接続された第１及び第２のソースドレイン電極と，単電子島に容量結合したＮ個（Ｎは１以上の整数）のゲート電極とをそれぞれ有する第１及び第２の単電子トランジスタと、第２の単電子トランジスタのゲート入力電圧特性をシフトさせる第１の制御手段とを備え、第１の単電子トランジスタのＮ個のゲート電極と第２の単電子トランジスタのＮ個のゲート電極は、それぞれ共通に接続されてＮ個の入力ゲートをなし、第１及び第２の単電子トランジスタのそれぞれの第１のソースドレイン電極は、共通に接続されて出力端子をなし、第１及び第２の単電子トランジスタのそれぞれの第２のソースドレイン電極は、互いに独立な２個のパス入力端子をなすことを特徴とする。これを第１の加算機基本回路と呼ぶ。
【００１４】
この第１の加算機基本回路において、入力ゲートの数は、２であり、これら２個の入力ゲートには、互いに独立な第１及び第２の２値信号がそれぞれ入力され、２個のパス入力端子には、第３の２値信号が相補の形で入力され、第１の制御手段は、第２の単電子トランジスタのゲート入力電圧特性を１／２周期シフトさせる。これによりサム回路を構成できる。
また、第１の加算機基本回路において、入力ゲートの数は、２であり、これら２個の入力ゲートには、互いに独立な第１及び第２の２値信号がそれぞれ入力され、２個のパス入力端子の一方には、第３の２値信号が入力され、２個のパス入力端子の他方には、第１又は第２の２値信号が入力され、第１の制御手段は、第２の単電子トランジスタのゲート入力電圧特性を１／２周期シフトさせる。これによりキャリー回路を構成できる。
【００１５】
ここで、パス入力電圧とゲート入力電圧に異なるレベルの電圧を使用する場合には、電圧変換用の付加回路を加える必要がある。この付加回路は、両側がトンネル容量により挟まれた単電子島と，この単電子島の両側にトンネル容量を介してそれぞれ接続された第３及び第４のソースドレイン電極と，単電子島に容量結合した１個のゲート電極とをそれぞれ有する第３及び第４の単電子トランジスタと、第４の単電子トランジスタのゲート入力電圧特性を１／２周期シフトさせる第２の制御手段とを更に備え、第３及び第４の単電子トランジスタのそれぞれのゲート電極には、第１又は第２の２値信号が入力され、第３及び第４の単電子トランジスタのそれぞれの第１のソースドレイン電極には、互いに異なる直流電圧が印加され、第３及び第４の単電子トランジスタのそれぞれの第２のソースドレイン電極は、パス入力端子の他方に共通に接続された構成であってもよい。
【００１６】
また、上記サム回路１個と上記キャリー回路２個とを有し，サム回路の２個の入力ゲートと２個のキャリー回路のそれぞれ２個の入力ゲートとがそれぞれ共通に接続された１ビット加算ユニットを少なくとも２個有し、１つの１ビット加算ユニットに含まれる一方のキャリー回路の出力端子が、他の１つの１ビット加算ユニットに含まれる一方のキャリー回路の一方のパス入力端子及びサム回路の一方のパス入力端子に接続され、１つの１ビット加算ユニットに含まれる他方のキャリー回路の出力端子が、他の１つの１ビット加算ユニットに含まれる他方のキャリー回路の一方のパス入力端子及びサム回路の他方のパス入力端子に接続された構成とすることにより、リップルキャリー加算機を構成できる。
【００１７】
ここで、１つの１ビット加算ユニットに含まれる２個のキャリー回路のそれぞれ一方のパス入力端子に、第３の２値信号が相補の形で入力されるように構成してもよい。
また、１ビット加算ユニットに含まれるサム回路は、その１ビット加算ユニットに含まれる２個のキャリー回路の間に配置されるようにするとよい。これにより、各ユニット間を繋ぐ配線を互いに交差することなく結線できるので、各ユニット間を直接接続できる。これにより演算速度を飛躍的に向上させることができる。
【００１８】
また、本発明は、両側がトンネル容量により挟まれた単電子島と，この単電子島の両側にトンネル容量を介してそれぞれ接続された第１及び第２のソースドレイン電極と，単電子島に容量結合したＮ個（Ｎは１以上の整数）のゲート電極とをそれぞれ有する第１及び第２の単電子トランジスタと、第２の単電子トランジスタのゲート入力電圧特性をシフトさせる第１の制御手段とを備え、第１の単電子トランジスタのＮ個のゲート電極と第２の単電子トランジスタのＮ個のゲート電極は、それぞれ共通に接続されてＮ個の入力ゲートをなし、第１及び第２の単電子トランジスタのそれぞれの第１のソースドレイン電極が共通に接続されると共に、第１及び第２の単電子トランジスタのそれぞれの第２のソースドレイン電極が共通に接続されていることを特徴とする。これを第２の加算機基本回路と呼ぶ。
【００１９】
上述した第１の加算機基本回路において、入力ゲートの数は、３であり、これら３個の入力ゲートには、互いに独立な２値信号がそれぞれ入力され、２個のパス入力端子には、互いに異なる直流電圧が印加され、第１の制御手段は、第２の単電子トランジスタのゲート入力電圧特性を１／２周期シフトさせる。これによりサム回路を構成できる。
【００２０】
このサム回路に適合するキャリー回路は、次のようにして構成できる。すなわち、上記第２の加算機基本回路を２個有し、一方の基本回路では、入力ゲートの数が、４であり、これらの入力ゲートの１つには、所定の直流電圧が印加され、第１の制御手段が、第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期（ｍは４以上の整数）シフトさせ、第１及び第２の単電子トランジスタの第２のソースドレイン電極には、所定の直流電圧が印加され、また他方の基本回路にでは、入力ゲートの数が、４であり、これらの入力ゲートの１つには、第１及び第２の単電子トランジスタのゲート入力電圧特性を一方の演算回路に含まれる第１及び第２の単電子トランジスタのゲート入力電圧特性に対して２／ｍ周期シフトさせる直流電圧が印加され、第１の制御手段が、第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期シフトさせ、第１及び第２の単電子トランジスタの第２のソースドレイン電極には、一方の演算回路に含まれる第１及び第２の単電子トランジスタの第２のソースドレイン電極とは異なる直流電圧が印加され、さらに、２個の演算回路の残りの３つの入力ゲートは、それぞれ共通に接続されて、互いに独立な２値信号が入力され、２個の演算回路に含まれる第１及び第２の単電子トランジスタの第１のソースドレイン電極は、共通に接続されて出力端子をなすようにする。
【００２１】
また、上記サム回路と上記キャリー回路とを１個ずつ有し，サム回路の３個の入力ゲートとキャリー回路の３個の入力ゲートとがそれぞれ共通に接続された１ビット加算ユニットを少なくとも２個有し、１つの１ビット加算ユニットに含まれるキャリー回路の出力端子が、他の１つの１ビット加算ユニットに含まれるサム回路及びキャリー回路に共通な入力ゲートの１つに接続された構成とすることにより、リップルキャリー加算機を構成できる。
ここで、パス入力電圧とゲート入力電圧に異なるレベルの電圧を使用する場合には、互いに接続された出力端子と入力ゲートとの間に増幅器を介在させるとよい。
【００２２】
また、上述した第２の加算機基本回路を３個有し、これら３個の基本回路の１つである第１の回路では、入力ゲートの数が、３であり、これらの入力ゲートの１つには、所定の直流電圧が印加され、第１の制御手段が、第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期（ｍは６以上の整数）シフトさせ、第１及び第２の単電子トランジスタの第２のソースドレイン電極には、所定の直流電圧が印加され、上記基本回路の他の１つである第２の回路では、入力ゲートの数が、３であり、これらの入力ゲートの１つには、第１及び第２の単電子トランジスタのゲート入力電圧特性を第１の演算回路に含まれる第１及び第２の単電子トランジスタのゲート入力電圧特性に対して２／ｍ周期シフトさせる直流電圧が印加され、第１の制御手段が、第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期シフトさせ、第１及び第２の単電子トランジスタの第２のソースドレイン電極には、第１の演算回路に含まれる第１及び第２の単電子トランジスタの第２のソースドレイン電極とは異なる直流電圧が印加され、上記基本回路の残りの１つである第３の演算回路は、入力ゲートの数が、３であり、これらの入力ゲートの１つには、第１及び第２の単電子トランジスタのゲート入力電圧特性を第１の演算回路に含まれる第１及び第２の単電子トランジスタのゲート入力電圧特性に対して−２／ｍ周期シフトさせる直流電圧が印加され、第１の制御手段が、第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期シフトさせ、第１及び第２の単電子トランジスタの第２のソースドレイン電極には、第１及び第２の演算回路に含まれる第１及び第２の単電子トランジスタの第２のソースドレイン電極とは異なる直流電圧が印加され、さらに、第１〜第３の演算回路の残りの２つの入力ゲートは、それぞれ共通に接続されて、互いに独立な第１及び第２の３値信号が入力され、第１〜第３の演算回路に含まれる第１及び第２の単電子トランジスタの第１のソースドレイン電極は、共通に接続されて出力端子をなすようにする。これにより、２進ｓｉｇｎｅｄ ｄｉｇｉｔ（ＳＤ）数演算用のキャリー回路の入力部を構成できる。
【００２３】
また、上述した第２の加算機基本回路を２個有し、一方の基本回路では、入力ゲートの数が、２であり、これらの入力ゲートの１つには、所定の直流電圧が印加され、第１の制御手段が、第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期（ｍは６以上の整数）シフトさせ、他方の基本回路では、入力ゲートの数が、２であり、これらの入力ゲートの１つには、第１及び第２の単電子トランジスタのゲート入力電圧特性を一方の演算回路に含まれる第１及び第２の単電子トランジスタのゲート入力電圧特性に対して２／ｍ周期シフトさせる直流電圧が印加され、第１の制御手段が、第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期シフトさせ、さらに、２個の演算回路の他の入力ゲートは、共通に接続されて第３の３値信号が入力され、２個の演算回路に含まれる第１及び第２の単電子トランジスタの第１のソースドレイン電極は、共通に接続されて出力端子をなし、２個の演算回路に含まれる第１及び第２の単電子トランジスタの第２のソースドレイン電極は、互いに独立な２個のパス入力端子をなすようにする。これにより、ＳＤ−キャリー回路のセレクタ回路を構成できる。
【００２４】
また、上記入力部２個と上記セレクタ回路１個とを有し、入力部のそれぞれの出力端子がセレクタ回路の２個のパス入力端子に接続された構成とすることにより、ＳＤ−キャリー回路を構成できる。
また、上述した第１の加算機基本回路と上記セレクタ回路とを１個ずつ有し、セレクタ回路の２個のパス入力端子には、互いに異なる第１及び第２の直流電圧がそれぞれ印加され、第１の加算機基本回路では、入力ゲートの数が、２であり、これら２個の入力ゲートには、互いに独立な第１及び第２の３値信号がそれぞれ入力され、２個のパス入力端子の一方には、第３の直流電圧が印加され、２個のパス入力端子の他方には、セレクタの出力端子が接続され、第１の制御手段は、第２の単電子トランジスタのゲート入力電圧特性を１／２周期シフトさせる。これによりＳＤ−サム回路を構成できる。
【００２５】
また、上記ＳＤ−サム回路とＳＤ−キャリー回路とを１個ずつ有する１ビット加算ユニットを少なくとも２個有し、１つの１ビット加算ユニットに含まれるＳＤ−キャリー回路の出力端子が、他の１つの１ビット加算ユニットに含まれるＳＤ−サム回路及びＳＤ−キャリー回路のそれぞれの入力ゲートに第３の３値信号を出力するように構成することにより、並列加算機を構成できる。
ここで、パス入力電圧とゲート入力電圧に異なるレベルの電圧を使用する場合には、互いに接続された出力端子と入力ゲートとの間に増幅器を介在させるとよい。
【００２６】
また、上記ＳＤ−キャリー回路、ＳＤ−サム回路及び並列加算機が、第１及び第２の単電子トランジスタのそれぞれの単電子島に容量結合し、所定の直流電圧が印加されるシフトゲートを有していてもよい。これにより、３値信号の１つの電圧レベルを０に合わせることができる。
また、上記第１の制御手段は、第２の単電子トランジスタの単電子島に容量結合し、所定の直流電圧が印加されるタイプ制御ゲートで構成してもよい。同様に、上記第２の制御手段は、第４の単電子トランジスタの単電子島に容量結合し、所定の直流電圧が印加されるタイプ制御ゲートで構成してもよい。
【００２７】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を詳細に説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態である多入力ＳＥＴを用いた加算機基本回路の等価回路図である。この加算機基本回路は、第１のＳＥＴとしての２入力ＳＥＴ１１Ａと、第２のＳＥＴとしての３入力ＳＥＴ１１Ｂとから構成されている。２入力ＳＥＴ１１Ａは、図３２に示した２入力ＳＥＴ１Ｃと同じものであり、３入力ＳＥＴ１１Ｂは、この２入力ＳＥＴ１Ｃに入力ゲートを更に１個付加したものである。ただし、２個のＳＥＴ１１Ａ，１１Ｂは、それぞれの第１のソースドレイン電極を共有すると共に、それぞれの２個のゲート電極を共有した構造となっている。
【００２８】
２個のＳＥＴ１１Ａ，１１Ｂが共有する２個のゲート電極を単に入力ゲート１５１ ，１５２ 、３入力ＳＥＴ１１Ｂの残りのゲート電極をタイプ制御ゲート１６と呼ぶことにする。入力ゲート１５１ ，１５２ にそれぞれ入力される互いに独立な第１，第２の２値信号を変数Ａ，Ｂで表し、タイプ制御ゲート１６に入力される２値信号を変数ＴＹＰＥで表す。ＣＩＮは入力ゲート１５１ ，１５２ の容量である。ここでは、４個の入力ゲート容量がすべて等しいとした。タイプ制御ゲート１６の容量はＣＴＹＰＥとした。
２個のＳＥＴ１１Ａ，１１Ｂが共有する第１のソースドレイン電極は出力端子１３であり、この出力端子１３から出力される２値信号を変数ＯＵＴで表す。２個のＳＥＴ１１Ａ，１１Ｂのそれぞれの第２のソースドレイン電極をパス入力端子１４Ａ，１４Ｂと呼び、このパス入力端子１４Ａ，１４Ｂにそれぞれ入力される２値信号を変数Ｐ１，Ｐ２で表す。
【００２９】
図２は、図１に示した加算機基本回路が有する３入力ＳＥＴ１１Ｂの動作状態を示す図である。この図において、横軸はゲート入力電圧ΣＶＩＮを表し、縦軸は出力電流Ｉを表す。
今、タイプ制御ゲート１６に印加する電圧を０に固定し、入力ゲート１５１ ，１５２ に信号Ａ，Ｂとして０又はＶＩＮ（＝ｅ／２ＣＩＮ）のどちらかの電圧を印加する場合を考える。この場合のゲート入力電圧特性は図２（ａ）に示すようになる。これは既に図３２で示した２入力ＳＥＴと同じ特性であり、ＸＯＲの動作をする。ここでは、信号ＡとＢのＸＯＲを記号Ａ○Ｂで表わすことにする。論理動作Ｘの否定を／Ｘ、論理積（ＡＮＤ）を＊、論理和（ＯＲ）を＋で表すこととすると、Ａ○Ｂは、（Ａ○Ｂ）＝Ａ＊／Ｂ＋／Ａ＊Ｂで定義される。
【００３０】
次に、タイプ制御ゲート１６に正の電圧ＶＴＹＰＥ（＝ｅ／２ＣＴＹＰＥ）を印加する場合を考える。この場合、図２（ｂ）に示すように、ゲート入力電圧特性は負側にシフトし、振動の周期が１８０゜反転する。このようにゲート入力電圧特性がシフトした状態で入力ゲート１５１ ，１５２ に信号電圧を印加すると、今度は両者の電圧が揃ったときのみ電流Ｉが流れ、どちらか一方のみがＶＩＮのときは電流Ｉが流れない。この動作はＸＯＲの否定であり、ＸＮＯＲと呼ばれる。ここでは、信号ＡとＢのＸＮＯＲを／（Ａ○Ｂ）と記すことにする。
【００３１】
このように、タイプ制御ゲート１６を利用することにより、１個の回路で２入力のＸＯＲとＸＮＯＲの両方の回路を実現できる。
図１に示した加算機基本回路においては、タイプ制御ゲート１６にＶＴＹＰＥを印加して、３入力ＳＥＴ１１ＢがＸＮＯＲの動作をするように設定しておく。すると、入力信号Ａ，Ｂがどのような組合せであっても、必ずＳＥＴ１１Ａ，１１Ｂの一方がオンで他方がオフとなる。これにより、セレクタとして動作させることができる。
【００３２】
次に、２値信号Ｐ１，Ｐ２を２個のパス入力端子１４Ａ，１４Ｂ（電圧レベルＶｄｄ）に入力することを考える。（Ａ○Ｂ）＝１のときには、２入力ＳＥＴ１１Ａがオンするので、信号Ｐ１が出力端子１３に現れる。すなわち、Ｐ１＝１ならＶｄｄの電圧が、Ｐ１＝０なら０の電圧が出力端子１３に現れる。逆に、（Ａ○Ｂ）＝０すなわち／（Ａ○Ｂ）＝１のときには、３入力ＳＥＴ１１Ｂがオンするので、信号Ｐ２が出力される。
【００３３】
ここで、図３（ａ）に示すように２値信号Ｐ１，Ｐ２をそれぞれ／Ｃ，Ｃとし、２個のパス入力端子１４Ａ，１４Ｂに第３の２値信号Ｃが相補の形で入力されるとすれば、出力端子１３には３入力のＸＯＲ（Ａ○Ｂ○Ｃ）が出力される。これは、入力信号Ａ，Ｂ，Ｃに１が奇数個あれば１を出力し、偶数個あれば０を出力する演算である。３入力のＸＯＲはＳｕｍ（サム）とも呼ばれ、２つの１ビット２進数の下位ビットの加算を実行する。ここで、Ａ，Ｂを加算すべき２つの数とすると、Ｃは下位桁からの桁上げを表す。
【００３４】
同様に、図３（ｂ）に示すように信号Ｐ１をＣとし、信号Ｐ２をＢ（又はＡ）とすると、出力信号ＯＵＴはＡ＊Ｂ＋Ｂ＊Ｃ＋Ｃ＊Ａとなる。したがって、信号Ａ，Ｂ，Ｃの中で２つ以上１があれば、１が出力される。これは、２つの１ビット２進数の上位ビットの加算（すなわち桁上げ）を実行するもので、Ｃａｒｒｙ（キャリー）と呼ばれている（（Ａ○Ｂ）＝１のとき、Ａ，Ｂのどちらかが１なので、Ｃ＝１なら１が、Ｃ＝０なら０が出力される。（Ａ○Ｂ）＝０のときには、Ａ，Ｂのどちらかをパス入力としておけば、Ａ，Ｂ両方１なら１が、両方０なら０が出力される。したがって、１が少なくとも２個あれば１が出力されるので、Ｃａｒｒｙとなる。）。
【００３５】
さらに、図４に示すように信号Ｐ１を／Ｃとし、信号Ｐ２を／Ｂ（又は／Ａ）とすると、出力信号ＯＵＴは／（Ａ＊Ｂ＋Ｂ＊Ｃ＋Ｃ＊Ａ）となり、Ｃａｒｒｙの否定となる。この回路はＣａｒｒｙ回路の一種であり、ここでは／Ｃａｒｒｙ回路と呼ぶことにする。
以上見たように、図１に示した加算機基本回路を用いて、その入力信号を変えることにより、ＳｕｍとＣａｒｒｙを実行できる。Ｓｕｍ回路とＣａｒｒｙ回路とを合わせたものは全加算機と呼ばれ、すべての加算機の基本となる。
【００３６】
ここで、各容量の大きさに言及しておく。
単電子島１２Ａ又は１２Ｂの総容量をＣｔｏｔａｌ とすると、Ｃｔｏｔａｌ は、
Ｃｔｏｔａｌ ＝ΣＣＩＮ＋２ＣＪ
で表される。ここにＣＪ はソースとドレインの接合容量で、ここでは両者が等しいと仮定した（実際には必ずしも等しくなくてもよい）。また、ΣＣＩＮはすべての入力ゲート容量の和である。
【００３７】
図１に示した加算機基本回路を動作させるためには、電流振動の山谷比がとれていなくてはならない。ｋをボルツマン定数、Ｔを絶対温度とすると、ピークの半値幅δＶＧ は、（２ｋＴ／ｅ）・（Ｃｔｏｔａｌ／ＣＩＮ）で与えられ、ピークの周期ΔＶＧ は、ｅ／ＣＩＮで与えられるので、
ΔＶＧ ＞ δＶＧ より
２ｋＴ ＜ ２ｅ２／Ｃｔｏｔａｌ
が得られる。右辺は単電子島１２Ａ又は１２Ｂのチャージングエネルギーを表し、これが熱揺らぎのエネルギーに比べて大きくなければならないことを示している。室温で動作させる場合には、室温の熱エネルギー（２６ｍｅＶ）より大きくする必要がある。このためには、Ｃｔｏｔａｌ を１ａＦよりも十分小さくする必要がある。ただし、上記条件が満たされていれば、２個のＳＥＴ１１Ａ，１１ＢでＣｔｏｔａｌ を等しくする必要はない。
【００３８】
次に、入力ゲート容量ＣＩＮであるが、今の場合は加算機として用いるので、２個の入力ゲート１５１ ，１５２ に印加される電圧レベルは等しくしなければならない。したがって、２個の入力ゲート１５１ ，１５２ を等価に働かせるために、入力ゲート容量はなるべく等しいことが望ましい。また、ＣＴＹＰＥはＣＩＮに等しいことが望ましいが、必須ではない。ただし、これらを異にする場合には、入力ゲート１５１ ，１５２ とタイプ制御ゲート１６の電圧レベルを同じにできず、これらの電圧比をＶＩＮ／ＶＴＹＰＥ＝ＣＴＹＰＥ／ＣＩＮとする必要がある。
【００３９】
（第２の実施の形態）
図１に示した加算機基本回路においては、一般に、ゲート入力電圧レベルＶＩＮとパス入力電圧レベルＶｄｄとは等しくなく、ＶＩＮ＞Ｖｄｄである。特に、パス入力端子１４Ａ，１４Ｂに印加される電圧レベルＶｄｄは、振動のピークの半値幅δＶＧ 以下にすることが望ましい。これは、出力電圧の論理振幅をパス入力電圧レベルＶｄｄと等しくするために重要である。
このように、パス入力電圧とゲート入力電圧に異なるレベルの電圧を使用する場合には、図３（ｂ）に示したＣａｒｒｙ回路において電圧変換用の付加回路を加える必要がある。Ｃａｒｒｙ回路では、２値信号Ｂ（又はＡ）を入力ゲート１５２ （又は１５１ ）にも、パス入力端子１４Ｂにも入力させる必要があるからである。
【００４０】
図５は、本発明の第２の実施の形態である多入力ＳＥＴを用いたＣａｒｒｙ回路の等価回路図であり、（ａ）は付加回路を加えたＣａｒｒｙ回路の等価回路図、（ｂ）は付加回路の詳細な構成を示す等価回路図である。この図において、図３（ｂ）と同一部分を同一符号をもって示し、適宜その説明を省略する。
図５（ｂ）に示すように、付加回路２０Ａは、第３のＳＥＴとしての１入力ＳＥＴ２１Ａと、第４のＳＥＴとしての２入力ＳＥＴ２１Ｂとから構成されている。ただし、２個のＳＥＴ２１Ａ，２１Ｂは、それぞれの第１のソースドレイン電極を共有すると共に、それぞれの１個のゲート電極を共有した構造となっている。
【００４１】
２個のＳＥＴ２１Ａ，２１Ｂが共有する１個のゲート電極は、Ｃａｒｒｙ回路の入力ゲート１５２ に接続され、２値信号Ｂが入力される。２入力ＳＥＴ２１Ｂの残りのゲート電極は、Ｃａｒｒｙ回路のタイプ制御ゲート１６に接続され、２値信号ＴＹＰＥが入力される。２個のＳＥＴ２１Ａ，２１Ｂが共有する第１のソースドレイン電極は、Ｃａｒｒｙ回路のパス入力端子１４Ｂに接続されている。また、１入力ＳＥＴ２１Ａの第２のソースドレイン電極は電源電圧端子２４Ｂ（電圧レベルＶｄｄ）に、２入力ＳＥＴ２１Ｂの第２のソースドレイン電極は接地端子２４Ａに接続されている。この付加回路２０Ａは、図１に示した加算機基本回路の入力ゲートを１個にしたものであると見ることもできる。
【００４２】
図３（ｂ）に示したＣａｒｒｙ回路と同様に、ゲート入力電圧レベルをＶＩＮ＝ｅ／２ＣＩＮとし、タイプ制御ゲート１６にはＶＴＹＰＥ＝ｅ／２ＣＴＹＰＥの電圧を印加することとする。なお、入力ゲート容量ＣＩＮは、付加回路２０Ａと主回路であるＣａｒｒｙ回路とにおいて等しくしておく必要がある。
この付加回路２０Ａにおいて、入力ゲート１５２ に印加される２値信号Ｂ＝１の場合には、１入力ＳＥＴ２２Ａがオンし、Ｖｄｄがパス入力端子１４Ｂに出力される。逆に、Ｂ＝０の場合には、２入力ＳＥＴ２２Ｂがオンし、０がパス入力端子１４Ｂに出力される。したがって、ゲート入力電圧レベルＶＩＮをパス入力電圧レベルＶｄｄに変換している。
【００４３】
なお、信号Ｂの代わりに信号Ａを付加回路２０Ａに供給するようにしてもよい。
また、図４に示した／Ｃａｒｒｙ回路の付加回路２０Ｂでは、図６（ｂ）に示すように、図５（ｂ）に示した付加回路２０Ａの接地端子２４Ａと電源電圧端子２４Ｂとの接続を入れ替えればよい。
【００４４】
（第３の実施の形態）
図３に示したＳｕｍ回路、図５に示したＣａｒｒｙ回路、及び図６に示した／Ｃａｒｒｙ回路を組み合わせることにより、多ビットの加算機を実現できる。図７は、本発明の第３の実施の形態である４ビットリップルキャリー加算機のブロック図である。図７（ａ）におけるＳｕｍ回路、Ｃａｒｒｙ回路及び／Ｃａｒｒｙ回路は、図７（ｂ）に示した略記号で表記されている。ただし、Ｃａｒｒｙ回路のパス入力端子１４Ｂには信号Ｂ（又はＡ）が入力され、／Ｃａｒｒｙ回路のパス入力端子１４Ｂには信号／Ｂ（又は／Ａ）が入力されることは上述したとおりである。
【００４５】
図７（ａ）に示すように、Ｓｕｍ回路（Ｓ）とＣａｒｒｙ回路（Ｃ）と／Ｃａｒｒｙ回路（／Ｃ）、各１個ずつにより、１ビット加算ユニット３Ｎ（Ｎ＝１，２，３，４）が構成されている。接地端子２４Ａは、ユニット３１に含まれるＣａｒｒｙ回路（Ｃ）のパス入力端子１４Ａ及びＳｕｍ回路（Ｓ）のパス入力端子１４Ｂに接続され、電源電圧端子２４Ｂは、ユニット３１に含まれる／Ｃａｒｒｙ回路（／Ｃ）のパス入力端子１４Ａ及びＳｕｍ回路（Ｓ）のパス入力端子１４Ａに接続されている。また、前段のユニット３（Ｎ−１）（Ｎ＝２，３，４）に含まれるＣａｒｒｙ回路（Ｃ）の出力端子１３は、それぞれその次段のユニット３Ｎに含まれるＣａｒｒｙ回路（Ｃ）のパス入力端子１４Ａ及びＳｕｍ回路（Ｓ）のパス入力端子１４Ｂに接続され、前段のユニット３（Ｎ−１）に含まれる／Ｃａｒｒｙ回路（／Ｃ）の出力端子１３は、それぞれその次段のユニット３Ｎに含まれる／Ｃａｒｒｙ回路（／Ｃ）のパス入力端子１４Ａ及びＳｕｍ回路（Ｓ）のパス入力端子１４Ａに接続されている。各ユニット３Ｎにおいて、Ｓｕｍ回路（Ｓ）とＣａｒｒｙ回路（Ｃ）と／Ｃａｒｒｙ回路（／Ｃ）は２個の入力ゲート１５１ ，１５２ を共有しており、それぞれ２値信号Ａ（Ｎ），Ｂ（Ｎ）が入力される。そして、各ユニット１３ＮのＳｕｍ回路（Ｓ）の出力Ｓ（Ｎ）と、ユニット３４のＣａｒｒｙ回路（Ｃ）の出力Ｃ（４）とから、加算結果が得られる。
【００４６】
このリップルキャリー加算機では、各１ビット加算ユニット３Ｎにおいて、Ｓｕｍ回路（Ｓ）がＣａｒｒｙ回路（Ｃ）と／Ｃａｒｒｙ回路（／Ｃ）との間に配置されていることが重要である。これにより、各段の間を繋ぐ配線を互いに交差することなく結線できる。このことは、出力端子１３を次段のパス入力端子１４Ａ，１４Ｂに接続するにあたって、金属配線に上げることなく直接接続できることを意味している。金属配線を用いることがなくなるので、小さな領域に集積化できる共に、各段間の配線容量を大幅に削減できる。
結線に金属配線を使用した場合、この配線の容量を１００ａＦ以下にすることは非常に難しい。しかし、上記のように配置してＳＥＴのリード部分を直接結線すると、その容量を容易に１０ａＦ以下にすることができる。
【００４７】
回路の応答速度は、配線容量の大きさにほぼ比例すると考えてよいので、このような構成にすることにより、演算速度を飛躍的に向上させることができる。このことは、駆動力の小さいＳＥＴ回路においては非常に重要である。なお、ＭＯＳトランジスタを用いた回路の場合、金属配線を用いない構成にすることが非常に難しいことを記しておく。このように無配線が可能となったのは、ＳＥＴを用いることにより図１に示した加算機基本回路の構成を簡単化できたことが大きな要因である。
【００４８】
ゲート入力電圧レベルＶＩＮは一定であるので、すべての入力ゲート容量をなるべく等しくしておくことが望ましい。また、前述したように、一般には、ゲート入力電圧レベルＶＩＮとパス入力電圧レベルＶｄｄは異なり、ＶＩＮの方が大きい。したがって、ＶＩＮとＶｄｄの少なくとも２つの電源電圧が必要である。加えて、他の論理回路へＶＩＮのレベルで出力する場合には、増幅率ＶＩＮ／Ｖｄｄで増幅する必要がある。図７には、このための増幅器ＡＭＰが表記されている。
このリップルキャリー加算機の構成にあたっては、信号の入力方法に冗長性がある。例えば、Ｓｕｍ回路（Ｓ）のパス入力端子１４Ａ，１４Ｂに入力されるＣと／Ｃとを入れ替えると出力はＳｕｍの否定（／Ｓｕｍ）となるが、このように入れ替えても、出力を反転する増幅器（インバータ）を設置しておけば得られる結果は同じである。この冗長性は、後述する別の加算機も同様に有している。
【００４９】
また、さらに多段に組むことにより、より大きいビット数の加算を実行できることは言うまでもない。ただし、このリップルキャリー加算機の場合、桁上げの連鎖があるので、段数の増加は遅延を招く。したがって、所定の段数ごとに区切り、桁上げ出力に対してバッファを介することが有効な手段となる。例えば、４〜６ビットごとに区切って、桁上げ選択加算機を構成することにより、高速な多ビット加算機を実現できる。このことは、ＭＯＳトランジスタを用いた場合と同様である。
【００５０】
（第４の実施の形態）
図８は、本発明の第４の実施の形態である多入力ＳＥＴを用いた加算機基本回路を示す図であり、（ａ）は等価回路図、（ｂ）は略記号を示す図である。この図において、図１と同一部分を同一符号をもって示し、適宜その説明を省略する。
この加算機基本回路は、第１のＳＥＴとしての４入力ＳＥＴ１１１Ａと、第２のＳＥＴとしての５入力ＳＥＴ１１１Ｂとから構成されている。
２個のＳＥＴ１１１Ａ，１１１Ｂは、それぞれの４個のゲート電極を共有した構造となっている。これら４個のゲート電極は入力ゲートをなす。このうち３個を単に入力ゲート１１５１ ，１１５２ ，１１５３ 、残りの１個を極性変更用制御ゲート１１７と呼ぶことにする。５入力ＳＥＴ１１１Ｂの残りのゲート電極はタイプ制御ゲート１１６である。
【００５１】
入力ゲート１１５１ 〜１１５３ にそれぞれ入力される互いに独立な２値信号を変数Ａ〜Ｃで表し、タイプ制御ゲート１１６に入力される２値信号を変数ＴＹＰＥで表し、極性変更用制御ゲート１１７に入力される２値信号を変数ＰＯＬで表すことにする。
また、２個のＳＥＴ１１１Ａ，１１１Ｂは並列接続されている。すなわち、２個のＳＥＴ１１１Ａ，１１１Ｂは、第１のソースドレイン電極１１３を共有するだけでなく、第２のソースドレイン電極１１４をも共有する構造となっており、ここが図１に示した加算機基本回路と異なっている。
【００５２】
図８に示した加算機基本回路の特性を説明するために、まず、この回路を簡略化した回路に関して説明する。図９は、１入力ＳＥＴと２入力ＳＥＴとを並列接続した回路の等価回路図である。１入力ＳＥＴ１１１Ａと２入力ＳＥＴ１１１Ｂは、１個の入力ゲート１１５として共有し、更に２入力ＳＥＴ１１１Ｂは独立したタイプ制御ゲート１１６をもつ。
図１０は、図９に示した並列回路の動作状態を示す図である。この図において、横軸はゲート入力電圧ΣＶＩＮを表し、縦軸は出力電流Ｉを表す。ここでは、ピーク間隔を６等分し、１／６周期に対応する電圧をＶＩＮ（＝ｅ／６ＣＩＮ）としている。
【００５３】
タイプ制御ゲート１１６の電圧を０とした場合の２入力ＳＥＴ１１１Ｂの特性を図１０（ａ）に示す。これは１入力ＳＥＴ１１１Ａの特性と同じものである。タイプ制御ゲート１１６にＶＴＹＰＥ＝ｅ／６ＣＴＹＰＥの電圧を印加すると、この特性が図１０（ｂ）に示すように１／６周期分負側にシフトする。図９に示した並列回路では２つのＳＥＴ１１１Ａ，１１１Ｂの特性を重ね合わせたものが出力される。したがって、タイプ制御ゲート１１６をオンすることにより、並列回路の特性は図１０（ｃ）に示すようになる。ＳＥＴ単体ではピーク間隔が一定であったが、この並列回路ではピーク間隔が変調されていることがわかる。
今の場合、間隔ＶＩＮの２つの連続したピークが周期６ＶＩＮで現れている。同様に、間隔ＶＩＮの２つの連続したピークを周期ｍＶＩＮ（ｍは３以上の整数）で実現するためには、ＶＩＮ＝ｅ／ｍＣＩＮ、ＶＴＹＰＥ＝ｅ／ｍＣＴＹＰＥとすればよい。また、ＶＩＮとＶＴＹＰＥの電圧レベルを等しくしたい場合には、ＣＩＮ＝ＣＴＹＰＥとすればよい。
【００５４】
続いて図８に示した加算機基本回路の特性を説明する。ここでは、再びｍ＝６の場合を考える。図１１は、図８に示した加算機基本回路の動作状態を示す図である。この図において、横軸はゲート入力電圧ΣＶＩＮを表し、縦軸は出力電流Ｉを表す。なお、入力ゲート、タイプ制御ゲート、極性変更用制御ゲートの入力状態を、Ａ，Ｂ，ＴＹＰＥ，ＰＯＬ＝０，１のように表記する。後掲の図においても同様である。
【００５５】
タイプ制御ゲート１１６には、図１０に示した場合と同様に、ＶＴＹＰＥ＝ｅ／６ＣＴＹＰＥを印加しておく。極性変更用制御ゲート１１７に印加する電圧が０の場合には、図１１（ａ）のような特性となる。これは、図１０（ｃ）に示したものと同じである。ここで、入力ゲート１１５１ 〜１１５３ のそれぞれに電圧レベルＶＩＮの信号Ａ〜Ｃを入力すると、信号Ａ〜Ｃの総和は０，ＶＩＮ，２ＶＩＮ，３ＶＩＮのいずれかをとる（Ａ，Ｂ，Ｃすべてが０なら０、すべてＶＩＮがなら３ＶＩＮ）。図１１（ａ）には、これらの信号レベルが丸印で示されている。この図より、入力信号Ａ〜Ｃのうち２つ以上ＶＩＮが入力されれば、回路がオンとなることがわかる。Ａ，Ｂを入力、Ｃを前段からの桁上げとすれば、これは２入力のＣａｒｒｙに他ならない。
【００５６】
図１１（ｂ）には、極性変更用制御ゲート１１７にＶＰＯＬ ＝２ｅ／６ＣＰＯＬ の電圧を印加した場合が示されている。この場合、特性がピーク２つ分だけ、すなわち２／６周期だけ負側にシフトする。したがって、図１１（ａ）に示したＣａｒｒｙの否定（／Ｃａｒｒｙ）になっている。
上記を実現するためには、ｍを４以上に設定しなければならない。ｍを３以下にすると、極性変更用制御ゲート１１７を用いて特性をシフトさせても、シフト前の特性と重なる部分が生じ、／Ｃａｒｒｙを生成することができないからである。なお、入力ゲート１１５１ 〜１１５３ 、タイプ制御ゲート１１６、極性変更用制御ゲート１１７の入力電圧レベルを等しくしたいときには、ＣＩＮ：ＣＴＹＰＥ：ＣＰＯＬ ＝１：１：２としておけばよい。
【００５７】
（第５の実施の形態）
図１２は、本発明の第５の実施の形態であるＣａｒｒｙ回路のブロック図である。この図において、図８と同一部分を同一符号をもって示し、適宜その説明を省略する。
図１２に示したＣａｒｒｙ回路は、図８に示した加算機基本回路２個で構成される。一方の加算機基本回路１１０Ａの極性変更用制御ゲート１１７にはＰＯＬ＝０が、他方の加算機基本回路１１０Ｂの極性変更用制御ゲート１１７にはＰＯＬ＝１がそれぞれ入力される。また、基本回路１１０Ａのソースドレイン電極１１４が電源電圧Ｖｄｄを印加する電源電圧端子１２４Ａに接続され、基本回路１１０Ｂのソースドレイン電極１１４が接地端子１２４Ｂに接続され、さらに両基本回路１１０Ａ，１１０Ｂのソースドレイン電極１１３が繋げられて出力端子１２３となっている。
【００５８】
この回路では、入力信号Ａ〜Ｃに２つ以上１があれば、ＰＯＬ＝０とした基本回路１１０Ａがオンし、出力はＶｄｄとなる。すなわち、１が出力される。逆に、入力信号Ａ〜Ｃに１が２つ以上ない場合には、ＰＯＬ＝１とした基本回路１１０Ｂがオンし、０が出力される。よって、ＯＵＴ＝Ａ＊Ｂ＋Ｂ＊Ｃ＋Ｃ＊Ａとなる。図５に示したＣａｒｒｙ回路と比べると、桁上げの部分がパス入力端子ではなく入力ゲート１１５３ に入っているところが異なっている。
【００５９】
図１３は、図１２に示したＣａｒｒｙ回路に適合するＳｕｍ回路の等価回路図である。このＳｕｍ回路は図１に示した加算機基本回路に類似した構成を有している。ただし、第１のＳＥＴは３入力ＳＥＴ１１Ａ、第２のＳＥＴは４入力ＳＥＴ１１Ｂであり、２個のＳＥＴ１１Ａ，１１Ｂが共有する３個の入力ゲート１１５１ 〜１１５３ のそれぞれに２値信号Ａ〜Ｃが入力される。３入力ＳＥＴ１１Ａは３信号Ａ〜ＣのＸＯＲ、４入力ＳＥＴ１１ＢはＴＹＰＥ＝１ならば３信号Ａ〜ＣのＸＮＯＲとなるので、各ＳＥＴ１１Ａ，１１Ｂのパス入力端子１４Ａ，１４Ｂにそれぞれ電源電圧端子１２４Ｂ，接地端子１２４Ａを接続することにより、Ｓｕｍ回路を構成することができる。
【００６０】
（第６の実施の形態）
図１２に示したＣａｒｒｙ回路と図１３に示したＳｕｍ回路とを組み合わせることにより、多ビットの加算機を実現できる。図１４は、本発明の第６の実施の形態である４ビットリップルキャリー加算機のブロック図である。図１４（ａ）におけるＣａｒｒｙ回路及びＳｕｍ回路は、図１２（ｂ）に示した略記号で表記されている。
【００６１】
図１４（ａ）に示すように、Ｃａｒｒｙ回路（Ｃ）とＳｕｍ回路（Ｓ）各１個ずつにより、１ビット加算ユニット１３Ｎ（Ｎ＝１，２，３，４）が構成されている。各ユニット１３Ｎにおいて、Ｃａｒｒｙ回路（Ｃ）及びＳｕｍ回路（Ｓ）は３個の入力ゲート１１５１ ，１１５２ ，１１５３ を共有しており、それぞれ２値信号Ａ（Ｎ），Ｂ（Ｎ），Ｃ（Ｎ−１）が入力される。ここに、Ｃ（Ｎ−１）（Ｎ＝２，３，４）は、前段のユニット１３（Ｎ−１）に含まれるＣａｒｒｙ回路（Ｃ）の出力、すなわち前段からの桁上げ信号である。なお、Ｃ（０）＝０である。そして、各ユニット１３ＮのＳｕｍ回路（Ｓ）の出力Ｓ（Ｎ）と、ユニット１３４のＣａｒｒｙ回路（Ｃ）の出力Ｃ（４）とから、加算結果が得られる。
【００６２】
既に述べたように、ＳＥＴで回路を構成する場合、一般には、パス入力に比ベゲート入力のレベルを大きく設定することが必要となる。今の場合、前段のユニット１３（Ｎ−１）（Ｎ＝２，３，４）に含まれるＣａｒｒｙ回路（Ｃ）の出力端子１１３が、その次段のユニット１３Ｎ（Ｎ＝２，３，４）に含まれるＣａｒｒｙ回路（Ｃ）及びＳｕｍ回路（Ｓ）の入力ゲート１１５３ に接続されるので、これらの間に電圧レベルを上げる増幅器ＡＭＰを挿入する必要がある。増幅率は、ＶＩＮ／Ｖｄｄである。
また、ゲート入力電圧レベルはすべての要素回路で同じでなければならないので、Ｓｕｍ回路（Ｓ）のゲート容量はＣａｒｒｙ回路（Ｃ）のゲート容量の３倍に設定しておく必要がある。
【００６３】
図１４に示した加算機では、ビットごとのゲートの段数はわずかに１であり、１段ごとにバッファとして機能する増幅器ＡＭＰを介在させている。しかも、すべてのＳＥＴ１１Ａ，１１Ｂ，１１１Ａ，１１１Ｂは電源電圧端子１２４Ｂと接地端子１２４Ａに直接に接続されているので、ノイズに対して強い構成となっている。ただし、増幅器ＡＭＰの挿入により、一度金属配線に上げなければならないので、速度は図７に示した加算機に比べ遅くなる。
【００６４】
（第７の実施の形態）
以上述べてきた加算機は、通常の２進数の演算規則を基礎においていた。以下では、２進ｓｉｇｎｅｄ ｄｉｇｉｔ（ＳＤ）数の演算規則を基礎においた加算機の構成法について説明する。
ＳＤ数とは、数の表現に冗長性をもたせるために、進数よりも多くの数字を用いる数表現法のことをいう。通常の２進数は、０と１の２つの数字を用いて表現される。しかし、２進ＳＤ数では、−１，０，１の３つの数字を用いて数を表す。具体的に言えば、通常の２進数の０と１０（１０進法の０と２）は、２進ＳＤ数系でも０と１０であるが、通常の２進数の１は、２進ＳＤ数系では１の他に（１，−１）という表現がある。この表現では、第２桁が１（１０進法で２）で第１桁が−１であるので、１と等価である。このように数の表現に冗長性をもたせることにより、通常の加算機において演算速度を律速することの多い桁上げの連鎖を解消させることができる。
【００６５】
２進ＳＤ数を用いた２つの１ビット２進数の加算の規則は以下のとおりである。すなわち、加えるべき数のｉ桁目の数字をＡｉ ，Ｂｉ 、ＳｕｍをＳｉ 、ＣａｒｒｙをＣｉ とすれば、
Ｃｉ＝１，Ｓｉ＝０， （Ａｉ＋Ｂｉ＝２のとき）
Ｃｉ＝１，Ｓｉ＝−１， （Ａｉ＋Ｂｉ＝１、Ｃｉ−１≧０のとき）
Ｃｉ＝０，Ｓｉ＝１， （Ａｉ＋Ｂｉ＝１、Ｃｉ−１≦０のとき）
Ｃｉ＝０，Ｓｉ＝０， （Ａｉ＋Ｂｉ＝０のとき）
Ｃｉ＝−１，Ｓｉ＝１， （Ａｉ＋Ｂｉ＝−１、Ｃｉ−１≦０のとき）
Ｃｉ＝０，Ｓｉ＝−１， （Ａｉ＋Ｂｉ＝−１、Ｃｉ−１≧０のとき）
Ｃｉ＝−１，Ｓｉ＝０， （Ａｉ＋Ｂｉ＝−２のとき）
である。
【００６６】
Ａｉ ＋Ｂｉ ＝±１のときは、前桁からの桁上げの大きさによって場合分けが必要となる。Ｃｉ−１ ＝０は、場合分け両方に含まれているが、これはＣｉ−１ ＝０の場合にはどちらの表現方法をとっても構わないことを意味している（状況に応じて設計者が選択できる）。上記式を、マトリックスの形に表したものを図１５に示す。
このように複雑な論理関数ゆえ、ＭＯＳトランジスタを用いて構成することは極めて困難であり、電流モード回路を用いた構成法のみが議論されている。しかし、ＳＤ数系を用いたときのＳｕｍ回路、Ｃａｒｒｙ回路も、これまでに述べてきた加算機基本回路を用いて構成することができる。以下、前述のＳｕｍ回路、Ｃａｒｒｙ回路と区別するために、それぞれＳＤ−Ｓｕｍ回路、ＳＤ−Ｃａｒｒｙ回路と呼ぶことにする。
【００６７】
はじめにＳＤ−Ｃａｒｒｙ回路について説明する。
図１６は、本発明の第７の実施の形態である、多入力ＳＥＴを用いたＳＤ−Ｃａｒｒｙ回路の入力部の単位回路（以下、入力単位回路と呼ぶ）を示す図であり、（ａ）は等価回路図、（ｂ）は略記号を示す図である。この図において、図８と同一部分を同一符号をもって示し、適宜その説明を省略する。
図１６に示すように、ＳＤ−Ｃａｒｒｙ回路の入力単位回路２１０は、図８に示した加算機基本回路を用いて構成できる。ただし、図８に示した基本回路と比べると、入力ゲート１１５３ がシフトゲート２１８に置き換わっている。このシフトゲート２１８には、以下に説明する回路では、ＳＨＩＦＴ電圧として常に正の電圧ＶＳＨＩＦＴ ＝ｅ／２ＣＳＨＩＦＴ を印加しておく。ここに、ＣＳＨＩＦＴ はシフトゲート２１８のゲート容量である。ＴＹＰＥ＝１の場合に、シフトゲート２１８への電圧印加のありなしで特性を比較したのが、図１７である。
【００６８】
また、ＳＤ−Ｃａｒｒｙ回路の構成では、場合に応じて、タイプ制御ゲート１１６にＴＹＰＥ＝−１，１を印加することがある。タイプ制御ゲート１１６に−１と１を印加した場合の特性を比較したのが、図１８である。これまでと同じように、ＶＴＹＰＥ＝ｅ／６ＣＴＹＰＥとすると、±ＶＴＹＰＥで１／３周期シフトしている（シフトするＳＥＴ１１２Ｂの特性は太い曲線で示されている）。
さらに、極性変更用ゲート１１７には、場合に応じてＰＯＬ＝−１，０，１の３種類が入力される。ここでも前述同様、ＶＰＯＬ ＝２ｅ／６ＣＰＯＬ としている。ＴＹＰＥ＝１について比較したものを図１９に、ＴＹＰＥ＝−１について比較したものを図２０に示す。両図には、入力ゲート１１５１ ，１１５２ のそれぞれに信号Ａ，Ｂを印加した場合に可能電流レベルが丸印で示されている。信号Ａ，Ｂは−１，０，１の３値を取るので、２入力での取り得る範囲は、［−２，２］である。
【００６９】
図１９と図１５を比較してみると、図１９（ＴＹＰＥ＝１）がＣｉ−１ ≧０のときのＳＤ−Ｃａｒｒｙの出力に対応していることがわかる。すなわち、入力単位回路２１０は、ＰＯＬ＝１の場合、Ａ＋Ｂ＝−２のときのみオンとなり、ＰＯＬ＝０の場合、Ａ＋Ｂ＝−１，０のときのみオンとなり、そしてＰＯＬ＝−１の場合、Ａ＋Ｂ＝１，２のときのみオンとなる。これは、符号を除けばＣｉ−１ ≧０の場合の出力に対応している。同様に、ＴＹＰＥ＝−１としておけば、符号を除いてＣｉ−１ ≦０の場合のＳＤ−Ｃａｒｒｙの出力に対応する。
【００７０】
そこで、３種類の電源電圧を用意しておき、図２１に示すように結線し、入力部を構成する。すなわち、図２１（ａ）に示すように、ＴＹＰＥ＝１とした３個の入力単位回路２１０のうち、ＰＯＬ＝１とした入力単位回路２１０のソースドレイン電極１１４を電圧−Ｖｄｄを印加する電源電圧端子２２４Ａに接続し、ＰＯＬ＝０とした入力単位回路２１０のソースドレイン電極１１４を接地端子２２４Ｂに接続し、ＰＯＬ＝−１とした入力単位回路２１０のソースドレイン電極１１４を電圧Ｖｄｄを印加する電源電圧端子２２４Ｃに接続し、さらにこれら３個の入力単位回路２１０のソースドレイン電極１１３を共通に接続して出力端子２２３Ａとする。また、ＴＹＰＥ＝−１とした３個の入力単位回路２１０についても、図２１（ｂ）に示すように同様に結線する。図２１（ａ），（ｂ）に示した入力部の出力端子２２３Ａ，２２３Ｂのそれぞれから出力される３値信号を変数ＯＵＴ１，ＯＵＴ２で表す。
【００７１】
これにより、図２１（ａ）に示した入力部（ＴＹＰＥ＝１）に関しては、Ａ＋Ｂ＝−２のとき、ＰＯＬ＝１の入力単位回路２１０がオンとなるので、−Ｖｄｄすなわち−１が出力され、Ａ＋Ｂ＝−１，０のとき、ＰＯＬ＝０の入力単位回路２１０がオンとなるので０が出力され、Ａ＋Ｂ＝１，２のとき、ＰＯＬ＝−１の入力単位回路２１０がオンとなるので、Ｖｄｄすなわち１が出力される。図２１（ａ）に示した入力部（ＴＹＰＥ＝−１）に関しても同様である。したがって、ＳＤ−ＣａｒｒｙのＣｉ−１ ≧０、Ｃｉ−１ ≦０の両方の出力が得られる。
なお、上記ＳＤ−Ｃａｒｒｙ回路を構成するためには、ｍは６以上でなければならない。５以下であると、特性をシフトさせたときに互いに重なる部分が生じてしまうからである。
【００７２】
（第８の実施の形態）
図２１（ａ），（ｂ）に示した２個のＳＤ−Ｃａｒｒｙの入力部の出力は、前段の桁上げ信号Ｃによって選択されなければならないので、セレクタ回路が必要となる。このセレクタ回路も、図１６に示した入力単位回路２１０と同様に、図８に示した加算機基本回路を用いて構成できる。図２２は、本発明の第８の実施の形態である、多入力ＳＥＴを用いたＳＤ−Ｃａｒｒｙ回路のセレクタ回路の一構成例を示すブロック図である。
このセレクタ回路は、２個の単位回路（以下、セレクタ単位回路と呼ぶ）２２０Ａ，２２０Ｂから構成されている。このセレクタ単位回路２２０Ａ，２２０Ｂは、図１６に示した入力単位回路２１０の入力ゲート１１５１ ，１１５２ を、前段の桁上げ信号Ｃが入力される入力ゲート１１５３ に置き換えたものである。この入力ゲート１１５３ は、２個の単位回路２２０Ａ，２２０Ｂによって共有されている。
【００７３】
セレクタ単位回路２２０Ａについては、ＰＯＬ＝−１，ＴＹＰＥ＝１（ＳＨＩＦＴ＝１）とし、ソースドレイン電極１１４をパス入力端子２３４Ａとし信号ＯＵＴ１が入力されるものとする。また、セレクタ単位回路２２０Ｂについては、ＰＯＬ＝０，ＴＹＰＥ＝１（ＳＨＩＦＴ＝１）とし、ソースドレイン電極１１４をパス入力端子２３４Ｂとし信号ＯＵＴ２が入力されるものとする。そして、２個のセレクタ単位回路２２０Ａ，２２０Ｂはソースドレイン電極１１３を共有しており、これを出力端子２３３とする。
セレクタ単位回路２２０Ｂ，２２０Ａのそれぞれの特性を図２３（ａ），（ｂ）に示す。信号Ｃが−１，０，１の３値を取るとして、信号Ｃを印加した場合に可能な電流レベルが丸印で示されている。図２３（ａ）よりＣｉ−１ ≦０のときＯＵＴ２が、図２３（ｂ）よりＣｉ−１ ＞０のときにＯＵＴ１が出力されており、望ましいセレクタ回路となっていることがわかる。
【００７４】
図２４は、セレクタ回路の他の構成例を示すブロック図である。このセレクタ回路では、セレクタ単位回路２２０ＡについてＰＯＬ＝０，ＴＹＰＥ＝−１（ＳＨＩＦＴ＝１）とし、セレクタ単位回路２２０Ｂについては、ＰＯＬ＝１，ＴＹＰＥ＝−１（ＳＨＩＦＴ＝１）としている。セレクタ単位回路２２０Ｂ，２２０Ａのそれぞれの特性を図２５（ａ），（ｂ）に示す。この場合には、Ｃｉ−１ ＜０のときＯＵＴ２が、Ｃｉ−１ ≧０のときにＯＵＴ１が出力される。
図２２，図２４に示した構成のどちらを用いてもＳＤ−Ｃａｒｒｙのセレクタとして動作することは、既に述べたとおりである。
【００７５】
（第９の実施の形態）
以上より、ＳＤ−Ｃａｒｒｙ回路は図２６に示すような構成となる。すなわち、図２１（ａ）に示した入力部の出力端子２２３Ａを、図２２（又は図２４）に示したセレクタ回路のパス入力端子２３４Ａに接続し、図２１（ｂ）に示した入力部の出力端子２２３Ｂを、図２２（又は図２４）に示したセレクタ回路のパス入力端子２３４Ｂに接続することにより、ＳＤ−Ｃａｒｒｙ回路を実現できる。入力信号レベルは一定であるので、回路中のすべての入力容量は等しいことが望ましい。また、タイプ制御ゲート１１６及び極性変更用制御ゲート１１７の入力電圧レベルをゲート入力信号に等しくしたい時には、ＣＩＮ：ＣＴＹＰＥ：ＣＰＯＬ ＝１：１：２としておけばよい。
【００７６】
（第１０の実施の形態）
図２７は、本発明の第１０の実施の形態である多入力ＳＥＴを用いたＳＤ−Ｓｕｍ回路を示す図である。
図１５を見てわかるように、ＳＤ−Ｓｕｍ回路の出力は、２値信号Ａ，Ｂの和が偶数のとき０、奇数のとき±１である。したがって、電源電圧として±Ｖｄｄ，０の３種類を設け、ＳＥＴのＸＯＲ回路で信号Ａ，Ｂの和の偶奇を選択し、偶数の場合には電源電圧０に接続し、奇数の場合には、さらにセレクタ回路を用いて前段の桁上げ信号Ｃにより±１を選択して、それぞれ電源電圧±Ｖｄｄに接続すればよい。
【００７７】
この演算は、図５（ａ）と類似の回路構成で実現できる。ただし、図２７（ａ）に示すように、３入力ＳＥＴ１１Ｂのソースドレイン電極に接地端子２２４Ｂが接続され、２入力ＳＥＴ１１Ａのソースドレイン電極に、図２２又は図２４に示されたセレクタ回路の出力端子２３３に接続される。このセレクタ回路のパス入力端子２３４Ａ，２３４ＢにはそれぞれＶｄｄ，−Ｖｄｄが印加される。
【００７８】
（第１１の実施の形態）
図２８は、本発明の第１１の実施の形態である４ビットＳＤ加算機のブロック図である。図２８（ａ）における要素回路（ＳＤ−Ｃａｒｒｙ回路及びＳＤ−Ｓｕｍ回路）は、図２８（ｂ）に示した略記号で表記されている。
図２８（ａ）に示す要素回路間の接続関係は、図１４に示した加算機と同じであるが、それぞれの要素回路が３つの電源電圧端子２２４Ａ〜２２４Ｃに接続されていることと、桁上げ連鎖がないことが異なっている。桁上げ連鎖がないので、図７，図１４に示した加算機と異なり、ビット数を増やしても演算速度が低下せず、完全な並列加算が可能となる。
【００７９】
なお、入力信号レベルは一定であるので、Ｓｕｍ回路（ＳＤ−Ｓ）中の主回路の４個の入力ゲート容量を除いて、回路中のすべての入力容量は等しいことが望ましい。Ｓｕｍ回路中の主回路の４個の入力ゲート容量は、他の入力容量の３倍であることが望ましい。
また、タイプ制御ゲート、極性変更用制御ゲートの入力電圧レベルをゲート入力信号に等しくしたいときには、ＣＩＮ：ＣＴＹＰＥ：ＣＰＯＬ ＝１：１：２としておけばよい。ここに、ＣＩＮは、Ｓｕｍ回路（ＳＤ−Ｓ）の主回路の４個の入力ゲート容量以外のゲート容量を表す。
なお、図２８において、増幅器ＡＭＰは、±Ｖｄｄを±ＶＩＮに増幅するものである。
【００８０】
（補足）
以上では、説明の簡単化のために、電圧０Ｖが信号レベル０に対応するとして話を進めた。一般の演算回路でこれが必要条件でないことは明らかである。したがって、２値の信号レベルに対しては、２つの異なる電圧、３値の信号レベルには、３つの異なる電圧を準備しておけばよく、３値の場合、各電圧の差分も必ずしも等しくなくてよい。
【００８１】
このことを勘案すると、例えば、図２に示した２入力ＳＥＴ１１Ａの動作に関しては、入力ゲート１５１ ，１５２ への入力電圧は、０とＶＩＮの代わりに、２ＶＩＮと３ＶＩＮを用いても構わない。このようにしても、図７に示した加算機をまったく同じ構成で組めることは明らかである。同様にパス入力に関しても、接地端子を使用する必要はなく、相異なる所定の直流電圧源を必要な数だけ揃えればよい。なお、２電源電圧をＶ１ とＶ２ とすれば、他の回路へ信号を送るときに電圧変換用に使用する増幅器ＡＭＰには、Ｖ１ を２ＶＩＮに、Ｖ２ を３ＶＩＮに変換できるものを使用すればよい。また、図１６（ａ）に示した加算機基本回路において、シフトゲート２１８には常に一定電圧を印加していたが、これは回路の信号レベル０を電圧０に合わせるためである。入力信号Ａ，Ｂに用いる電圧を変更すれば、シフトゲート２１８は必要なくなる。
【００８２】
ＳＥＴの単電子島近傍に浮遊電荷が存在すると、ＳＥＴの特性はこの電荷の影響を受け、あたかもゲート電極に電圧を印加したかのように特性がシフトしてしまう。このような状況を考慮にいれなければならないときには、これまで述べてきた回路において、タイプ制御ゲートをもたないＳＥＴにもあらかじめタイプ制御ゲートを特性補償用として取り付けておけばよい。そして、この補償用制御ゲートに浮遊電荷による特性シフトをキャンセルするだけの電圧を印加しておけばよい。そして、もともとタイプ制御ゲートを有しているＳＥＴでは、その制御ゲートを用いて、他方のＳＥＴに対して所望の量だけ特性をシフトさせ、回路を動作させればよい。
【００８３】
これとは逆に、どの端子にも接続されていないフローティングゲート、又は導電体や半導体の島を形成し、これに適切な電荷を注入して所望の電位に充電し、タイプ制御ゲートの機能を果たすようにしてもよい。もちろん、ＳＥＴの近くに電荷を有する粒子又はイオンを、イオン注入技術等を用いて打ち込んで、所望の電位に充電するようにしてもよい。この場合、タイプ制御ゲートを設けなくても、ＳＥＴの特性をシフトさせることができる。
【００８４】
【発明の効果】
以上説明したように単電子トランジスタを組み合わせることにより、加算動作に必要となるサム回路とキャリー回路を構成することができる。また、このサム回路とキャリー回路を組み合わせることにより、加算機を構成することができる。単電子トランジスタは消費電力が極めて小さいので、加算機及びその要素回路の大幅な小電力化を実現できる。また、単電子トランジスタは一素子あたりの素子面積が極めて小さいので、既存の集積回路の集積か限界をはるかに上回る集積化が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である多入力ＳＥＴを用いた加算機基本回路の等価回路図である。
【図２】図１に示した加算機基本回路が有する３入力ＳＥＴの動作状態を示す図である。
【図３】図１に示した加算機基本回路から構成されるＳｕｍ回路及びＣａｒｒｙ回路の等価回路図である。
【図４】図１に示した加算機基本回路から構成される／Ｃａｒｒｙ回路の等価回路図である。
【図５】本発明の第２の実施の形態である多入力ＳＥＴを用いたＣａｒｒｙ回路の等価回路図である。
【図６】本発明の第２の実施の形態である多入力ＳＥＴを用いた／Ｃａｒｒｙ回路の等価回路図である。
【図７】本発明の第３の実施の形態である４ビットリップルキャリー加算機のブロック図である。
【図８】本発明の第４の実施の形態である多入力ＳＥＴを用いた加算機基本回路の等価回路図である。
【図９】１入力ＳＥＴと２入力ＳＥＴとを並列接続した回路の等価回路図である。
【図１０】図９に示した並列回路の動作状態を示す図である。
【図１１】図８に示した加算機基本回路の動作状態を示す図である。
【図１２】本発明の第５の実施の形態であるＣａｒｒｙ回路のブロック図である。
【図１３】図１２に示したＣａｒｒｙ回路に適合するＳｕｍ回路の等価回路図である。
【図１４】本発明の第６の実施の形態である４ビットリップルキャリー加算機のブロック図である。
【図１５】２進ＳＤ数の加算規則を示す図である。
【図１６】本発明の第７の実施の形態である、多入力ＳＥＴを用いたＳＤ−Ｃａｒｒｙ回路の入力部の単位回路を示す図である。
【図１７】図１６に示した入力単位回路の特性図である。
【図１８】図１６に示した入力単位回路の特性図である。
【図１９】図１６に示した入力単位回路の特性図である。
【図２０】図１６に示した入力単位回路の特性図である。
【図２１】本発明の第７の実施の形態である、多入力ＳＥＴを用いたＳＤ−Ｃａｒｒｙ回路の入力部のブロック図である。
【図２２】本発明の第８の実施の形態である、多入力ＳＥＴを用いたＳＤ−Ｃａｒｒｙ回路のセレクタ回路の一構成例を示すブロック図である。
【図２３】図２２に示したセレクタ回路の動作状態を示す図である。
【図２４】本発明の第８の実施の形態である、多入力ＳＥＴを用いたＳＤ−Ｃａｒｒｙ回路のセレクタ回路の他の構成例を示すブロック図である。
【図２５】図２４に示したセレクタ回路の動作状態を示す図である。
【図２６】本発明の第９の実施の形態である多入力ＳＥＴを用いたＳＤ−Ｃａｒｒｙ回路のブロック図である。
【図２７】本発明の第１０の実施の形態である多入力ＳＥＴを用いたＳＤ−Ｓｕｍ回路を示す図である。
【図２８】本発明の第１１の実施の形態である４ビットＳＤ加算機のブロック図である。
【図２９】入力ゲートを１つだけもつＳＥＴの等価回路図である。
【図３０】図２９に示したＳＥＴの電流電圧特性図である。
【図３１】入力ゲートを２個もつＳＥＴの等価回路及びその電流電圧特性図である。
【図３２】図３１に示したＳＥＴにおいて、入力ゲート容量を等しくしたときの等価回路及びその電流電圧特性図である。
【符号の説明】
１１Ａ，１１Ｂ，２１Ａ，２１Ｂ，１１１Ａ，１１１Ｂ…単電子トランジスタ（ＳＥＴ）、１２Ａ，１２Ｂ，２２Ａ，２２Ｂ，１１２Ａ，１１２Ｂ…単電子島、１３，１２３，２２３Ａ，２２３Ｂ，２３３…出力端子、１４Ａ，１４Ｂ，２３４Ａ，２３４Ｂ…パス入力端子、１５１ ，１５２ ，１１５１ 〜１１５３ …入力ゲート、１６，１１６…タイプ制御ゲート、２０Ａ，２０Ｂ…付加回路、２４Ａ，２２４Ｂ…接地端子、２４Ｂ，２２４Ａ，２２４Ｃ…電源電圧端子、３Ｎ，１３Ｎ（Ｎ＝１，２，３，４）…１ビット加算ユニット、１１０，１１０Ａ，１１０Ｂ…加算機基本回路、１１３，１１４…ソースドレイン電極、１１７…極性変更用制御ゲート、２１０…入力単位回路、２１８…シフトゲート、２２０Ａ，２２０Ｂ…セレクタ単位回路、ＣＤ ，ＣＩＮ，ＣＰＯＬ ，ＣＳ ，ＣＴＹＰＥ…容量、Ｉ…電流、ＶＩＮ，ＶＴＹＰＥ…電圧。
Claims (21)
- 両側がトンネル容量により挟まれた単電子島と、この単電子島の両側に前記トンネル容量を介してそれぞれ接続された第１及び第２のソースドレイン電極と、前記単電子島に容量結合したＮ個（Ｎは１以上の整数）のゲート電極とをそれぞれ有する第１及び第２の単電子トランジスタと、
前記第２の単電子トランジスタのゲート入力電圧特性をシフトさせる第１の制御手段とを備え、
前記第１の単電子トランジスタのＮ個のゲート電極と前記第２の単電子トランジスタのＮ個のゲート電極は、それぞれ共通に接続されてＮ個の入力ゲートをなし、
前記第１及び第２の単電子トランジスタのそれぞれの第１のソースドレイン電極は、共通に接続されて出力端子をなし、
前記第１及び第２の単電子トランジスタのそれぞれの第２のソースドレイン電極は、互いに独立な２個のパス入力端子をなすことを特徴とする、単電子トランジスタを用いた演算回路。 - 両側がトンネル容量により挟まれた単電子島と、この単電子島の両側に前記トンネル容量を介してそれぞれ接続された第１及び第２のソースドレイン電極と、前記単電子島に容量結合したＮ個（Ｎは１以上の整数）のゲート電極とをそれぞれ有する第１及び第２の単電子トランジスタと、
前記第２の単電子トランジスタのゲート入力電圧特性をシフトさせる第１の制御手段とを備え、
前記第１の単電子トランジスタのＮ個のゲート電極と前記第２の単電子トランジスタのＮ個のゲート電極は、それぞれ共通に接続されてＮ個の入力ゲートをなし、
前記第１及び第２の単電子トランジスタのそれぞれの第１のソースドレイン電極が共通に接続されると共に、前記第１及び第２の単電子トランジスタのそれぞれの第２のソースドレイン電極が共通に接続されていることを特徴とする、単電子トランジスタを用いた演算回路。 - 請求項１記載の単電子トランジスタを用いた演算回路において、
前記入力ゲートの数は、２であり、これら２個の入力ゲートには、互いに独立な第１及び第２の２値信号がそれぞれ入力され、
前記２個のパス入力端子には、第３の２値信号が相補の形で入力され、
前記第１の制御手段は、前記第２の単電子トランジスタのゲート入力電圧特性を１／２周期シフトさせることを特徴とする、単電子トランジスタを用いた演算回路。 - 請求項１記載の単電子トランジスタを用いた演算回路において、
前記入力ゲートの数は、３であり、これら３個の入力ゲートには、互いに独立な２値信号がそれぞれ入力され、
前記２個のパス入力端子には、互いに異なる直流電圧が印加され、
前記第１の制御手段は、前記第２の単電子トランジスタのゲート入力電圧特性を１／２周期シフトさせることを特徴とする、単電子トランジスタを用いた演算回路。 - 請求項１記載の単電子トランジスタを用いた演算回路において、
前記入力ゲートの数は、２であり、これら２個の入力ゲートには、互いに独立な第１及び第２の２値信号がそれぞれ入力され、
前記２個のパス入力端子の一方には、第３の２値信号が入力され、前記２個のパス入力端子の他方には、前記第１又は第２の２値信号が入力され、
前記第１の制御手段は、前記第２の単電子トランジスタのゲート入力電圧特性を１／２周期シフトさせることを特徴とする、単電子トランジスタを用いた演算回路。 - 請求項５記載の単電子トランジスタを用いた演算回路において、
両側がトンネル容量により挟まれた単電子島と、この単電子島の両側に前記トンネル容量を介してそれぞれ接続された第３及び第４のソースドレイン電極と、前記単電子島に容量結合した１個のゲート電極とをそれぞれ有する第３及び第４の単電子トランジスタと、
前記第４の単電子トランジスタのゲート入力電圧特性を１／２周期シフトさせる第２の制御手段とを更に備え、
前記第３及び第４の単電子トランジスタのそれぞれのゲート電極には、前記第１又は第２の２値信号が入力され、
前記第３及び第４の単電子トランジスタのそれぞれの第１のソースドレイン電極には、互いに異なる直流電圧が印加され、
前記第３及び第４の単電子トランジスタのそれぞれの第２のソースドレイン電極は、前記パス入力端子の他方に共通に接続されている、単電子トランジスタを用いた演算回路。 - 請求項２記載の単電子トランジスタを用いた演算回路を２個有し、
一方の前記演算回路は、
前記入力ゲートの数が、４であり、これらの入力ゲートの１つには、所定の直流電圧が印加され、
前記第１の制御手段が、前記第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期（ｍは４以上の整数）シフトさせ、
前記第１及び第２の単電子トランジスタの第２のソースドレイン電極には、所定の直流電圧が印加され、
他方の前記演算回路は、
前記入力ゲートの数が、４であり、これらの入力ゲートの１つには、前記第１及び第２の単電子トランジスタのゲート入力電圧特性を前記一方の演算回路に含まれる第１及び第２の単電子トランジスタのゲート入力電圧特性に対して２／ｍ周期シフトさせる直流電圧が印加され、
前記第１の制御手段が、前記第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期シフトさせ、
前記第１及び第２の単電子トランジスタの第２のソースドレイン電極には、前記一方の演算回路に含まれる第１及び第２の単電子トランジスタの第２のソースドレイン電極とは異なる直流電圧が印加され、
さらに、
前記２個の演算回路の残りの３つの入力ゲートは、それぞれ共通に接続されて、互いに独立な２値信号が入力され、
前記２個の演算回路に含まれる第１及び第２の単電子トランジスタの第１のソースドレイン電極は、共通に接続されて出力端子をなすことを特徴とする、単電子トランジスタを用いた演算回路。 - 請求項３記載の単電子トランジスタを用いた演算回路からなるサム回路１個と請求項５記載の単電子トランジスタを用いた演算回路からなるキャリー回路２個とを有し、前記サム回路の２個の入力ゲートと前記２個のキャリー回路のそれぞれ２個の入力ゲートとがそれぞれ共通に接続された１ビット加算ユニットを少なくとも２個有し、
１つの前記１ビット加算ユニットに含まれる一方の前記キャリー回路の出力端子が、他の１つの前記１ビット加算ユニットに含まれる一方の前記キャリー回路の一方のパス入力端子及び前記サム回路の一方のパス入力端子に接続され、前記１つの１ビット加算ユニットに含まれる他方の前記キャリー回路の出力端子が、前記他の１つの１ビット加算ユニットに含まれる他方の前記キャリー回路の一方のパス入力端子及び前記サム回路の他方のパス入力端子に接続されていることを特徴とする、単電子トランジスタを用いた演算回路。 - 請求項８記載の単電子トランジスタを用いた演算回路において、
前記１つの１ビット加算ユニットに含まれる前記２個のキャリー回路のそれぞれ一方のパス入力端子には、前記第３の２値信号が相補の形で入力されることを特徴とする、単電子トランジスタを用いた演算回路。 - 請求項８又は９記載の単電子トランジスタを用いた演算回路において、
前記１ビット加算ユニットに含まれる前記サム回路は、その１ビット加算ユニットに含まれる前記２個のキャリー回路の間に配置されていることを特徴とする、単電子トランジスタを用いた演算回路。 - 請求項４記載の単電子トランジスタを用いた演算回路からなるサム回路と請求項７記載の単電子トランジスタを用いた演算回路からなるキャリー回路とを１個ずつ有し、前記サム回路の３個の入力ゲートと前記キャリー回路の３個の入力ゲートとがそれぞれ共通に接続された１ビット加算ユニットを少なくとも２個有し、
１つの前記１ビット加算ユニットに含まれる前記キャリー回路の出力端子が、他の１つの前記１ビット加算ユニットに含まれる前記サム回路及び前記キャリー回路に共通な前記入力ゲートの１つに接続されていることを特徴とする、単電子トランジスタを用いた演算回路。 - 請求項１１記載の単電子トランジスタを用いた演算回路において、
互いに接続された前記出力端子と前記入力ゲートとの間に増幅器が介在していることを特徴とする、単電子トランジスタを用いた演算回路。 - 請求項２記載の単電子トランジスタを用いた演算回路を３個有し、
前記３個の演算回路の１つである第１の演算回路は、
前記入力ゲートの数が、３であり、これらの入力ゲートの１つには、所定の直流電圧が印加され、
前記第１の制御手段が、前記第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期（ｍは６以上の整数）シフトさせ、
前記第１及び第２の単電子トランジスタの第２のソースドレイン電極には、所定の直流電圧が印加され、
前記演算回路の他の１つである第２の演算回路は、
前記入力ゲートの数が、３であり、これらの入力ゲートの１つには、前記第１及び第２の単電子トランジスタのゲート入力電圧特性を前記第１の演算回路に含まれる第１及び第２の単電子トランジスタのゲート入力電圧特性に対して２／ｍ周期シフトさせる直流電圧が印加され、
前記第１の制御手段が、前記第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期シフトさせ、
前記第１及び第２の単電子トランジスタの第２のソースドレイン電極には、前記第１の演算回路に含まれる第１及び第２の単電子トランジスタの第２のソースドレイン電極とは異なる直流電圧が印加され、
前記演算回路の残りの１つである第３の演算回路は、
前記入力ゲートの数が、３であり、これらの入力ゲートの１つには、前記第１及び第２の単電子トランジスタのゲート入力電圧特性を前記第１の演算回路に含まれる第１及び第２の単電子トランジスタのゲート入力電圧特性に対して−２／ｍ周期シフトさせる直流電圧が印加され、
前記第１の制御手段が、前記第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期シフトさせ、
前記第１及び第２の単電子トランジスタの第２のソースドレイン電極には、前記第１及び第２の演算回路に含まれる第１及び第２の単電子トランジスタの第２のソースドレイン電極とは異なる直流電圧が印加され、
さらに、
前記第１〜第３の演算回路の残りの２つの入力ゲートは、それぞれ共通に接続されて、互いに独立な第１及び第２の３値信号が入力され、
前記第１〜第３の演算回路に含まれる第１及び第２の単電子トランジスタの第１のソースドレイン電極は、共通に接続されて出力端子をなすことを特徴とする、単電子トランジスタを用いた演算回路。 - 請求項２記載の単電子トランジスタを用いた演算回路を２個有し、
一方の前記演算回路は、
前記入力ゲートの数が、２であり、これらの入力ゲートの１つには、所定の直流電圧が印加され、
前記第１の制御手段が、前記第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期（ｍは６以上の整数）シフトさせ、
他方の前記演算回路は、
前記入力ゲートの数が、２であり、これらの入力ゲートの１つには、前記第１及び第２の単電子トランジスタのゲート入力電圧特性を前記一方の演算回路に含まれる第１及び第２の単電子トランジスタのゲート入力電圧特性に対して２／ｍ周期シフトさせる直流電圧が印加され、
前記第１の制御手段が、前記第２の単電子トランジスタのゲート入力電圧特性を１／ｍ周期シフトさせ、
さらに、
前記２個の演算回路の他の入力ゲートは、共通に接続されて第３の３値信号が入力され、
前記２個の演算回路に含まれる第１及び第２の単電子トランジスタの第１のソースドレイン電極は、共通に接続されて出力端子をなし、
前記２個の演算回路に含まれる第１及び第２の単電子トランジスタの第２のソースドレイン電極は、互いに独立な２個のパス入力端子をなすことを特徴とする、単電子トランジスタを用いた演算回路。 - 請求項１３記載の単電子トランジスタを用いた演算回路２個と、請求項１４記載の単電子トランジスタを用いた演算回路１個とを有し、
請求項１３記載の単電子トランジスタを用いた演算回路のそれぞれの前記出力端子が、請求項１４記載の単電子トランジスタを用いた演算回路の前記２個のパス入力端子に接続されていることを特徴とする、単電子トランジスタを用いた演算回路。 - 請求項１記載の単電子トランジスタを用いた演算回路と、請求項１４記載の単電子トランジスタを用いた演算回路とを１個ずつ有し、
請求項１４記載の単電子トランジスタを用いた演算回路の前記２個のパス入力端子には、互いに異なる第１及び第２の直流電圧がそれぞれ印加され、
請求項１記載の単電子トランジスタを用いた演算回路は、
前記入力ゲートの数が、２であり、これら２個の入力ゲートには、互いに独立な第１及び第２の３値信号がそれぞれ入力され、
前記２個のパス入力端子の一方には、第３の直流電圧が印加され、前記２個のパス入力端子の他方には、請求項１４記載の単電子トランジスタを用いた演算回路の出力端子が接続され、
前記第１の制御手段は、前記第２の単電子トランジスタのゲート入力電圧特性を１／２周期シフトさせることを特徴とする、単電子トランジスタを用いた演算回路。 - 請求項１６記載の単電子トランジスタを用いた演算回路からなるサム回路と請求項１５記載の単電子トランジスタを用いた演算回路からなるキャリー回路とを１個ずつ有する１ビット加算ユニットを少なくとも２個有し、
１つの前記１ビット加算ユニットに含まれる前記キャリー回路の出力端子が、他の１つの前記１ビット加算ユニットに含まれる前記サム回路及び前記キャリー回路のそれぞれの入力ゲートに前記第３の３値信号を出力することを特徴とする、単電子トランジスタを用いた演算回路。 - 請求項１７記載の単電子トランジスタを用いた演算回路において、
互いに接続された前記出力端子と前記入力ゲートとの間に増幅器が介在していることを特徴とする、単電子トランジスタを用いた演算回路。 - 請求項１３〜１８何れか１項記載の単電子トランジスタを用いた演算回路において、
前記第１及び第２の単電子トランジスタのそれぞれの単電子島に容量結合し、所定の直流電圧が印加されるシフトゲートを有することを特徴とする、単電子トランジスタを用いた演算回路。 - 請求項１〜１９何れか１項記載の単電子トランジスタを用いた演算回路において、
前記第１の制御手段は、前記第２の単電子トランジスタの単電子島に容量結合し、所定の直流電圧が印加されるタイプ制御ゲートであることを特徴とする、単電子トランジスタを用いた演算回路。 - 請求項６記載の単電子トランジスタを用いた演算回路において、
前記第２の制御手段は、前記第４の単電子トランジスタの単電子島に容量結合し、所定の直流電圧が印加されるタイプ制御ゲートであることを特徴とする、単電子トランジスタを用いた演算回路。
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| Application Number | Priority Date | Filing Date | Title |
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