JPH11168205A

JPH11168205A - クーロンブロッケイド型論理素子及びその製造方法

Info

Publication number: JPH11168205A
Application number: JP33423597A
Authority: JP
Inventors: 庸夫 ▼高▲橋; Tsuneo Takahashi; Satoshi Fujiwara; 聡藤原
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1997-12-04
Filing date: 1997-12-04
Publication date: 1999-06-22

Abstract

(57)【要約】【課題】クーロンブロッケイド現象を用いた単電子素
子で、素子数が少なくＥＸＯＲ（排他的論理和）ゲート
を実現する。【解決手段】両端にトンネル性容量を介しそれぞれド
レイン電極１１，ソース電極１２と接続されたクーロン
ブロッケイド島１０に、２個のゲート電極４，５を絶縁
層を介して接続し、ゲート電極４とクーロンブロッケイ
ド島１０との間の容量と、ゲート電極５とクーロンブロ
ッケイド島１０との間の容量とをほぼ等しくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クーロンブロッケ
イド現象を用いた論理素子とその製造方法に関する。

【０００２】

【従来の技術】コンピュータや制御装置に用いられるブ
ール代数で表現される論理は、半導体素子等を用いて実
現されている。これまではＭＯＳ型半導体集積回路に代
表されるようにトランジスタをスイッチとして用いるこ
とによって実現されてきた。ブール代数で定義される論
理は、ＡＮＤ（論理積）、ＯＲ（論理和）、ＮＯＴ（否
定）の３種類のゲート（入力に対して出力を出す素子）
で代表される。この機能を実現すれば良いわけである
が、従来の論理回路では、トランジスタをスイッチとし
て単純に実現することができるＮＡＮＤゲート（ＡＮＤ
ゲート＋ＮＯＴゲート）やＮＯＲゲート（ＯＲゲート＋
ＮＯＴゲート）を中心に構成されており、ブール代数で
表される全ての論理演算がこのどちらかのゲート１種類
のみで実現可能である基本的な論理ゲートの一つにＥＸ
ＯＲ（排他的論理和）ゲートがある。

【０００３】これは、たとえば２入力ＥＸＯＲの場合、
（０，０）あるいは（１，１）が入力されたときには０
を、（０，１）あるいは（１，０）が入力されたときに
は１を出力する論理演算を行い、入力の和の偶奇を判定
する機能、あるいはパリティチェック機能の実現などに
用いられる。この機能をＮＡＮＤやＮＯＲゲートで実現
しようとすると多くのゲート数が必要になる。たとえ
ば、２入力のＥＸＯＲを実現する場合には、最低４ゲー
ト必要になる。

【０００４】２入力のＥＸＯＲゲートを２入力ＮＡＮＤ
ゲートで実現した場合の一例を図１２に示す。通常、Ｎ
ＡＮＤゲートは２個以上のトランジスタを組み合わせて
構成されるので、２入力のＥＸＯＲゲートを実現するた
めには、少なくとも８個以上のトランジスタが必要にな
ることになる。一方、これまでの論理機能を集積化した
論理ＬＳＩは、これまでＭＯＳ型トランジスタ、あるい
はＣＭＯＳ型トランジスタを用いて実現されてきた。特
にＣＭＯＳ型は消費電力が少なく大規模化に適していた
が、ＣＭＯＳ型を用いても、百万ゲートを越える論理規
模になると消費電力が実装された素子からの放熱限界に
達し機能しなくなるという問題が生じる。

【０００５】この問題を解決し、更なる大規模化を達成
するためには、より省電力で動作する素子を用いる必要
が有る。この候補として、より少ない電子数で動作する
単一電子デバイスを用いる手法が提案されている（たと
えば、Ｋ．Ｋ．Ｌｉｋｈａｒｅｖ，Ｓｉｎｇ１ｅ−ｅ１
ｅｃｔｒｏｎｔｒａｎｓｉｓｔｏｒｓ：ｅ１ｅｃｔｒ
ｏｓｔａｔｉｃａｎａ１ｏｇｓｏｆｔｈｅＤＣ
ｓｑｕｉｄｓ，ＩＥＥＥｔｒａｎｓａｃｔｉｏｎｓ
ｏｎｍａｇｎｅｔｉｃｓ，ｖｏ１．ＭＡＧ−２３，ｎ
ｏ．２．１９８７）。

【０００６】単電子デバイスはクーロンブロッケイド現
象を用いる素子で、小さな島に電子を１個加えるための
エネルギーが熱揺らぎよりも大きい場合に生ずる現象を
利用しているこのため、電子１個づつの転送が可能にな
り、極めて小さな電流（電子の移動）で動作することに
なる。この単電子デバイスは、単電子トランジスタと呼
ばれる素子を基本に構成される。

【０００７】この素子を等価回路で表すと図１３の様に
なる。微小なクーロンブロッケイド島の両端にトンネル
容量（Ｃｓ，Ｃｄ）を介してソース、ドレイン電極、さ
らにゲート容量Ｃｇを介してゲート電極を配置した構造
をとる。この回路（素子）では、ソースとドレイン間に
小さな電圧を印加して、ゲート電圧を増加させると、ソ
ース・ドレイン間のコンダクタンスが周期的に増減す
る。これは、あるゲート電圧条件ではクーロンプロッケ
イドの効果で島内の電子個数が整数個（ｎ個）で安定に
なり、電流が流れない（コンダクタンスが小さい）が、
ゲート電圧の増加に伴ってクーロンブロッケイドが破れ
もう１個電子が増えることが可能になる。

【０００８】この領域にゲート電圧が入ると、島内電子
数がｎ個とｎ＋１個の両方の値がとれるので、電子が１
個島に入り、次に１個出ていく（島内の電子数はｎ個と
ｎ＋１個の間を往復することになる）ことで電流が流れ
るようになり、コンダクタンスが増大する。この素子で
は、島を取り巻く総容量をＣ_total （＝Ｃｇ＋Ｃｓ＋Ｃ
ｄ）としたとき、温度Ｔによる熱揺らぎｋＴ（ｋはボル
ツマン定数）が島の１電子のチャージングエネルギーｅ
² ／２Ｃ_total より十分小さい必要がある。

【０００９】すなわち、ｋＴ≪ｅ² ／２Ｃ_total （１）であることが要請される（ここで、ｅは電子の素電荷で
ある）。したがって、高い動作温度を確保するためには
Ｃ_total を小さくする必要がある。これは島のサイズを
小さくすることと等価である。

【００１０】この単電子トランジスタを用いて、たとえ
ば、ＮＡＮＤゲートは図１４の様に構成される。この構
成では、２個の単電子トランジスタのそれぞれについ
て、入力ゲート電圧Ｖｇが「ｈｉｇｈ」の時にコンダク
タンスが「ｈｉｇｈ」になり、入力ゲート電圧Ｖｇが
「ｌｏｗ」の時にコンダクタンスが「ｌｏｗ」になる特
性を利用したスイッチとして用いている。したがって、
直列のコンダクタンス（すなわちＩｄ／Ｖｄ）の高低に
変換されるので、入力１，２の双方が「ｈｉｇｈ」のと
きのみコンダクタンス（Ｉｄ／Ｖｄ）は「ｈｉｇｈ」
で、入力，の少なくともどちらか一方が「ｌｏｗ」
ときは「ｌｏｗ」となる電圧入力、電圧出力として用い
るためには、たとえば、電圧供給源側に付加抵抗を取り
付け、コンダクタンスを電圧に変換すればよい。

【００１１】

【発明が解決しようとする課題】しかし上記ＮＡＮＤゲ
ートでＥＸＯＲゲートを実現するためには、図１２と図
１４とからわかるように、少なくとも、８個の単電子ト
ランジスタを接続する必要がある。この状況は、スイッ
チとしての３端子素子にどのようなデバイスを用いても
基本的な構成は変わらない。したがって、単電子トラン
ジスタを用い消費電力の問題は解決できても、ＥＸＯＲ
ゲートの実現のための素子数は変わらないという問題が
ある。したがって本発明は、上記の問題を回避し、クー
ロンブロッケイド現象を用いた単電子素子で、素子数少
なくＥＸＯＲゲートを実現することを目的とする。もの
である

【００１２】

【課題を解決するための手段】このような課題を解決す
るために本発明は、ＥＸＯＲゲートのデバイス構成は、
クーロンブロッケイド島にほぼ等価な島との間の容量を
有する２個以上のゲート電極を取り付けたものであり、
１個の単電子素子でＥＸＯＲゲートの機能を実現するも
ので、従来のＭＯＳ型トランジスタや１ゲートの単電子
トランジスタを用いた構成と比べると素子数を著しく低
減できる。即ち、両端にトンネル性容量を介し少なくと
も２個の電極と接続されたクーロンブロッケイド島に、
少なくとも２個のゲート電極を絶縁層を介して接続し、
各々のゲート電極とクーロンブロッケイド島との間の容
量をほぼ等しくするようにしたものである。また、ゲー
ト電極とクーロンブロッケイド島との間の容量と異なる
容量を有するゲート電極を、絶縁層を介しクーロンブロ
ッケイド島に接続するものである。また、シリコン酸化
膜上に、細線部と，細線部の両端に設けられ細線部より
幅の広い取付部と形成するとともに細線部及び取付部が
酸化されたシリコン層を設け、細線部上に少なくとも２
個のゲート電極を形成するようにしたものである。ま
た、取付部は細線部の中心に対し点対称または線対称な
形状を有して形成し、細線部上には少なくとも２個のゲ
ート電極を細線部の中心に対し点対称または線対称な形
状を有して形成するものである。また、細線部上に形成
されたゲート電極上には絶縁膜を介して少なくとも１個
のゲート電極を形成するものである。

【００１３】

【発明の実施の形態】以下、本発明について図面を参照
して説明する。図１は本発明に係るクーロンブロッケイ
ド型論理素子の構成を示す回路図であり、２入力のＥＸ
ＯＲ（排他的論理和）ゲートの基本的な等価回路を示す
ものである。この論理素子は、既に説明した図１３の単
電子トランジスタと類似する構成であるが、中央のクー
ロンブロッケイド島（以下、島）１０に、この島１０と
容量的に結合したゲート電極４，５が２個が取り付けら
れている（基本的には単電子トランジスタと呼べる構造
で、ゲートが２個取り付けられている点が異なる）。

【００１４】また、このとき、２つのゲート電極４，５
と島１０との間の容量Ｃｇ１，Ｃｇ２はほぼ等しくして
おく（後で説明するように、完全に等しくする必要は必
ずしもない）。また、島１０には、トンネル容量Ｃｄ，
Ｃｓを介して、ドレイン電極１１、ソース電極１２が取
り付けられている。

【００１５】島１０を取り巻く総容量Ｃ_total （＝Ｃｇ
１＋Ｃｇ２＋Ｃｓ＋Ｃｄ：他にも外界に対して容量を持
っている場合にはそれも加える）としたとき、ｋＴ≪ｅ² ／２Ｃ_total （但し、ｋはボルツマン定数，
Ｔは温度，ｅは電荷）の条件を満足し、またソース・ドレイン間の電圧Ｖｄが
ｅ／Ｃ_total より十分小さいとき、この素子の動作は以
下の図２に示すようになる。

【００１６】図２は、島１０の平均的な電荷量とコンダ
クタンスの関係を示している。平均的な電荷量が電子の
素電荷の整数倍のときにコンダクタンス振動の谷に来
る。ここで、Ｃｇ１＝Ｃｇ２＝Ｃ０のときは、横軸はゲ
ート電圧の和として読み変えることが可能である。島１
０と各ゲート電極４，５との間の仕事関数差が無く、島
１０の周囲に浮遊の電荷が無い場合には、ゲート電圧の
総和が０Ｖのとき、コンダクタンスが振動の谷に来る
（この条件を満たさない場合は、後に述べる手法で調整
する必要がある）。

【００１７】すなわち、入力，入力が０Ｖ（ｌｏ
ｗ）の時は、コンダクタンスが「ｌｏｗ」となる。入力
，入力のどちらか一方がコンダクタンスの山にくる
電圧Ｖ０の時には、コンダクタンスは「ｈｉｇｈ」にな
る。また、入力，入力の双方がＶ０（通常はＶ０＝
ｅ／２Ｃ０である）のときには、コンダクタンスは次の
谷の位置に来るため「ｌｏｗ」となる。すなわち、入力
が（０，０）、（１，１）のときにはコンダクタンスが
「ｌｏｗ」、入力が（１，０）、（０，１）のときには
コンダクタンスは「ｈｉｇｈ」になるので、ＥＸＯＲの
機能を実現したことになる。

【００１８】ここで、ゲートと島１０との容量Ｃｇ１，
Ｃｇ２がわずかに異なった場合について述べる。この場
合には、図２に示すように、それぞれのゲート電極が島
１０に誘起する電荷量に対応する電圧と容量の積の和で
決まる。したがって、Ｃｇ１とＣｇ２とがわずかに異な
った場合、入力電圧が一定（Ｖ１＝Ｖ２＝Ｖ０）の場合
は、図２で矢印で示した２本のベクトルの長さ（即ち、
Ｃｇ１・Ｖ１とＣｇ２・Ｖ２）が異なることになる。

【００１９】ここで、Ｃｇ１・Ｖ１＋Ｃｇ２・Ｖ２を谷
から次の谷までの長さに取ると、コンダクタンスの山が
左右対称形であるならば、入力，入力の一方のみが
「ｈｉｇｈ」のときは、山のピークからはずれた位置に
来る。したがって、どちらの入力が「ｈｉｇｈ」のとき
も同じコンダクタンスになる。コンダクタンスの山から
はずれるので、「ｈｉｇｈ」と「ｌｏｗ」のコンダクタ
ンスの比が小さくなるだけのことであり、基本的な動作
は同じである。

【００２０】もちろん、コンダクタンスの比が大きく取
れた方が、回路の動作マージンが増えるので、２つのゲ
ート容量の差は小さい（比が１に近い）方が好ましいの
は言うまでもない。さらに言えば、ドレイン電圧を大き
くするとコンダクタンスピークの形は左右対称ではなく
なることや、素子を動作させる環境の温度によっても特
性が変動することなども考えると、２つのゲート容量の
差は小さい（比が１に近い）方が好ましいのは言うまで
もない。もちろん、入力電圧をそれぞれのゲート容量と
の積が等しくなるよう調整できるのであれば、コンダク
タンスの山を「ｈｉｇｈ」の状態で出力できるわけであ
るので問題は無いのは言うまでもない。

【００２１】上記の機能を、電圧出力とするためには、
たとえば、図３に示すように接地側に抵抗Ｒを取り付
け、コンダクタンスを電圧に変換し、出力（Ｖout ）
として取り出せばよい。また、図４に示すように電圧供
給源側に抵抗Ｒを取り付け、コンダクタンスを電圧に変
換した場合は、コンダクタンスの「ｈｉｇｈ」と「ｌｏ
ｗ」が電圧では反転するので、ＥＸＮＯＲゲートが実現
できることになる。ここでは、抵抗負荷にしているが、
ＭＯＳトランジスタ等を負荷にしても良いことは言うま
でもない。

【００２２】ただし、ここで言う電圧出力は、必ずしも
入力電圧と等価の電圧を出力するわけてはない。例え
ば、金属などの比較的多数の電子が存在する島１０（ク
ーロンブロッケイド島１０）を用いたときには、Ｃｇ１
＝Ｃｇ２＝Ｃ０の条件を満たす場合を例にとって説明す
ると、コンダクタンス振動の周期はｅ／Ｃ０であり、ま
た、ゲート電圧Ｖ０＝ｅ／２Ｃ０であるが、ドレイン電
圧Ｖｄはｅ／Ｃ_total ＝ｅ／（２Ｃ０＋Ｃｓ＋Ｃｄ）より小さい必要がある。したがって、Ｖｄ＜Ｖ０である
必要が生じる。

【００２３】この範囲で、出力できる電圧を高く取れる
ようにするためにはゲート容量Ｃｇ１とＣｇ２がＣｓ，
Ｃｄに比べて大きくするのが好ましいのは言うまでもな
い。この制約を外して、入力と出力の電圧レベルを一致
させるためには、たとえば、図２の矢印の始点をずらし
て、「ｌｏｗ」時のコンダクタンスが多少上昇するのを
犠牲にして、図５に示すようにコンダクタンスの谷の底
から右にずれた位置で動作させれば、入力電圧Ｖ０をｅ
／２Ｃ０より小さくできるので、上記の制約を逃れてＶ
ｄ＝Ｖ０とすることができる。

【００２４】上記の等価回路を有するクーロンブロッケ
イド現象を用いたＥＸＯＲゲートま、ソースとドレイン
の電極に挟まれた小さな島１０に、２個のゲート電極を
取り付ければ良いのは言うまでもないが、次に、この素
子を実際に簡単に実現する手法（製造方法）の第１の例
について述べる。図６（ｂ）の断面図に示すようにシリ
コン酸化膜２２の上に２次元シリコン層（上層単結晶シ
リコン）２１が形成された、たとえば、ＳＩＭＯＸウエ
ハや貼り付けウエハなどのＳＯＩウエハを用い、その薄
層化された２次元シリコン層２１を図６のようにシリコ
ン細線部１の両端に細線取り付け部となる幅広部２，３
を有する構造に加工する。次に、このウエハを熱酸化す
ると、パターン形状に依存した酸化が生じ、細線部１の
両端部が細線部１や幅広部２，３より薄くなる現象が生
じる。この現象を用いると、その薄くなった部分をトン
ネル容量とし、シリコン細線部１を小さなシリコン島
（クーロンブロッケイド島１０）に変えることができ
る。この手法により、両端の細線取り付け部（幅広部
２，３；電極として作用）にトンネル容量を介して接続
された、極めて小さなシリコン島１０を自動的に形成す
ることができる。

【００２５】次に、この細線部１にできた島１０の上
に、２本のゲート電極４，５を図７の様に、２本とも細
線の上に重なるように形成する。このとき、細線部１を
島１０に変換するために行った酸化の際に形成されたシ
リコン酸化膜をゲート絶縁膜に用いることもできるし、
この酸化膜の一部あるいは全部を除去した後に、熱酸化
やＣＶＤ法などによりシリコン酸化膜を形成しても良
い。細線部１とその両端の取り付け部２，３を細線部１
の中心に対して対称（線対称あるいは点対称；図７では
細線部１の中心に対して左右線対称かつ点対称）に作製
しておき、ゲート酸化膜厚も対称に形成（熱酸化あるい
はＣＶＤで形成すれば自然に実現できる）し、２本の対
称なゲート電極４，５を、細線部１の中心に対して対称
な位置に配置すれば、自動的にそれぞれのゲート容量は
ほぼ等しくなる（図７では細線部１の中心に対して左右
線対称）。

【００２６】もし、細線部１や取り付け部２，３の形状
を左右対称からずらすことが必要であれば、島１０の形
状やその後の熱酸化でできる酸化膜厚の対称性が崩れる
ので、それを勘案して２つのゲートの位置を細線部１の
中央からずらせば良い。図７では２つのゲート電極４，
５を島１０に対して左右に配置したが、もちろん、上下
に配置することも可能であることは言うまでもない。こ
の場合に、ゲート容量を等しくするために勘案しなけれ
ばならない対称性は、細線部１と取り付け部２，３、ゲ
ート電極４，５を含めて上下の対称性になる。上記の作
製法の例は、島１０にゲートを２本同じ層に配置した場
合であるが、積層して配置することも可能である。

【００２７】次に第２の例を図８を参照して説明する。
上記の手法で、細線部１にシリコン島１０とその両端に
トンネル容量を作製した後、第１のゲート電極４を島１
０の直上にかかるように形成する。さらに、層間絶縁膜
２４（ゲート絶縁膜）をＣＶＤなどで形成（ゲート電極
４を多結晶シリコン等を用いて形成すれば、その熱酸化
膜で代用することもできる）後、その層間絶縁膜２４上
のゲート電極４の直上に第２のゲート電極５を形成す
る。この構成で、第１のゲート電極４が島１０の一部の
みを覆っているので有れば、その上に形成された第２の
ゲート電極５と島１０の間にも容量結合ができる。ただ
し、第２のゲート電極５と島１０との距離は第１のゲー
ト電極４と島１０との距離より離れているので、島１０
とそれぞれのゲート電極との容量をほぼ等くするために
は、第１のゲート電極４を小さくして、島１０のほんの
一部のみを覆うようにし、第２のゲート電極５を大きく
作る必要がある。

【００２８】次に、島１０と各ゲート電極４，５との間
に仕事関数差があったり、島１０の周囲のイオン化不純
物の影響等で、ゲート電圧が０Ｖのときに、コンダクタ
ンスが振動の谷にこない場合についての対処法について
述べる。このような場合には、図９の等価回路に示すよ
うに、もう一つ別のゲート電極１３（島１０との間の容
量が各ゲート電極４，５と異なる調整用ゲート電極）を
配置し、その電極１３に印加する電圧を制御し、その他
のゲート電極４，５のゲート電圧が０Ｖでコンダクタン
スの谷になるようにすれば良い。

【００２９】たとえば、図７の例では、ＳＯＩウエハの
基板シリコン２３と細線部１に形成されたシリコン島１
０との間に容量結合ができるので、基板シリコン２３を
もう一つのゲート電極として用い、これに正の電圧を印
加すれば、印加電圧Ｖｂと島１０との間の容量Ｃｂの積
（Ｃｂ・Ｖｂ）分だけ、図２のコンダクタンス振動特性
が負側にシフトするので、Ｖｂの値で調整できる。この
手法は、島１０と各電極との間の仕事関数差等で、どの
島１０に対しても均等に特性がシフトしているときに、
基板電位を変えることで同じ基板上の全ての素子に対し
て均等に特性をシフトさせることができるという利点が
ある。

【００３０】その代わり、個別の素子毎にシフト量を変
えたい場合には適用できない。個別に変える必要が有る
場合には、図７の細線部１の上層に層間絶縁膜等を介し
て第３のゲート電極を形成するか、あるいは細線部１の
横（図７では細線部１の上側）に第３のゲート電極を形
成するなどして、そのゲートに印加する電圧で調整すれ
ば良い。この様な使い方を応用すると相補型のＥＸＯＲ
ゲートが可能になる。その例を図１０に示す。この場
合、調整用ゲートａ，ｂに印加する電圧でそれぞれの単
電子デバイスのコンダクタンス振動の位相を９０゜ずら
しておくことにより、一方の素子のコンダクタンスが
「ｈｉｇｈ」のとき、もう一方が「ｌｏｗ」にできるの
で、電圧入力、電圧出力のＥＸＯＲゲートあるいはＦＸ
ＮＯＲゲートが実現できる。どちらにするかは、入力
，が双方とも０Ｖのとき、どちらの素子のコンダク
タンスを「ｌｏｗ」にしておくかで決まるので、もちろ
ん調整用ゲートａ，ｂに印加する電圧を切り替えれば、
ＥＸＯＲゲートとＥＸＮＯＲゲート論理を切り替えるこ
とができることになる。

【００３１】上記の実施の形態では、２入力のＥＸＯＲ
あるいはＥＸＮＯＲゲートこついて示したが、多入力の
ゲートも実現可能であるたとえば、３入力の素子の例を
図１１に示す。この場合は、島１０（クーロンブロッケ
イド島１０）にゲート電極が３本取り付けてあり、それ
ぞれのゲートと島１０との容量がほぼ等しく（Ｃｇ１≒
Ｃｇ２≒Ｃｇ３）設定する。この素子では、コンダクタ
ンス振動の周期の１周期半を用いることになり、入力の
ゲート電圧が奇数個「ｈｉｇｈ」のときのみコンダクタ
ンスは「ｈｉｇｈ」になり、偶数個の時は「ｌｏｗ」に
なる。このような素子構造は、上記の実施の形態で示し
た作製手法を応用すれば容易に実現できる。

【００３２】たとえば、図７に示した構造で２本平行に
並んでいるゲート電極４，５に、もう１本ゲート電極を
追加すれば良い。この場合は、３本のゲート容量を等し
くするためには、ゲートの構造を調整する必要が有る。
もちろん、図７の構造に、層間絶縁膜を形成後、その上
層に配置することなども可能である。このように、コン
ダクタンス振動がほぼ周期的に続く範囲内で有れば、そ
の周期の２倍の入力ゲートを有する多入力のＥＸＯＲを
実現できることになる。ただし、ゲートの数を増やすと
島１０のサイズを大きくする必要が生じ、総容量Ｃ
_total が大きくなり、動作温度の上限が低下するという
問題もある。また、電圧出力動作をさせる場合には、ゲ
ート容量に対してトンネル容量（Ｃｓ，Ｃｄ）を小さく
しても、ドレイン・ソース間の電圧はｅ／Ｃ_total 以下
でなければならないことが要請されるので、多入力のゲ
ートＥＸＯＲでは入力と出力の電圧レベルの差が大きく
なる。

【００３３】したがって、このような電圧出力動作をさ
せるためには、コンダクタンスの「ｈｉｇｈ」，「ｌｏ
ｗ」を電圧出力に変換するデバイスを付加する必要があ
る。ただし、パリティチェック等に要請されるのは多入
力のＥＸＯＲゲートであり、前にも述べたように、これ
をＮＡＮＤ回路で構成すると相当数のトランジスタが必
要となる。２入力ＥＸＯＲで多入力ＥＸＯＲを実現する
場合でも、たとえば４入力ＥＸＯＲを実現する場合には
３個必要になるというように、一般にｎ入力ＥＸＯＲゲ
ートを実現するためには（ｎ−１）個の２入力ＥＸＯＲ
が必要になる。したがって、電圧出カへの変換素子を付
加したとしても、多入力のＥＸＯＲゲートが１素子で作
製できるため利点は大きい。

【００３４】このように、本論理素子は、トランジスタ
等を用いて構成した場合に多数個の素子を必要とするＥ
ＸＯＲゲートを１素子で構成することを可能にするもの
である。これにより、回路を構成をする素子数を著しく
減らすことが可能となる。

【００３５】

【発明の効果】以上説明したように本発明によれば、Ｅ
ＸＯＲゲートのデバイスを、クーロンブロッケイド島に
少なくとも２個のゲート電極を絶縁層を介して接続し、
かつ各々のゲート電極とクーロンブロッケイド島との間
の容量をほぼ等しくするような構成としたので、１個の
単電子素子でＥＸＯＲゲートの機能を実現でき、したが
って従来のＭＯＳ型トランジスタや１ゲートの単電子ト
ランジスタを用いた構成と比べると素子数を著しく低減
できる。

【図面の簡単な説明】

【図１】本発明に係るクーロンブロッケイド型論理素
子の構成を示す回路図である。

【図２】上記論理素子の機能動作を説明するための図
である。

【図３】上記論理素子の第２の構成例を示す図であ
る。

【図４】上記論理素子の第３の構成例を示す図であ
る。

【図５】上記論理素子の第２の機能動作を説明するた
めの図である。

【図６】上記論理素子の作製手法における第１段階を
示す図である。

【図７】上記論理素子の作製手法における第２段階を
示す図である。

【図８】上記論理素子の第２の作製手法を示す図であ
る。

【図９】上記論理素子の第４の構成例を示す図であ
る。

【図１０】上記論理素子の第５の構成例を示す図であ
る。

【図１１】上記論理素子の第６の構成例を示す図であ
る。

【図１２】従来の２入力ＥＸＯＲ回路の回路図であ
る。

【図１３】単電子トランジスタの等価回路図である。

【図１４】単電子トランジスタによるＮＡＮＤゲート
の等価回路図である。

【符号の説明】

１…細線部、２，３…取り付け部（幅広部）、４〜６…
ゲート電極、１０…クーロンブロッケイド島、１１…ド
レイン電極、１２…ソース電極、１３…調整用ゲート電
極、２１…上層単結晶シリコン（２次元シリコン層）、
２２…シリコン酸化膜、２３…基板シリコン、２４…層
間絶縁膜。

Claims

【特許請求の範囲】

【請求項１】両端にトンネル性容量を介し少なくとも
２個の電極と接続されたクーロンブロッケイド島に、少
なくとも２個のゲート電極が絶縁層を介し接続され、各
々のゲート電極と前記クーロンブロッケイド島との間の
容量はほぼ等しいことを特徴とするクーロンブロッケイ
ド型論理素子。
【請求項２】請求項１において、前記ゲート電極と前記クーロンブロッケイド島との間の
容量と異なる容量を有するゲート電極を、前記絶縁層を
介し該クーロンブロッケイド島に接続することを特徴と
するクーロンブロッケイド型論理素子。
【請求項３】シリコン酸化膜上に、細線部と，前記細
線部の両端に設けられ該細線部より幅の広い取付部とが
形成されるとともに前記細線部及び取付部が酸化された
シリコン層を有し、前記細線部上に少なくとも２個のゲ
ート電極が形成されることを特徴とするクーロンブロッ
ケイド型論理素子。
【請求項４】請求項３において、前記取付部は前記細線部の中心に対して点対称または線
対称な形状を有して形成され、前記細線部には少なくと
も２個のゲート電極が該細線部の中心に対して点対称ま
たは線対称な形状を有して形成されることを特徴とする
クーロンブロッケイド型論理素子。
【請求項５】請求項３において、前記細線部上に形成されたゲート電極上に絶縁膜を介し
て少なくとも１個のゲート電極が形成されることを特徴
とするクーロンブロッケイド型論理素子。
【請求項６】シリコン酸化膜上に形成されたシリコン
層に細線部を形成するとともに前記細線部の両端に該細
線部より幅の広い取付部を形成する第１の工程と、前記
細線部及び取付部を酸化する第２の工程と、第２の工程
の終了後前記細線部上に少なくとも２個のゲート電極を
形成する第３の工程とを有することを特徴とするクーロ
ンブロッケイド型論理素子の製造方法。
【請求項７】シリコン酸化膜上に形成されたシリコン
層に細線部を形成するとともに前記細線部の両端に該細
線部より幅の広い取付部を形成する第１の工程と、前記
細線部及び取付部を酸化する第２の工程と、第２の工程
の終了後前記細線部上に第１のゲート電極を形成する第
３の工程と、第３の工程の終了後前記前記第１のゲート
電極を含む細線部上に層間絶縁膜を形成する第４の工程
と、前記層間絶縁膜上に第２のゲート電極を形成する第
５の工程を有することを特徴とするクーロンブロッケイ
ド型論理素子の製造方法。