JPWO2014142039A1 - 論理演算素子 - Google Patents
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Abstract
Description
[1] ナノギャップを有するように設けられた一方の電極及び他方の電極と、
前記一方の電極と前記他方の電極との間に絶縁して配置された金属ナノ粒子と、
前記金属ナノ粒子の電荷を調整するための複数のゲート電極と、
を備え、
前記複数のゲート電極のうち三つ以上のゲート電極に印加される電圧に従って前記一方の電極と前記他方の電極との間に流れる電流が制御される、論理演算素子。
[3] 前記三つ以上のゲート電極は、二つのサイドゲート電極と一つのボトムゲート電極で構成される、前記[1]に記載の論理演算素子。
[4] 前記三つ以上のゲート電極は、二つのサイドゲート電極と一つのトップゲート電極と一つのボトムゲート電極で構成される、前記[1]に記載の論理演算素子。
[5] 前記一方の電極、前記他方の電極及び前記二つのサイドゲート電極が第1絶縁層上に設けられ、
第2絶縁層が前記第1絶縁層上において、前記一方の電極、前記他方の電極、前記二つのサイドゲート電極及び前記金属ナノ粒子を埋設するように設けられ、
前記トップゲート電極が、前記第2絶縁層上で前記金属ナノ粒子の上に設けられている、前記[2]又は[4]に記載の論理演算素子。
[6] 前記三つ以上のゲート電極は、一つのサイドゲート電極と一つのボトムゲート電極と一つのトップゲート電極で構成され、
前記ボトムゲート電極が存在する面と、前記サイドゲート電極が存在する面と、前記トップゲート電極とが存在する面とが、上下方向に分離されており、
前記金属ナノ粒子が前記ボトムゲート電極上で前記トップゲート電極下であって絶縁層に埋設するように設けられている、前記[1]に記載の論理演算素子。
[8] 前記三つ以上のゲート電極に印加される電圧のHighとLowの入力に相当する電位差として、一周期分のクーロンオシレーションにおけるピーク電流を与えるゲート電圧と隣のピーク電流を与えるゲート電圧の電圧差ΔVを二等分、三等分又は四等分した或る一つの電圧区間の両端に相当する値が設定されている、前記[1]に記載の論理演算素子。
2:第1の絶縁層
3A,3B,4A,4B:金属層
5A:ナノギャップ電極(一方の電極)
5B:ナノギャップ電極(他方の電極)
5C,5D:ゲート電極(サイドゲート電極)
6,6A,6B:自己組織化単分子膜
7:金属ナノ粒子
7A:アルカンチオールで保護された金属ナノ粒子
71:絶縁膜
72:絶縁膜付き金属ナノ粒子
8:第2の絶縁層
9:自己組織化単分子混合膜(SAM混合膜)
9A:アルカンチオール
10:論理演算素子
11,11B:ゲート電極(トップゲート電極)
11A:ゲート電極(ボトムゲート電極)
図1は、本発明の実施形態に係る論理演算素子の構成を示しており、(A)は断面図、(B)は平面図である。本発明の実施形態に係る論理演算素子10は、ナノギャップを有するように配置された一方の電極5A及び他方の電極5Bと、一方の電極5A及び他方の電極5Bとの間に絶縁して配置される金属ナノ粒子7と、金属ナノ粒子7の電荷を調整するための複数のゲート電極5C,5D,11と、を備える。
第2の絶縁層6は、SiN、SiO、SiON、Si2O3、SiO2、Si3N4、Al2O3、MgOなど、無機絶縁物により形成される。無機絶縁物は化学量論組成のものが好ましいが、化学量論組成に近いものであってもよい。
次に、図1に示す論理演算素子10の製造方法について詳細に説明する。
先ず、基板1上に第1の絶縁層2を形成する。次に、分子定規無電解メッキ法によりナノギャップ電極5A,5Bと、サイドゲート電極5C,5Dを形成する。
1)無電解メッキによりギャップ長を制御して電極対を形成することができ、そのようなナノギャップ電極は熱に対して安定であること。
2)無機絶縁物を堆積する際、金属ナノ粒子が配位分子により覆われ、ナノギャップ電極がSAMで覆われていることから電極表面を破壊しないこと。
3)単電子島(「クーロン島」とも呼ばれる。)として働く金属ナノ粒子が、ナノギャップ間にアンカー分子、例えばジチオール分子によって化学的に固定したこと。
次に、本発明の実施形態に係る論理演算素子の動作原理について説明する。図4は、3入力における真理値表を示す図であり、各論理動作をさせるためのゲート電圧の設定の仕方を併せて示してある。本発明の実施形態に係る論理演算素子は、単電子トランジスタの構造を有している。単電子トランジスタはFET(Field Effect Transistor)の一種であるにも拘わらず、ゲート電圧によって金属ナノ粒子7からなる単電子島への電荷が変調し、その結果、電流が流れる状態と流れない状態の2つの状態が周期的に現れるという、所謂クーロンオシレーション現象が観察される。図5は或るドレイン電圧において、各ゲート電圧に応じて流れるドレイン電流の波形を模式的に示し、図6は、ドレイン電圧Vdと各ゲート電圧Vg1,Vg2,Vtop−gateを各値に設定したときのドレイン電流Iの微分コンダクタンスを模式的に示す図である。図6においては、ドレイン電流Iの微分コンダクタンスの大きさがメッシュの数に応じて大きくなるように示している。図5に示すように、クーロンオシレーション特性における電流波形は、ドレイン電圧Vdと各ゲート電圧の2つの電圧方向に正の傾きと負の傾きを有する直線で外挿され、電流値はピークを持つ。
3つのゲート電極のいずれか1つのゲート電圧を「1」の状態とし、残りの2つのゲート電圧を「0」の状態とすると、ピーク電流が流れ、出力は「1」となる。
3つのゲート電極のなかで、いずれか2つのゲート電圧を「1」の状態とし、残り1つのゲート電圧を「0」の状態とすると、ゲート電圧による単電子島への電荷誘起の重畳が起こり、1周期分のΔVを印加した状態となるため、出力は「0」の状態となる。
3つのゲート電圧を「1」の状態とすると、1.5周期分のΔVを印加したことと等しいので出力は「1」となる。
図4の論理対応表のXORの列では、上述した出力電流の結果を示している。出力結果で、「0」は電流が流れない状態又は小さい状態を示し、「1」は電流が流れる状態又は大きい状態を示している。
論理対応表の最下欄には、1周期分のクーロンオシレーション(横軸はゲート電圧、縦軸がドレイン電流)を示しており、黒丸(●)印は「0」の電流出力状態、白丸(〇)印は「1」の電流出力状態を示している。XOR動作では、ΔV/2の電位差を入力ゲート電圧の「0」と「1」の状態に相当する電位の差として用い、入力が「0」側で出力が「0」であることから、1周期分のクーロンオシレーションの左半分の電圧領域を各ゲート電極に印加する電圧として用いていることになる。
次に、4入力の論理演算素子について説明する。図7は、本発明の実施形態に係る4入力の論理演算素子を示し、(A)は断面図、(B)は平面図である。図7に示すように、本発明の実施形態に係る論理演算素子30は、ナノギャップを有するように配置された一方の電極5A及び他方の電極5Bと、一方の電極5Aと他方の電極5Bとの間に絶縁して配置される金属ナノ粒子7と、金属ナノ粒子7の電荷を調整するための複数のゲート電極5C,5D,11A,11Bと、を備える。
図8は4入力における真理値表を示し、各論理動作をさせるためのゲート電圧の設定の仕方についても併せて示した図である。
Claims (8)
- ナノギャップを有するように設けられた一方の電極及び他方の電極と、
前記一方の電極と前記他方の電極との間に絶縁して配置された金属ナノ粒子と、
前記金属ナノ粒子の電荷を調整するための複数のゲート電極と、
を備え、
前記複数のゲート電極のうち三つ以上のゲート電極に印加される電圧に従って前記一方の電極と前記他方の電極との間に流れる電流が制御される、論理演算素子。 - 前記三つ以上のゲート電極は、二つのサイドゲート電極と一つのトップゲート電極で構成される、請求項1に記載の論理演算素子。
- 前記三つ以上のゲート電極は、二つのサイドゲート電極と一つのボトムゲート電極で構成される、請求項1に記載の論理演算素子。
- 前記三つ以上のゲート電極は、二つのサイドゲート電極と一つのトップゲート電極と一つのボトムゲート電極で構成される、請求項1に記載の論理演算素子。
- 前記一方の電極、前記他方の電極及び前記二つのサイドゲート電極が第1絶縁層上に設けられ、
第2絶縁層が前記第1絶縁層上において、前記一方の電極、前記他方の電極、前記二つのサイドゲート電極及び前記金属ナノ粒子を埋設するように設けられ、
前記トップゲート電極が、前記第2絶縁層上で前記金属ナノ粒子の上に設けられている、請求項2又は4に記載の論理演算素子。 - 前記三つ以上のゲート電極は、一つのサイドゲート電極と一つのボトムゲート電極と一つのトップゲート電極で構成され、
前記ボトムゲート電極が存在する面と、前記サイドゲート電極が存在する面と、前記トップゲート電極とが存在する面とが、上下方向に分離されており、
前記金属ナノ粒子が前記ボトムゲート電極上で前記トップゲート電極下であって絶縁層に埋設するように設けられている、請求項1に記載の論理演算素子。 - 前記三つ以上のゲート電極に印加される電圧の入力と、前記一方の電極と前記他方の電極との間に前記金属ナノ粒子を介して流れる電流の出力との関係が、XOR又はXNORとなる、請求項1に記載の論理演算素子。
- 前記三つ以上のゲート電極に印加される電圧のHighとLowの入力に相当する電位差として、一周期分のクーロンオシレーションにおけるピーク電流を与えるゲート電圧と隣のピーク電流を与えるゲート電圧の電圧差ΔVを二等分、三等分又は四等分した或る一つの電圧区間の両端に相当する値が設定されている、請求項1に記載の論理演算素子。
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